DE3486082T2 - Halbleiterspeicheranordnung. - Google Patents

Description

• Die vorliegende Erfindung betrifft eine Halbleiterspeicheranordnung (unten "Speicher"), insbesondere einen Speicher von der Art eines statischen Speichers mit wahlweisem Zugriff (S.RAM), der aus emittergekoppelten logischen (ECL) Speicherzellen zusammengesetzt ist.
• Verschiedene Arten von Speichern sind entwickelt und in praktische Verwendung genommen worden. Jüngste Forschung und Entwicklung hat sich auf die Erzielung größerer Miniaturisierung von Speichermustern konzentriert, das heißt, zunehmend höhere Packungsdichten von integrierten Schaltungs(IC)-Speichern. Um einen dichteren IC-Speicher zu fertigen ist es jedoch nicht ausreichend, bloß die Speicherzellen und die Verdrahtung zu miniaturisieren. Die Miniaturisierung schafft zusätzliche Probleme, die selbst gelöst werden müssen.
• In einem S.RAM des ECL-Typs des Standes der Technik schafft die erhöhte Miniaturisierung und die hohe Integration das Problem der Elektromigration. Genauer gesagt, wenn die Stromdichte einen vorbestimmten Schwellenpegel in zum Beispiel der Aluminiumverdrahtung, die in der Breite durch Miniaturisierung enger gemacht ist, überschreitet, wird das inhärente Festkörperaluminium durch Hitze in einen geschmolzenen Zustand übergeführt und wird irgendwohin fließen.
• Wenn Elektromigration stattfindet, kann das Funktionieren des Speichers nicht garantiert werden. Daher müssen exzessive Stromdichten nicht nur für die Aluminiumverdrahtung, sondern auch für alle andere Verdrahtung von anderen leitenden Materialien verhindert werden, damit die Elektromigration unterdrückt wird.
• Gemäß der vorliegenden Erfindung wird eine Halbleiterspeicheranordnung vorgesehen, die funktionsmäßig mit einem Wortdecodierer verbunden ist, welcher ein Wortauswahlsignal zu einer Speicherauswahlzeit erzeugt, welche Speicheranordnung umfaßt : -eine Vielzahl von Speicherzellen, wobei jede der Speicherzellen ein Paar von Bipolartransistoren umfaßt, die kreuzgekoppelt sind, um einen Flip-Flop zu bilden;
• eine Vielzahl von Initialworttreibern, von denen jeder funktionsmäßig mit dem Wortdecodierer verbunden ist und durch das Wortauswahlsignal aus dem Wortdecodierer aktiviert wird;
• eine Vielzahl von Bitleitungspaaren, die funktionsmäßig mit den Speicherzellen verbunden sind;
• eine Vielzahl von Bittreibern von denen jeder funktionsmäßig jeweils mit einem der genannten Bitleitungspaare verbunden ist, um ihm ein Bitleitungsauswahlsignal zu senden, wodurch eine gewünschte der Speicherzellen in Kombination mit dem Wortauswahlsignal spezifiziert wird;
• eine Vielzahl von Wortleitungen, die funktionsmäßig jeweils verbunden sind mit den Initialworttreibern und den Speicherzellen, wobei Kreuzungspunkte mit den Bitleitungspaaren gebildet sind, wobei die Speicherzellen an den Kreuzungspunkten angeordnet sind;
• dadurch gekennzeichnet, daß
• die Wortleitungen aus einem Material gemacht sind, in welchem Elektromigration auftreten kann und jeweils in eine Vielzahl von Wortleitungssegmenten geteilt sind, wobei ein erstes Wortleitungssegment von jeder der Wortleitungen direkt aktiviert wird, um ein Wortleitungssignal durch einen der Initialworttreiber in Abhängigkeit vom Wortauswahlsignal zu übertragen; und gekennzeichnet durch
• Segmentworttreiber, die funktionsmäßig zwischen die Wortleitungssegmente geschaltet sind, wobei einer der Segmentworttreiber aktiviert wird, wenn das Wortauswahlsignal einen entsprechenden Initialworttreiber aktiviert, der funktionsmäßig über ein entsprechendes erstes Wortleitungssegment mit einem der Segmentworttreiber verbunden ist, wobei jeder der Segmentworttreiber durch einen einzelnen Emitterfolgertransistor gebildet ist, welcher funktionsmäßig mit einem folgenden zweiten Wortleitungssegment verbunden ist und eine Basis besitzt, die funktionsmäßig mit dem entsprechenden ersten Wortleitungssegment verbunden ist; und
• eine Vielzahl von Pegelschiebemitteln, die jeweils für die einen der Bittreiber vorgesehen sind, die mit den Bitleitungspaaren, die den zweiten Wortleitungssegmenten entsprechen, verbunden sind, und jedes betreibbar ist, um den Pegel des Bitleitungsauswahlsignals des jeweiligen Bittreibers, relativ zu den Bitleitungsauswahlsignalen der einen der Bittreiber, die mit Bitleitungspaaren verbunden sind, die den ersten Wortleitungssegmenten entsprechen, herabzusetzen.
• Eine Ausführungsform der vorliegenden Erfindung kann eine Halbleiterspeicheranordnung vorsehen, insbesondere einen S.RAM vom ECL-Typ, welche die Stromdichten in der Verdrahtung, sogar der in miniaturisierten Speichern verwendeten Verdrahtung mit enger Breite, reduzieren kann.
• Es wird überlegt, die Stromdichte aller Wortleitungen eines Speichers zu reduzieren, da eine beträchtliche Wahrscheinlichkeit der Elektromigration in Wortleitungen besteht, was ihrer inhärenten Rolle zuzuschreiben ist. Jede Wortleitung ist in eine Vielzahl von segmentierten Wortleitungen geteilt. Jede segmentierte Wortleitung ist mit einem individuellen Worttreiber verbunden und mit Speicherzellen etc. versehen. Jede der segmentierten Wortleitungen trägt einen individuellen Wortstrom von einem individuellen Worttreiber, wenn die Wortleitung in einen Auswahlzustand geführt wird.
• Die EP-A-0 025 316 offenbart eine Halbleiterspeicheranordnung in Übereinstimmung mit dem Oberbegriffteil des Anspruches 1.
• Beispielhaft wird auf die beigefügten Zeichnungen Bezug genommen, worin:
• Fig. 1 ein Schaltdiagramm ist, das einen Teil einer typischen Halbleiterspeicheranordnung darstellt;
• Fig. 2A eine Teilansicht einer Halbleiterspeicheranordnung ist, die äquivalent ist jener von Fig. 1, aber etwas einfacher gezeichnet ist;
• Fig. 2B ein Diagramm ist, das die Verteilung der Stromdichte in und entlang einer Wortleitung von Fig. 2A darstellt;
• Fig. 3 eine allgemeine Ansicht einer Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung ist, wobei eine willkürliche Wortleitung als ein Beispiel genommen ist;
• Fig. 4A ein Schaltdiagramm eines Teils einer Halbleiterspeicheranordnung gemäß einer Ausführungsform der vorliegenden Erfindung ist;
• Fig. 4B ein Diagramm ist, das die Verteilung der Stromdichte in und entlang der Wortleitungssegmente von Fig. 4A darstellt;
• Fig. 5 ein detailliertes Beispiel einer bekannten Speicherzelle in Fig. 1 darstellt und
• Fig. 6 ein detaillierteres Schaltdiagramm der Halbleiterspeicheranordnung ist, die auf der in Fig. 4A gezeigten Anordnung basiert.
• Fig. 1 ist ein Schaltdiagramm, das einen Teil einer typischen Halbleiterspeicheranordnung darstellt. Der in Fig. 1 gezeigte Speicher ist speziell ein S.RAM vom ECL-Typ. In Fig. 1 zeigt das Bezugszeichen MC Speicherzellen an, welche mit einem Wortleitungspaar WL zusammenarbeiten. Jedes Paar WL ist aus zwei Wortleitungen WL&sbplus; und WL&submin; zusammengesetzt. Viele identische Sets von Wortleitungspaaren WL und Speicherzellen MC sind in der Richtung angeordnet, entlang der sich Bitleitungspaare (BL, ) erstrecken. Auf diese Weise sind viele Speicherzellen MC an Kreuzungspunkten der Wortleitungen und der Bitleitungspaare angeordnet. Diese Speicherzellen MC bilden eine Speicherzellenmatrix, angezeigt durch MCA.
• In einem gewöhnlichen S.RAM ist jede Wortleitung W&submin; mit einer entsprechenden Wortleitung W&sbplus; als ein Paar angeordnet. Jedes Paar dieser Wortleitungen W&sbplus; und W&submin; ist mit einer individuellen Haltestromquelle HI verbunden. Der Haltestrom jeder Quelle HI aktiviert die Aufrechterhaltung eines logischen "1"- oder "0"- Zustandes, der in jeder Speicherzelle MC gespeichert ist. Jede Wortleitung W&sbplus; ist durch ein entsprechendes Wortauswahlsignal WS ausgewählt, das durch einen Wortdecodierer DEC in Übereinstimmung mit einem Adresseneingang AD geliefert wird. Die Auswahl wird erzielt, indem ein individueller Worttreiber Qwd eingeschaltet wird, der mit der Wortleitung W&sbplus; an einem Ende verbunden ist. Andererseits sind ähnliche Treiber, zum Beispiel Bittreiber (hiernach erwähnt) für jeweilige Bitleitungspaare BL, im Speicher vorgesehen.
• In einer Schaltung der Type der Fig. 1 mit hoher Integration ist eine signifikante Elektromigration in den Wortleitungen W&sbplus; vorhanden. Ein beträchtlich großer Strom kann durch jede Wortleitung W&sbplus; fließen, was erstens dem Haltestrom zuzuschreiben ist, der kontinuierlich allen Speicherzellen MG jeder Wortleitung W&sbplus; zugeführt wird, und zweitens, einem Entladestrom, der zu jeder Entladungsstromquelle (DI) jedesmal geleitet wird, wenn das Wortleitungspaar WL ausgewählt ist. Mit anderen Worten, der vorher erwähnte große Strom entlang der Wortleitung W&sbplus; ist die Summe des Haltestroms (Ih) und des Entladestroms (Id) und wird jedesmal erzeugt, wenn die Wortleitung W&sbplus; in einem ausgewählten Zustand ist. Es sollte erwähnt werden, daß von den verschiedenen Speichertypen, ein bipolarer S.RAM vom ECL-Typ die größten Ströme Ih und Id aufweist.
• Zufälligerweise, wie gut bekannt ist, ist der Entladestrom brauchbar, um eine schnelle Änderung vom Auswahlzustand zum Nicht-Auswahlzustand zu bewirken.
• Fig. 2A ist eine Teilansicht einer Halbleiterspeicheranordnung, die äquivalent ist jener von Fig. 1, die aber etwas einfacher gezeichnet ist. Fig. 2B ist ein Diagramm, das die Verteilung der Stromdichte in und entlang der Wortleitung WL von Fig. 2A darstellt. Die Speicherzellenmatrix MCA der Fig. 1 wird einfach als ein Block "MCA" in Fig. 2A dargestellt. Auch die Haltestromquelle HI und die Entladestromquelle DI sind einfach als ein Block (Stromquelle ) "IS" in Fig. 2A dargestellt. In Fig. 2B benennt die Abszisse Positionen entlang der Wortleitung WL der Fig. 2A, und die Ordinate benennt einen Strom I, der dort durchfließt. Wie in den Fig. 2A und 2B gezeigt, ist Imax die Spitzenstromdichte, welche an einer Stromversorgungsseite der Wortleitung erzeugt wird, das heißt, das Ende der Wortleitung, an die der Worttreiber Qwd verbunden ist.
• Fig. 3 ist eine allgemeine Ansicht einer Halbleiterspeicheranordnung gemäß der vorliegenden Erfindung, wobei eine willkürliche Wortleitung als ein Beispiel genommen ist. Wie aus Fig. 3 gesehen wird, ist die Wortleitung WL geteilt, um, entlang ihrer Länge, eine Vielzahl von segmentierten Wortleitungen zu bilden. Jede der Wortleitungssegment WL&sub1;, WL&sub2;, WL&sub3;,... WLn, außer für das erste Segment WL&sub1;, das direkt vom Worttreiber Qwd1 aktiviert ist, ist mit einem individuellen privaten Worttreiber versehen, das heißt, WD&sub2;, WD&sub3;...WDn. Wenn ein Wortauswahlsignal WS abgegeben wird, um einen Strom individuell an die Speicherzellen im MCA&sub1; für das Wortleitungssegment WL&sub1; zu liefern, wird der erste private Worttreiber WD&sub2;, ansprechend auf das Wortleitungssignal, betrieben, das am ersten Wortleitungssegment WL&sub1; erscheint. Zur gleichen Zeit werden der zweite und die folgenden privaten Worttreiber WD&sub3;... WDn, ansprechend auf die Wortleitungssignale, betrieben, die an den jeweiligen vorhergehenden Wortleitungssegmenten WL&sub2;, WL&sub3;... WL(n-1) (nicht gezeigt) erscheinen. In dieser Hinsicht sind die Speicherzellenmatrix MCA und die Treiberstromquelle IS, beide gezeigt in Fig. 2A, segmentiert als MCA&sub1;, IS&sub1;; MCA&sub2;, IS&sub2;; MCA&sub3;, IS&sub3;; usw..
• Fig. 4 ist ein Schaltdiagramm eines Teils einer Halbleiterspeicheranordnung gemäß einer Ausführungsform der vorliegenden Erfindung. Fig. 4B ist ein Diagramm, das die Verteilung der Stromdichte in und entlang den Wortleitungssegmenten von Fig. 4A darstellt.
• Die Erklärung der Fig. 4A und 4B wird einfachheitshalber gegeben, indem ein Fall als ein Beispiel genommen wird, wo der Speicher in zwei Blöcke segmentiert ist. Das heißt, eine Wortleitung WL ist geteilt, um ein erstes und ein zweites Wortleitungssegment WL&sub1; und WL&sub2; zu bilden. Daher sind auch die Speicherzellen und die Stromquellen segmentiert, um MCA&sub1;, IS&sub1; und MCA&sub2;, IS&sub2; zu bilden. In einem ersten Block ist der Worttreiber Qwd1 mit dem ersten Wortleitungssegment WL&sub1; verbunden. Der Worttreiber WD&sub2; von Fig. 3 wird spezifisch von einem Worttreiber Qwd2 umfaßt. Andere Worttreiber WD&sub3;... WDn von Fig. 3 haben identische Konstruktionen mit jenen des Worttreibers WD&sub2;, der in Fig. 4A gezeigt ist, das heißt, ein einzelner Transistor. Im Beispiel von Fig. 4A ist die Verteilung der Stromdichte so wie in Fig. 4B gezeigt. Es ist wichtig zu bemerken, daß die Spitzenstromdichte in jedem der Wortleitungssegmente WL&sub1; und WL&sub2; ungefähr auf Imax/2 halbiert ist, wobei der Wert Imax jener ist, der in der Schaltung von den Fig. 2A und 2B des Standes der Technik erhalten werden.
• Gemäß dieser Ausführungsform der Erfindung ist der Worttreibertransistor Qwd2 an seiner Basis direkt mit dem vorhergehenden Wortleitungssegment, das heißt WL&sub1;, verbunden, damit der Transistor Qwd2, ansprechend auf das Wortauswahlsignal WS, aktiviert wird. Das heißt, wenn das Signal WS dem Worttreiber Qwd1 geliefert wird, erscheint das Wortleitungssignal mit einem "H" (hoch) Pegel am Segment WL&sub1;. Das "H"-Pegelsignal wird über den Transistor Qwd2 dem folgenden Wortleitungssegment, das heißt WL&sub2;, übertragen. Auf diese Weise wird die gesamte korrespondierende Wortleitung WL ausgewählt. Die obige Konstruktion hat den Vorteil, daß keine getrennte Steuerungsleitung benötigt wird, um den Worttreibertransistor Qwd2 zu aktivieren.
• Bezugnehmend auf Fig. 4A ist die Wortleitung WL in WL&sub1; und WL&sub2; segmentiert, wobei der Worttreibertransistor Qwd2 verwendet wird. In diesem Fall ist daher der Spannungspegel am Wortleitungssegment WL&sub2; um VBE von jenem des Wortleitungssegmentes WL&sub1; herabgesetzt, wobei VBE eine Basis-Emitter-Spannung des Worttreibertransistors Qwd2 benennt. Dieses Erniedrigen der Spannung des Segmentes WL&sub2; hat einen schädlichen Effekt auf den Betrieb der Speicherzellenmatrix MCA&sub2;. Dies wird weiter mit Bezug auf Fig. 5 erklärt.
• Fig. 5 stellt ein detailliertes Beispiel der bekannten Speicherzelle MC in Fig. 1 dar. Wie aus Fig. 5 gesehen wird, wird jede Speicherzelle MC von Multiemittertransistoren Q&sub1; und Q&sub2; und Lasten L&sub1; und L&sub2; umfaßt. Jede der Lasten wird sowohl durch einen Widerstand, als auch durch eine Schottky-Barrieren- Diode, die parallel verbunden sind, gebildet. Wenn hier angenommen wird, daß der Transistor Q&sub1; jetzt eingeschaltet ist (die gleiche Erklärung ist ähnlich wenn der Transistor Q&sub2; eingeschaltet ist) muß die Spannungsdifferenz VWB zwischen der Wortleitung W&sbplus; und der Bitleitung BL höher sein als ein vorbestimmter Pegel, damit der Transistor Q&sub1; während des Auswahlzustandes der korrespondierenden Wortleitung im leitenden Zustand aufrechterhalten wird. Dieser vorbestimmte Pegel VWB, der oben erwähnt ist, ist gleich der Summe eines Spannungsabfalles quer über die Last L&sub2; und die Basis-Emitter-Spannung des Transistors Q&sub1;. Sogar obwohl der vorbestimmte Pegel VWB für die ausgewählte Speicherzelle MC in der ersten Speicherzellenmatrix MCA&sub1; sichergestellt ist, ist er nicht sichergestellt für die zweite Speicherzellenmatrix MCA&sub2;. Dies deshalb, weil der Pegel VWB auf V'WB' ausgedrückt als V'WB = VWB - VBE herabgesetzt ist, worin VBE die vorher erwähnte Basis-Emitter-Spannung des Worttreibertransistors Qwd2 ist. In diesem Fall ist eine Ausgangsspannung jedes Bittreibers (hiernach erwähnt) vergrößert hinsichtlich des Herabsetzens von VWB, welche Ausgangsspannung verwendet wird, um die Spannung der Bitleitung BL zu bestimmen. Aufgrund der relativen Erhöhung der Ausgangsspannung wird ein Bitleitungstreibertransistor (hiernach erwähnt) gesättigt. Im Sättigungszustand ist die Leseoperationsgeschwindigkeit reduziert. Um dem gegenzusteuern, werden in einer Ausführungsform der vorliegenden Erfindung Pegelschiebemittel in jedem der Bittreiber angewendet, die mit der Speicherzellenmatrix MCA&sub2; zusammenarbeiten. Das trifft auch bei anderen Bittreibern zu, die mit den Speicherzellenmatrizen MCA&sub3;... MCAn, die nachher folgen, zusammenarbeiten. Auf diese Weise ist die Spannung V'WB (= VWB - VBE) im Pegel um VBE aufwärts verschoben. Die vorher erwähnte Spannungsdifferenz VWB, die in der Speicherzellenmatrix MCA&sub1; erhalten wird, kann dadurch auch in der Speicherzellenmatrix MCA&sub2; sichergestellt werden.
• Fig. 6 ist ein detaillierteres Schaltdiagramm einer Halbleiterspeicheranordnung, die auf der in Fig. 4A gezeigten Anordnung basiert. In Fig. 6 sind die Bittreiber speziell mit Bezugszeichen BD&sub1;&sub1; bis BD&sub2;&sub1; bis BD2n dargestellt. Die Bittreibertransistoren in jedem der Bittreiber sind speziell mit den Bezugszeichen QBD dargestellt. Die Pegelschiebemittel sind mit den Bezugszeichen LS im Block B&sub2; dargestellt, welcher die zweite Speicherzellenmatrix MCA&sub2; enthält. Es sollte verstanden werden, daß nur zwei Blöcke B&sub1; und B&sub2; einfachheitshalber und zur Übereinstimmung mit dem Beispiel von Fig. 4A dargestellt sind. Im ersten Block B&sub1; ist jeder der ersten Bittreiber BD&sub1;&sub1; bis BD1n durch einen Widerstand R, Transistor Q, Diode D und eine Konstantstromquelle I konstruiert. Diese Komponenten werden auch in jedem Bittreiber im zweiten Block B&sub2; verwendet.
• Im zweiten Block B&sub2;, wie früher erwähnt, besitzt die Bitleitungsspannung eine Spannungsdifferenz von V'WB (= VWB - VBE), relativ zur Wortleitungsspannung. Die so herabgesetzte Spannung V'WB muß auf die Nominalspannung VWB wiederhergestellt werden, wie im ersten Block B&sub1; vorgesehen ist. Dazu werden Pegelschiebemittel LS in jedem Bittreiber angewendet. Die Pegelschiebemittel LS können durch Dioden realisiert sein, wie in den Bittreibern BD&sub2;&sub1; bis B2n beispielhaft ausgeführt. Wie gut bekannt ist, wirken Dioden inhärent, den Spannungspegel um einen Betrag wie VBE zu schieben. Daher kann der Bitleitungspegel um VBE mit der Verwendung der Diode LS herabgesetzt werden, und die Spannungsdifferenz V'WB kann auf VWB vergrößert werden. In dieser Hinsicht wird es offensichtlich, daß in einem dritten Block (B&sub3;), welcher nicht gezeigt ist, aber dem Block B&sub2; folgen kann, ähnliche Pegelschiebemittel LS mit zwei in Serie geschalteten Dioden gebildet werden sollten, um einen Schiebepegel von ungefähr 2 VBE zu erzeugen.
• Wie oben im Detail erklärt, kann gemäß der vorliegenden Erfindung die Stromdichte in jeder Wortleitung beträchtlich reduziert werden. Daher kann die Breite jeder Wortleitung weiter verengt werden. Dies ermöglicht eine weitere Miniaturisierung eines IC-Speichers. Es sollte bemerkt werden, daß die Einführung der individuellen, privaten Worttreiber und der Puffer-Gate- Schaltungen (BG&sub1; oder BG&sub2;) in den IC-Speicher die Miniaturisierung nicht behindert, weil sich die Wortleitungen gewöhnlich im IC-Speicher mit einer beträchtlich großen Länge erstrecken und ein beträchtlicher Raum eingespart werden kann, wenn die Breite derartig langer Wortleitungen reduziert wird. Der so eingesparte Raum ist genug, um die Worttreiber und die Puffer- Gate-Schaltungen unterzubringen.

Claims (4)

1. Halbleiterspeicheranordnung, die funktionsmäßig mit einem Wortdecodierer (DEC) verbunden ist, welcher ein Wortauswahlsignal (WS) zu einer Speicherauswahlzeit erzeugt, welche Speicheranordnung umfaßt : -eine Vielzahl von Speicherzellen (MC), wobei jede der Speicherzellen ein Paar von Bipolartransistoren (Q&sub1;, Q&sub2;) umfaßt, die kreuzgekoppelt sind, um einen Flip-Flop zu bilden;

eine Vielzahl von Initialworttreibern (Qwd1), von denen jeder funktionsmäßig mit dem Wortdecodierer (DEC) verbunden ist und durch das Wortauswahlsignal (WS) aus dem Wortdecodierer aktiviert wird;

eine Vielzahl von Bitleitungspaaren (BL, ), die funktionsmäßig mit den Speicherzellen (MC) verbunden sind;

eine Vielzahl von Bittreibern (BD&sub1;&sub1;, . . . BD2n), von denen jeder funktionsmäßig jeweils mit einem der genannten Bitleitungspaare (BL, ) verbunden ist, um ihm ein Bitleitungsauswahlsignal zu senden, wodurch eine gewünschte der Speicherzellen (MC) in Kombination mit dem Wortauswahlsignal (WS) spezifiziert wird;

eine Vielzahl von Wortleitungen (WL), die funktionsmäßig jeweils verbunden sind mit den Initialworttreibern (Qwd1) und den Speicherzellen (MC), wobei Kreuzungspunkte mit den Bitleitungspaaren (BL, ) gebildet sind, wobei die Speicherzellen (MC) an den Kreuzungspunkten angeordnet sind; dadurch gekennzeichnet, daß

die Wortleitungen (WL) aus einem Material gemacht sind, in welchem Elektromigration auftreten kann, und jeweils in eine Vielzahl von Wortleitungssegmenten (WL&sub1;, WL&sub2;) geteilt sind, wobei ein erstes Wortleitungssegment (WL&sub1;) von jeder der Wortleitungen direkt aktiviert wird, um ein Wortleitungssignal durch einen der Initialworttreiber (Qwd1) in Abhängigkeit vom Wortauswahlsignal (WS) zu übertragen; und gekennzeichnet durch

Segmentworttreiber (Qwd2), die funktionsmäßig zwischen die Wortleitungssegmente (WL&sub1;, WL&sub2;) geschaltet sind, wobei einer der Segmentworttreiber (Qwd2) aktiviert wird, wenn das Wortauswahlsignal (WS) einen entsprechenden Initialworttreiber (Qwd1) aktiviert, der funktionsmäßig über ein entsprechendes erstes Wortleitungssegment (WL&sub1;) mit einem der Segmentworttreiber (Qwd2) verbunden ist, wobei jeder der Segmentworttreiber durch einen einzelnen Emitterfolgertransistor gebildet ist, welcher funktionsmäßig mit einem folgenden zweiten Wortleitungssegment (WL&sub2;) verbunden ist und eine Basis besitzt, die funktionsmäßig mit dem entsprechenden ersten Wortleitungssegment (WL&sub1;) verbunden ist; und

eine Vielzahl von Pegelschiebemitteln (LS), die jeweils für die einen der Bittreiber (BD&sub2;&sub1;,...BD2n) vorgesehen sind, die mit den Bitleitungspaaren (BL, ), die den zweiten Wortleitungssegmenten (WL&sub2;) entsprechen, verbunden sind, und jedes betreibbar ist, um den Pegel des Bitleitungsauswahlsignals des jeweiligen Bittreibers, relativ zu den Bitleitungsauswahlsignalen der einen der Bittreiber (BD&sub1;&sub1;...BD1n), die mit Bitleitungspaaren verbunden sind, die den ersten Wortleitungssegmenten (WL&sub1;) entsprechen, herabzusetzen.

2. Anordnung wie in Anspruch 1 ausgeführt, in der jedes der Pegelschiebemittel (LS), die für Bittreiber (BD&sub2;&sub1;...BD2n) vorgesehen sind, die mit Bitleitungspaaren verbunden sind, die sich mit den zweiten Wortleitungssegmenten (WL&sub2;) kreuzen, die den ersten Wortleitungssegmenten unmittelbar folgen, eine einzelne Diode umfaßt.

3. Anordnung wie in Anspruch 2 ausgeführt, in der jeder der Bittreiber (BD&sub2;&sub1;...BD2n), der eines der Pegelschiebemittel enthält, ferner enthält einen ersten Bittreibertransistor (QBD), der funktionsmäßig mit einem Bitleitungspaar aus den Bitleitungspaaren verbunden ist, die die zweiten Wortleitungssegmente kreuzen, und der eine Basis besitzt, die funktionsmäßig mit der in den Pegelschiebemitteln (LS) enthaltenen Diode verbunden ist.

4. Halbleiterspeicheranordnung wie in Anspruch 1, 2 oder 3 ausgeführt,

worin der Emitterfolgertransistor (Qwd1) des ersten Segmentworttreibers eine Basis besitzt, die funktionsmäßig verbunden ist, um das Wortauswahlsignal (WS) zu empfangen, und einen Emitter, der funktionsmäßig mit dem ersten Segment (WL&sub1;) der einen der Wortleitungen verbunden ist, und

worin der Emitterfolgertransistor (Qwd2) jedes zweiten Segmentworttreibers eine Basis besitzt, die funktionsmäßig mit dem ersten Segment (WL&sub1;) der jeweiligen Wortleitung verbunden ist, und einen Emitter, der funktionsmäßig mit dem zweiten Segment (WL&sub2;) der jeweiligen Wortleitung verbunden ist.