JPS59108412A - 差動増巾器 - Google Patents
差動増巾器Info
- Publication number
- JPS59108412A JPS59108412A JP57218686A JP21868682A JPS59108412A JP S59108412 A JPS59108412 A JP S59108412A JP 57218686 A JP57218686 A JP 57218686A JP 21868682 A JP21868682 A JP 21868682A JP S59108412 A JPS59108412 A JP S59108412A
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- JP
- Japan
- Prior art keywords
- type transistor
- gate
- input
- gain
- inverter
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は差動増巾器に関し特に広い入力電圧範囲に対し
高い差動利得を有するＭＯ８差動増巾器に関する。
高い差動利得を有するＭＯ８差動増巾器に関する。
第１図に差動項中回路の従来例を示す。これは特願昭５
５−５８５６３にて提案された回路でありこの回路は通
常知られているいわゆる差動増巾回路に較べ入力端子範
囲が広いことが特徴になっている。しかし実際には第２
図に示すように接地電位。
５−５８５６３にて提案された回路でありこの回路は通
常知られているいわゆる差動増巾回路に較べ入力端子範
囲が広いことが特徴になっている。しかし実際には第２
図に示すように接地電位。
及び電源電位付近での利得はかなり低下する。
またこのタイプはＭＯＳプロセス上の欠点である〜ｉＵ
ｓトランジスタのしきい値のバラツキが問題となりやす
い。これはトランジスタの形状にもよるが数ｍｖから時
［は１０ｍＶｋ越すものまで有）これが各インバータ段
の論理しきい値に影響する。これらのバラツキは時に人
力信号が微小な場合、トランジスタＭ１〜Ｍ６で構成さ
れる部分には多大な影響を与え、場合によっては信号が
十分に増巾されず出力されない場合がある。
ｓトランジスタのしきい値のバラツキが問題となりやす
い。これはトランジスタの形状にもよるが数ｍｖから時
［は１０ｍＶｋ越すものまで有）これが各インバータ段
の論理しきい値に影響する。これらのバラツキは時に人
力信号が微小な場合、トランジスタＭ１〜Ｍ６で構成さ
れる部分には多大な影響を与え、場合によっては信号が
十分に増巾されず出力されない場合がある。
第１図のトランジスタＭ５〜Ｍ１２ で構成されるイン
バータ段はトランジスタＭ１〜Ｍ４で構成される電流ミ
ラー回路とＤＣバイアス点が一致しなくてはならない。
バータ段はトランジスタＭ１〜Ｍ４で構成される電流ミ
ラー回路とＤＣバイアス点が一致しなくてはならない。
これを実現する為にはトランジスタＭｌ、Ｍ２．Ｍ５．
Ｍ７．Ｍ９．ＭｌｌとトランジスタＭ３゜Ｍ４． Ｍ６
． Ｍ８． ＭＩ Ｏ，ＭＩ２のそれぞれ全相似形とし
、さらにトランジスタＭ５． Ｍ７． ＩＶ１９． Ｍ
ｌ １には比較電圧の中央値つ捷り入力子と入力−を加
えて２で割った電圧を加える事が理想であるが、これは
現実には峻しい為、十人カス（１−人力どちらかのレベ
ルと同一にしておけばこれに近い効果が得られる。しか
し第２図に見られるように電源及び接地電位に近い個所
でゲインの小さくなる部分つまり１段当９２倍以下のゲ
インしか得られない場合では十入力を基準電位として考
えるとＮ点の電位変化△ｖＡはトランジスタＭｌ、Ｍ３
で構成されるソースフォロワのゲインを１として△■え
＝Ｖｉｎｘｌで構成される各インバータのゲインを２と
し、Ｂ点の電位変化△■８ 以下各点の電点変化を求
めると、 △■＝△Ｖ Ｘ２＝ＶｉｎＸ ２ Ａ Δｖｏ＝△Ｖ、Ｘ２＝Ｖｉ ｎＸ ４ Δ■＝△■ ×２＝Ｖｉｎ×３２ Ｂ となる。従って増中度およびバイアス安定性全向上させ
ることが望まれていた。
Ｍ７．Ｍ９．ＭｌｌとトランジスタＭ３゜Ｍ４． Ｍ６
． Ｍ８． ＭＩ Ｏ，ＭＩ２のそれぞれ全相似形とし
、さらにトランジスタＭ５． Ｍ７． ＩＶ１９． Ｍ
ｌ １には比較電圧の中央値つ捷り入力子と入力−を加
えて２で割った電圧を加える事が理想であるが、これは
現実には峻しい為、十人カス（１−人力どちらかのレベ
ルと同一にしておけばこれに近い効果が得られる。しか
し第２図に見られるように電源及び接地電位に近い個所
でゲインの小さくなる部分つまり１段当９２倍以下のゲ
インしか得られない場合では十入力を基準電位として考
えるとＮ点の電位変化△ｖＡはトランジスタＭｌ、Ｍ３
で構成されるソースフォロワのゲインを１として△■え
＝Ｖｉｎｘｌで構成される各インバータのゲインを２と
し、Ｂ点の電位変化△■８ 以下各点の電点変化を求
めると、 △■＝△Ｖ Ｘ２＝ＶｉｎＸ ２ Ａ Δｖｏ＝△Ｖ、Ｘ２＝Ｖｉ ｎＸ ４ Δ■＝△■ ×２＝Ｖｉｎ×３２ Ｂ となる。従って増中度およびバイアス安定性全向上させ
ることが望まれていた。
本発明の目的は噌中度、安定度を向上させた差動増巾回
路を提供することにある。
路を提供することにある。
第３図に本発明の実施例全示す。
この回路のトランジスタＭ２５．Ｍ２９は第１図のＭ５
．Ｍ９と同じ働きをするトランジスタであるが第１図で
はこのゲートは入力子にＪ妾続されていたものが本発明
では入力−に接続されている。これは差動増巾器が入力
＋と入力−の差を判別する、つまｖ１８０°位相がずれ
ている状態か入力子と入力−が同じレベル、つまｐ位相
が同じか全判別するという点に注目したものでトランジ
スタＭ２２゜Ｍ２４；Ｍ２７． Ｍ２Ｓ；’Ｍ３１．
Ｍ３２ は入力子に対し同相、トランジスタＭ２５．
Ｍ２６；Ｍ２９．Ｍ２Ｏは入力子に対し逆相（１８０°
位相がずれている）、言い換えれば入力−と同相と彦る
ことを利用したものである。
．Ｍ９と同じ働きをするトランジスタであるが第１図で
はこのゲートは入力子にＪ妾続されていたものが本発明
では入力−に接続されている。これは差動増巾器が入力
＋と入力−の差を判別する、つまｖ１８０°位相がずれ
ている状態か入力子と入力−が同じレベル、つまｐ位相
が同じか全判別するという点に注目したものでトランジ
スタＭ２２゜Ｍ２４；Ｍ２７． Ｍ２Ｓ；’Ｍ３１．
Ｍ３２ は入力子に対し同相、トランジスタＭ２５．
Ｍ２６；Ｍ２９．Ｍ２Ｏは入力子に対し逆相（１８０°
位相がずれている）、言い換えれば入力−と同相と彦る
ことを利用したものである。
第３図において、トランジスタＭ２１〜Ｍ２４で構成さ
れる電流ミラー回路は第１図のトランジスタ ５ − Ｍ１〜Ｍ４とまったく同じものである。従ってＮ７点の
電位変化△■□′、及びＢ′点の電位変化△ＶＢ′は、 △■人’＝ＶＨｎ ｘｌ ΔＶ ′二△Ｖ ’Ｘ ２＝Ｖｉｎ Ｘ ２Ｂ人 次にトランジスタＭ２５．Ｍ２６ ’に考える。これ
はＢ′点の信号に対してはインバーターとして又−人力
に対してはボルテージフォロワ（ゲイン＝１）として働
いているから０７点の電位変化△ＶＯ′は、 Δ■ｏ′ ＝△ＶＢ′ × ２＋△Ｖ人’ ＝Ｖｉ
ｎＸ（４＋１）以下トランジスタＭ２７． Ｉ’ｖｆ２
８ ；Ｍ３１． Ｍ３２で構成される各インバータは第
１図のトランジスタＭ７゜Ｍ８ ；ＭＩ Ｏ，Ｍｌ １
で構成されるインバータと同じ働きをトランジスタ
Ｍ２９．Ｍ３０で構成されるインバータはトランジスタ
Ｍ２５．Ｍ２６で構成されるインバータと同じ働き全す
る事から各点の電位変化を求めると、 ６− △ｖＤ′二△Ｖｏ’ ×２＝Ｖｉ ｎＸＩ ＱΔＶ、’
＝△ＶＤ′×２＋△Ｖ、’ ＝ＶｉｎＸ（２０＋１）△
ＶＦ′＝△Ｖ、’Ｘ２二Ｖ ６ ｎＸ４２となり第１図
で示す例よりも１．３倍程度ゲインが多イ。このように
本発明によればトランジスタの数會増丁等の手段を用い
なくとも容易にゲインが増える。またＭ、ＯＳトランジ
スタｉｊ 一般ＩＣｐ ｍ ｖ程度のしきい値のバラツ
キがある事が知られているが、特に入力電位がこのしき
い値のバラツキと同程度となった場合Ａ′、Ｂ′ 点
の電位がそれぞれ次段のトランジスタのＤＣバイアス点
である為、この影響が無視できない。不発明ではＣ′点
のゲインを見ると従来の１．４倍ある為これらの点から
も明らかに有利であることが判る。
れる電流ミラー回路は第１図のトランジスタ ５ − Ｍ１〜Ｍ４とまったく同じものである。従ってＮ７点の
電位変化△■□′、及びＢ′点の電位変化△ＶＢ′は、 △■人’＝ＶＨｎ ｘｌ ΔＶ ′二△Ｖ ’Ｘ ２＝Ｖｉｎ Ｘ ２Ｂ人 次にトランジスタＭ２５．Ｍ２６ ’に考える。これ
はＢ′点の信号に対してはインバーターとして又−人力
に対してはボルテージフォロワ（ゲイン＝１）として働
いているから０７点の電位変化△ＶＯ′は、 Δ■ｏ′ ＝△ＶＢ′ × ２＋△Ｖ人’ ＝Ｖｉ
ｎＸ（４＋１）以下トランジスタＭ２７． Ｉ’ｖｆ２
８ ；Ｍ３１． Ｍ３２で構成される各インバータは第
１図のトランジスタＭ７゜Ｍ８ ；ＭＩ Ｏ，Ｍｌ １
で構成されるインバータと同じ働きをトランジスタ
Ｍ２９．Ｍ３０で構成されるインバータはトランジスタ
Ｍ２５．Ｍ２６で構成されるインバータと同じ働き全す
る事から各点の電位変化を求めると、 ６− △ｖＤ′二△Ｖｏ’ ×２＝Ｖｉ ｎＸＩ ＱΔＶ、’
＝△ＶＤ′×２＋△Ｖ、’ ＝ＶｉｎＸ（２０＋１）△
ＶＦ′＝△Ｖ、’Ｘ２二Ｖ ６ ｎＸ４２となり第１図
で示す例よりも１．３倍程度ゲインが多イ。このように
本発明によればトランジスタの数會増丁等の手段を用い
なくとも容易にゲインが増える。またＭ、ＯＳトランジ
スタｉｊ 一般ＩＣｐ ｍ ｖ程度のしきい値のバラツ
キがある事が知られているが、特に入力電位がこのしき
い値のバラツキと同程度となった場合Ａ′、Ｂ′ 点
の電位がそれぞれ次段のトランジスタのＤＣバイアス点
である為、この影響が無視できない。不発明ではＣ′点
のゲインを見ると従来の１．４倍ある為これらの点から
も明らかに有利であることが判る。
第４図に不発明で得られたゲインの特性を示す。
第４図から明らか女ように入力電圧が低い範囲およｒメ
電源電圧（５■）近傍でのゲインは第２図に示ｌ−た従
来例に比し、著るしく改善されていることがわかる。
電源電圧（５■）近傍でのゲインは第２図に示ｌ−た従
来例に比し、著るしく改善されていることがわかる。
第５図に本発明の他の実施例全示す。ここでは入力子全
接地電位ＶＣ接続し、入力−を出力に接続することによ
って出方に定電圧を老生させるものである。トランジス
タＭ４１とＭ４２のシキい（［）差を出力電圧とする回
路で特にこの場合トランジスタＭ４５．［４４９等１Ｍ
４１ と同相の関係になるトランジスタはすべて同じし
きい１直にすることもできる。
接地電位ＶＣ接続し、入力−を出力に接続することによ
って出方に定電圧を老生させるものである。トランジス
タＭ４１とＭ４２のシキい（［）差を出力電圧とする回
路で特にこの場合トランジスタＭ４５．［４４９等１Ｍ
４１ と同相の関係になるトランジスタはすべて同じし
きい１直にすることもできる。
以上詳細ＶＣ説明したように本発明によれば、従来の回
路規模と同程度で約１．３倍のゲインをもっ差動壇巾器
が実現できる。またしきい値のバラツキによる微小電圧
に対する影響からも逃がれる等の利点も合せてもつ。
路規模と同程度で約１．３倍のゲインをもっ差動壇巾器
が実現できる。またしきい値のバラツキによる微小電圧
に対する影響からも逃がれる等の利点も合せてもつ。
第１図は従来の回路を示す図、第２図は従来の回路で得
られるグラフで差動利得全入方電圧の関数として表わし
た図、第３図は本発明の一実施例・ を示す回路図、第
４図は本宅間の回路で得られるグラフで差動利得を入力
電圧の関数として表わした１別、第５図は本発明の他の
実施例を示す図である。 Ｍ１〜Ｍ５２・・・・・・トランジスタ。 ９− 入力
られるグラフで差動利得全入方電圧の関数として表わし
た図、第３図は本発明の一実施例・ を示す回路図、第
４図は本宅間の回路で得られるグラフで差動利得を入力
電圧の関数として表わした１別、第５図は本発明の他の
実施例を示す図である。 Ｍ１〜Ｍ５２・・・・・・トランジスタ。 ９− 入力
Claims (1)
- 【特許請求の範囲】 第１および第２の入力の電位差を増巾する増巾回路にお
いて、第１の入力を第１のディプレッション型トランジ
スタのゲート電極へ第２の入力を第２のディプレッショ
ン型トランジスタのゲート電極へそれぞれ供給し、前記
第１．第２のディプレッション型トランジスタのドレイ
ンに電源全供給し、第１のディブレ、ジョン型トランジ
スタのソース全回３のエンハンスメント型トランジスタ
のドレインに接続し、第２のディブレ、ジョン型トラン
ジスタのソースを第４のエンハンスメント型トランジス
タのドレインに接続し、前記第３゜第４のエンハンスメ
ント型トランジスタのゲートを共通に第１のディプレッ
ション型トランジスタと第３のエンハンスメント型トラ
ンジスタの接続点ニ接続し、Ｉｒ３．ｒｇ４のエンハン
スメント型トランジスタのソースに基準電位を供給し、
さらに第２のディプレッション型トランジスタと第４の
エンハンスメント型トランジスタの接続点と第６のエン
ハンスメント型トランジスタのゲートを接続し、第５の
ディプレッション型トランジスタのソースト前記第６の
エンハンスメント型トランジスタのドレインヲ接続して
出力端子となし、前記第５のディプレッション型トラン
ジスタのゲートには前記第１の入力を供給し、第５のデ
ィプレッション型トランジスタのドレインは電源に接続
し。 第６のエンハンスメント型トランジスタのソースを接地
した差動増巾器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218686A JPS59108412A (ja) | 1982-12-14 | 1982-12-14 | 差動増巾器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57218686A JPS59108412A (ja) | 1982-12-14 | 1982-12-14 | 差動増巾器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59108412A true JPS59108412A (ja) | 1984-06-22 |
Family
ID=16723822
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57218686A Pending JPS59108412A (ja) | 1982-12-14 | 1982-12-14 | 差動増巾器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59108412A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562716A (en) * | 1979-06-11 | 1981-01-13 | Nat Semiconductor Corp | Differential amplifier using mos element |
-
1982
- 1982-12-14 JP JP57218686A patent/JPS59108412A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS562716A (en) * | 1979-06-11 | 1981-01-13 | Nat Semiconductor Corp | Differential amplifier using mos element |
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