JPH0744393B2 - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JPH0744393B2 JPH0744393B2 JP1072563A JP7256389A JPH0744393B2 JP H0744393 B2 JPH0744393 B2 JP H0744393B2 JP 1072563 A JP1072563 A JP 1072563A JP 7256389 A JP7256389 A JP 7256389A JP H0744393 B2 JPH0744393 B2 JP H0744393B2
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- Japan
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- transistor
- operational amplifier
- transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、演算増幅器に関し、特にスイッチトキャパシ
タ回路に用いられ、初段がカスケード構造になっている
演算増幅器に関する。
タ回路に用いられ、初段がカスケード構造になっている
演算増幅器に関する。
従来、スイッチトキャパシタフィルタに用いられる演算
増幅器は入力トランジスタのゲート・ソース間及びゲー
ト・ドレイン間に発生する寄生容量の影響を防ぐため、
第３図に示すように初段１がカスケード構造になってい
る。初段差動増幅回路１は電流源トランジスタM35から
定電流を共通に受ける差動トランジスタM31とM32と、反
転入力端子VIN−とトランジスタM31のドレインとの間に
発生する寄生容量の影響を防ぐためのトランジスタM41
とM42と、その能動負荷トランジスタM33とM34からなっ
ている。第２段増幅回路２は、電流源トランジスタM36
と、初段差動増幅回路１からの信号を受ける出力トラン
ジスタM37と、位相補償用のトランジスタM30および容量
C1からなっている。また、バイアス回路３は、電流源I1
とトランジスタM38とで電流源トランジスタM35,M36にバ
イアス電圧VB1を与えており、バイアス回路４は、電流
源I2とトランジスタM39,M40とで、トランジスタM41,M42
にバイアス電圧VB2を与えている。VDDは第１定電位源、
GNDは第２定電位源、ACMは差動増器の信号の基準レベル
である第３定電位源、VOUTは出力端子である。また、M3
1,M32,M35,M36,M38,M39,M40,M41,M42はＮチャネル型のM
OSトランジスタ、M30,M33,M34,M37はＮチャネル型のMOS
トランジスタである。
増幅器は入力トランジスタのゲート・ソース間及びゲー
ト・ドレイン間に発生する寄生容量の影響を防ぐため、
第３図に示すように初段１がカスケード構造になってい
る。初段差動増幅回路１は電流源トランジスタM35から
定電流を共通に受ける差動トランジスタM31とM32と、反
転入力端子VIN−とトランジスタM31のドレインとの間に
発生する寄生容量の影響を防ぐためのトランジスタM41
とM42と、その能動負荷トランジスタM33とM34からなっ
ている。第２段増幅回路２は、電流源トランジスタM36
と、初段差動増幅回路１からの信号を受ける出力トラン
ジスタM37と、位相補償用のトランジスタM30および容量
C1からなっている。また、バイアス回路３は、電流源I1
とトランジスタM38とで電流源トランジスタM35,M36にバ
イアス電圧VB1を与えており、バイアス回路４は、電流
源I2とトランジスタM39,M40とで、トランジスタM41,M42
にバイアス電圧VB2を与えている。VDDは第１定電位源、
GNDは第２定電位源、ACMは差動増器の信号の基準レベル
である第３定電位源、VOUTは出力端子である。また、M3
1,M32,M35,M36,M38,M39,M40,M41,M42はＮチャネル型のM
OSトランジスタ、M30,M33,M34,M37はＮチャネル型のMOS
トランジスタである。
従来の演算増幅器は、バイアス電源VB2をバイアス回路
４によって与えているので、バイアス回路が複雑にな
り、消費電力も大きくなるという欠点がある。
４によって与えているので、バイアス回路が複雑にな
り、消費電力も大きくなるという欠点がある。
上述した従来の演算増幅器は、バイアス回路が複雑で、
消費電力が大きいという欠点があった。本発明はバイア
ス回路を簡単にして、電力消費の小さい演算増幅器を提
供することを目的とする。
消費電力が大きいという欠点があった。本発明はバイア
ス回路を簡単にして、電力消費の小さい演算増幅器を提
供することを目的とする。
本発明によれば、定電流源と、この定電流源からの定電
流を各ソースに受ける第１および第２の電界効果トラン
ジスタと、第１の電界効果トランジスタのドレインにソ
ースが接続された第３の電界効果トランジスタと、これ
ら第２および第３の電界効果トランジスタの各ドレイン
にそれぞれ接続された負荷として働く第４および第５の
電界効果トランジスタをそれぞれ含む第１および第２の
負荷回路と、第１の電界効果トランジスタのゲートに接
続された入力端子と、第２および第３の電界効果トラン
ジスタの各ゲートに接続された定電位源と、第４又は第
５の電界効果トランジスタのドレインに接続された出力
端子とを有する演算増幅器を得る。
流を各ソースに受ける第１および第２の電界効果トラン
ジスタと、第１の電界効果トランジスタのドレインにソ
ースが接続された第３の電界効果トランジスタと、これ
ら第２および第３の電界効果トランジスタの各ドレイン
にそれぞれ接続された負荷として働く第４および第５の
電界効果トランジスタをそれぞれ含む第１および第２の
負荷回路と、第１の電界効果トランジスタのゲートに接
続された入力端子と、第２および第３の電界効果トラン
ジスタの各ゲートに接続された定電位源と、第４又は第
５の電界効果トランジスタのドレインに接続された出力
端子とを有する演算増幅器を得る。
このように、本発明によれば、第２および第３の電界効
果トランジスタのゲートは共通の定電位源に接続されて
いるので、定電位源の数が少なくて済み、バイアス回路
が簡単でで、消費電力も小さくできる。
果トランジスタのゲートは共通の定電位源に接続されて
いるので、定電位源の数が少なくて済み、バイアス回路
が簡単でで、消費電力も小さくできる。
次に、本発明について図面を参照して説明する。
第１図に本発明の一実施例の回路図を示す。図におい
て、１は初段差増幅回路、２は第２段増幅回路、３はバ
イアス回路、VIN−は反転入力端子、VOUTは出力端子で
ある。また、VDDは第１電源、GNDは第２定電位源、ACM
は第３定電位源、VBはバイアス電源である。また、M1,M
2はＮチャネル初段差動対MOSトランジスタ、M3、M4はＰ
チャネル負荷MOSトランジスタ,M5,M6はＮチャネル定電
流源MOSトランジスタ、M7は駆動段ＰチャネルMOSトラン
ジスタM8は、バイアス電源VBをつくるバイアス回路のＮ
チャネルMOSトランジスタ、M11,M12は演算増幅器の基準
レベルであり、M2のゲート電位である第３定電位源ACM
にバイアスされたＮチャネルディプリッション型MOSト
ランジスタである。またC1は位相補償容量でこの容量C1
およびＰチャネルMOSトランジスタM0のオン抵抗の直列
接続で形成される帰還ループにより、位相補償および零
補償回路が構成されている。またＩは電流源である。
て、１は初段差増幅回路、２は第２段増幅回路、３はバ
イアス回路、VIN−は反転入力端子、VOUTは出力端子で
ある。また、VDDは第１電源、GNDは第２定電位源、ACM
は第３定電位源、VBはバイアス電源である。また、M1,M
2はＮチャネル初段差動対MOSトランジスタ、M3、M4はＰ
チャネル負荷MOSトランジスタ,M5,M6はＮチャネル定電
流源MOSトランジスタ、M7は駆動段ＰチャネルMOSトラン
ジスタM8は、バイアス電源VBをつくるバイアス回路のＮ
チャネルMOSトランジスタ、M11,M12は演算増幅器の基準
レベルであり、M2のゲート電位である第３定電位源ACM
にバイアスされたＮチャネルディプリッション型MOSト
ランジスタである。またC1は位相補償容量でこの容量C1
およびＰチャネルMOSトランジスタM0のオン抵抗の直列
接続で形成される帰還ループにより、位相補償および零
補償回路が構成されている。またＩは電流源である。
Ｎチャネルディポリッション型MOSトランジスタM11,M12
のゲートを第３定電位源ACMにすることにより、反転入
力端子とトランジスタM1のドレインとの間に生じる寄生
容量の影響を防ぐことが出来、トランジスタM11,M12の
ゲートに与えるためのバイアス電源をつくるバイアス回
路は不必要となる。従って、バイアス回路が不必要とな
った分、消費電力が小さくなり、ICのチップ面積も小さ
くなる。
のゲートを第３定電位源ACMにすることにより、反転入
力端子とトランジスタM1のドレインとの間に生じる寄生
容量の影響を防ぐことが出来、トランジスタM11,M12の
ゲートに与えるためのバイアス電源をつくるバイアス回
路は不必要となる。従って、バイアス回路が不必要とな
った分、消費電力が小さくなり、ICのチップ面積も小さ
くなる。
ここでは、トランジスタM11,M12をディプリッション型
のMOSトランジスタとしたがノンドープトランジスタで
もよことは明らかである。
のMOSトランジスタとしたがノンドープトランジスタで
もよことは明らかである。
次に本発明の他の実施例を第２図に示す。
第２図における記号は全て第１図における記号と同一で
ある。この実施例はカスケードが、初段反転入力トラン
ジスタM1のドレイン側のみとなっている場合であるが、
この時もカスケードのトランジスタM11のゲートを非反
転入力端子の電位である第３定電位源ACMとすれば、反
転入力端子とトランジスタM1のドレインとの間に生じる
寄生容量の影響を防ぐことが出来、トランジスタM11の
ゲートに与えるためのバイアス電源をつくるバイアス回
路は不必要となるので、パワーが小さくなり、ICのチッ
プ面積も小さくなる。
ある。この実施例はカスケードが、初段反転入力トラン
ジスタM1のドレイン側のみとなっている場合であるが、
この時もカスケードのトランジスタM11のゲートを非反
転入力端子の電位である第３定電位源ACMとすれば、反
転入力端子とトランジスタM1のドレインとの間に生じる
寄生容量の影響を防ぐことが出来、トランジスタM11の
ゲートに与えるためのバイアス電源をつくるバイアス回
路は不必要となるので、パワーが小さくなり、ICのチッ
プ面積も小さくなる。
また、トランジスタM11が、ノンドープトランジスタで
でもよいことは明らかである。
でもよいことは明らかである。
以上説明したように、本発明は、スイッチトキャパシタ
回路などで用いるカスケード構造をした演算増幅器で、
カスケードのトランジスタのゲートに与えるバイアス電
源を、演算増幅器の非反転入力端子の電位にすることに
より、バイアス回路が不必要となるので、消費電力が小
さくなり、ICチップ面積を小さくすることができるとい
う効果がある。
回路などで用いるカスケード構造をした演算増幅器で、
カスケードのトランジスタのゲートに与えるバイアス電
源を、演算増幅器の非反転入力端子の電位にすることに
より、バイアス回路が不必要となるので、消費電力が小
さくなり、ICチップ面積を小さくすることができるとい
う効果がある。
第１図は本発明の一実施例を示す回路図、第２図は本発
明の他の実施例を示す回路図、第３図は従来の一例の演
算増幅器を示す回路図である。 １……初段差動増幅回路、２……第２段増幅回路、3,4
……バイアス回路、VIN−……反転入力端子、VOUT……
出力端子、VDD……第１定電位源、GND……第２定電位
源、ACM……第３定電位源、I,I1,I2……電流源、VB,VB
1,VB2……バイアス電源、M0〜M12,M30〜M42……MOSトラ
ンジスタ、C1……容量。
明の他の実施例を示す回路図、第３図は従来の一例の演
算増幅器を示す回路図である。 １……初段差動増幅回路、２……第２段増幅回路、3,4
……バイアス回路、VIN−……反転入力端子、VOUT……
出力端子、VDD……第１定電位源、GND……第２定電位
源、ACM……第３定電位源、I,I1,I2……電流源、VB,VB
1,VB2……バイアス電源、M0〜M12,M30〜M42……MOSトラ
ンジスタ、C1……容量。
Claims (1)
- 【請求項１】差動入力トランジスタ対と能動負荷と定電
流源とを有する差動増幅器において、前記差動入力トラ
ンジスタ対の少なくともその一方にカスケード接続され
たゲート接地トランジスタを有し、前記ゲート接地トラ
ンジスタのゲートが前記差動入力トランジスタの一方の
ゲートに接続されていることを特徴とする演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072563A JPH0744393B2 (ja) | 1989-03-24 | 1989-03-24 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1072563A JPH0744393B2 (ja) | 1989-03-24 | 1989-03-24 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02250510A JPH02250510A (ja) | 1990-10-08 |
| JPH0744393B2 true JPH0744393B2 (ja) | 1995-05-15 |
Family
ID=13492958
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1072563A Expired - Lifetime JPH0744393B2 (ja) | 1989-03-24 | 1989-03-24 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744393B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023007556A1 (ja) * | 2021-07-26 | 2023-02-02 | リコー電子デバイス株式会社 | 差動増幅回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8897727B2 (en) * | 2012-06-01 | 2014-11-25 | Qualcomm Incorporated | Power detector with temperature compensation |
-
1989
- 1989-03-24 JP JP1072563A patent/JPH0744393B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023007556A1 (ja) * | 2021-07-26 | 2023-02-02 | リコー電子デバイス株式会社 | 差動増幅回路 |
| JP7241927B1 (ja) * | 2021-07-26 | 2023-03-17 | 日清紡マイクロデバイス株式会社 | 差動増幅回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02250510A (ja) | 1990-10-08 |
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