JPH0310247B2 - - Google Patents
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- JPH0310247B2 JPH0310247B2 JP58177990A JP17799083A JPH0310247B2 JP H0310247 B2 JPH0310247 B2 JP H0310247B2 JP 58177990 A JP58177990 A JP 58177990A JP 17799083 A JP17799083 A JP 17799083A JP H0310247 B2 JPH0310247 B2 JP H0310247B2
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- JP
- Japan
- Prior art keywords
- transistors
- voltage
- transistor
- drains
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
- H03K3/356034—Bistable circuits using additional transistors in the input circuit the input circuit having a differential configuration
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は電圧比較器、さらに詳しく言えば、二
つのアナログ電圧レベルの大小を比較して、その
結果に対応した論理レベルを出力する電圧比較器
に関し、特に、高速度、高制度の各種Ａ／Ｄ変換
器をMOS半導体集積回路内に実現するに適した
電圧比較器を提供するものである。
つのアナログ電圧レベルの大小を比較して、その
結果に対応した論理レベルを出力する電圧比較器
に関し、特に、高速度、高制度の各種Ａ／Ｄ変換
器をMOS半導体集積回路内に実現するに適した
電圧比較器を提供するものである。
従来のMOS半導体を用いた電圧比較器は、例
えば、IEEE Journal of Solid−state Circuist、
SC−14、No.６、DEC.1979、PP965等に説明され
ているように、位相補償回路を有しない、多段縦
続構成のいわゆる演算増幅器形が用いられてい
た。この場合の多段縦続構成は、大電圧利得の実
現、すなわち、MOS半導体の相互コンドクタン
スが比較的小さいという性質を補つて、所望の最
小比較電圧レベルを確保させるための必然的方法
であり、したがつて、回路が複雑かつ大規模とな
り、さらに、又、高速動作を行なわしめようとす
る場合には、各段のバイアス電流を大きくする必
要もあつて、集積回路化したときの占有面積及び
消費電力が大きくなる欠点があつた。
えば、IEEE Journal of Solid−state Circuist、
SC−14、No.６、DEC.1979、PP965等に説明され
ているように、位相補償回路を有しない、多段縦
続構成のいわゆる演算増幅器形が用いられてい
た。この場合の多段縦続構成は、大電圧利得の実
現、すなわち、MOS半導体の相互コンドクタン
スが比較的小さいという性質を補つて、所望の最
小比較電圧レベルを確保させるための必然的方法
であり、したがつて、回路が複雑かつ大規模とな
り、さらに、又、高速動作を行なわしめようとす
る場合には、各段のバイアス電流を大きくする必
要もあつて、集積回路化したときの占有面積及び
消費電力が大きくなる欠点があつた。
本発明の目的は、上記した従来回路形式の欠点
をなくし、小面積、小消費電力で、かつ高速、高
制度のMOS半導体電圧比較器を提供することに
ある。
をなくし、小面積、小消費電力で、かつ高速、高
制度のMOS半導体電圧比較器を提供することに
ある。
本発明は上記目的を達成するため、二入力のア
ナログ信号を差動増幅段で増幅し、その差動増幅
段の出力をさらに第２の増幅段で増幅する電圧比
較器において、上記差動増幅段を定電流回路と、
ソース電極が共通に上記定電流回路に接続され、
ゲート電極のそれぞれに上記二入力アナログが加
えられる第１及び第２のトランジスタと、トラン
ジスタからなる第１及び第２負荷回路と制御論理
信号によつて上記第１及び第２の負荷回路がそれ
そぞれ第１及び第２又は第２及び第１のトランジ
スタのドレイン電極に切換接続する切換回路とで
構成したものである。
ナログ信号を差動増幅段で増幅し、その差動増幅
段の出力をさらに第２の増幅段で増幅する電圧比
較器において、上記差動増幅段を定電流回路と、
ソース電極が共通に上記定電流回路に接続され、
ゲート電極のそれぞれに上記二入力アナログが加
えられる第１及び第２のトランジスタと、トラン
ジスタからなる第１及び第２負荷回路と制御論理
信号によつて上記第１及び第２の負荷回路がそれ
そぞれ第１及び第２又は第２及び第１のトランジ
スタのドレイン電極に切換接続する切換回路とで
構成したものである。
上記構成によれば、以下に詳細に説明する如
く、本発明による電圧比較器では、差動増幅段が
比較的小さな電圧利得をもつプリンアンプ動作モ
ードと交差接続状態となる比較動作モードとの２
つの動作モードが行なえるような構成となり、そ
のモード切替を制御論理信号によつて行なうた
め、高速動作と交差接続における欠点を除き、高
精度の電圧比較が得られる。
く、本発明による電圧比較器では、差動増幅段が
比較的小さな電圧利得をもつプリンアンプ動作モ
ードと交差接続状態となる比較動作モードとの２
つの動作モードが行なえるような構成となり、そ
のモード切替を制御論理信号によつて行なうた
め、高速動作と交差接続における欠点を除き、高
精度の電圧比較が得られる。
以下、本発明を図面に用いて詳細に説明する。
第１図は本発明による電圧比較器の一実施例の回
路図で、第２図は上記回路の動作説明のための波
形図である。第１図において、端子１と２の間に
電圧VDD，VSS（ただし、VDD−VSS＞０）が印加さ
れ、ＰチヤネルMOSトランジスタ（以下、端に
PMOSと呼ぶ）Ｍ１及びＭ１０のゲート電極に
は端子３からVDD−VB＝Ｃ（ただしＣは正の一定
値）なるバイアス電圧VBが印加されている。し
たがつて、Ｍ１，Ｍ１０の各ゲート〜ソース間電
圧VGSは定電圧であり、これによりＭ１，Ｍ１０
はともに定電流素子動作を行なう。POMS、Ｍ
２とＭ３は互いにソース電極が共通接続されたト
ランジスタ寸法が等しい入力トランジスタであ
り、それぞれのゲート電極４及び５に２つのアナ
ログ比較電圧、VIN（−）及びVIN（＋）が印加さ
れる。ＮチヤネルMOSトランジスタ（以下、単
にNMOSと呼ぶ）Ｍ４及びＭ５は上記Ｍ２及び
Ｍ３の負荷回路であり、これらのゲート電極とド
レイン電極との間にNMOS、Ｍ６〜Ｍ９が接続
されている。すなわち、PMOS、Ｍ２とNMOS、
Ｍ４のドレイン共通接続点８と、Ｍ４のゲート電
極との間にＭ６を、同じく８とＭ５のゲート電極
との間にＭ８を、又、Ｍ３とＭ５のドレイン共通
接続点９とＭ４ゲート電極との間にＭ７を、そし
て、同じく９とＭ５のゲート電極との間にＭ９
を、それぞれ接続している。又、PMOS、Ｍ１
２とNMOS、Ｍ１３とで構成されるCMOSイン
バータの入力ゲート電極と上記Ｍ６及びＭ９のゲ
ート電極は、モード切替信号の入力端子６に接続
されている。一方、上記NMOS、Ｍ７及びＭ８
のゲート電極は上記インバータの出力ノード７に
接続されている。すなわち、MOS、Ｍ６〜Ｍ９，
Ｍ１２及びＭ１３は負荷回路であるMOS、Ｍ２
及びＭ３の接続を切換えるものである。さらに、
NMOS、Ｍ１１は前記PMOS、Ｍ１０を定電流
負荷とする反転増幅器を構成し、上述した初段の
差動増幅出力ノード９の電圧を反転増幅して端子
１０より比較結果を出力する。
第１図は本発明による電圧比較器の一実施例の回
路図で、第２図は上記回路の動作説明のための波
形図である。第１図において、端子１と２の間に
電圧VDD，VSS（ただし、VDD−VSS＞０）が印加さ
れ、ＰチヤネルMOSトランジスタ（以下、端に
PMOSと呼ぶ）Ｍ１及びＭ１０のゲート電極に
は端子３からVDD−VB＝Ｃ（ただしＣは正の一定
値）なるバイアス電圧VBが印加されている。し
たがつて、Ｍ１，Ｍ１０の各ゲート〜ソース間電
圧VGSは定電圧であり、これによりＭ１，Ｍ１０
はともに定電流素子動作を行なう。POMS、Ｍ
２とＭ３は互いにソース電極が共通接続されたト
ランジスタ寸法が等しい入力トランジスタであ
り、それぞれのゲート電極４及び５に２つのアナ
ログ比較電圧、VIN（−）及びVIN（＋）が印加さ
れる。ＮチヤネルMOSトランジスタ（以下、単
にNMOSと呼ぶ）Ｍ４及びＭ５は上記Ｍ２及び
Ｍ３の負荷回路であり、これらのゲート電極とド
レイン電極との間にNMOS、Ｍ６〜Ｍ９が接続
されている。すなわち、PMOS、Ｍ２とNMOS、
Ｍ４のドレイン共通接続点８と、Ｍ４のゲート電
極との間にＭ６を、同じく８とＭ５のゲート電極
との間にＭ８を、又、Ｍ３とＭ５のドレイン共通
接続点９とＭ４ゲート電極との間にＭ７を、そし
て、同じく９とＭ５のゲート電極との間にＭ９
を、それぞれ接続している。又、PMOS、Ｍ１
２とNMOS、Ｍ１３とで構成されるCMOSイン
バータの入力ゲート電極と上記Ｍ６及びＭ９のゲ
ート電極は、モード切替信号の入力端子６に接続
されている。一方、上記NMOS、Ｍ７及びＭ８
のゲート電極は上記インバータの出力ノード７に
接続されている。すなわち、MOS、Ｍ６〜Ｍ９，
Ｍ１２及びＭ１３は負荷回路であるMOS、Ｍ２
及びＭ３の接続を切換えるものである。さらに、
NMOS、Ｍ１１は前記PMOS、Ｍ１０を定電流
負荷とする反転増幅器を構成し、上述した初段の
差動増幅出力ノード９の電圧を反転増幅して端子
１０より比較結果を出力する。
次に、以上の構成各部の動作を述べる。
第２図は上記実施例の動作説明のための波形図
で、横軸は時間、縦軸は各部電圧である。又、同
数の数は第１の同一番号の所の電圧を示す。い
ま、端子５の印加電圧VIN（＋）を一定値とし、
端子４の印加電圧VIN（−）を比較される電圧と
して説明する。
で、横軸は時間、縦軸は各部電圧である。又、同
数の数は第１の同一番号の所の電圧を示す。い
ま、端子５の印加電圧VIN（＋）を一定値とし、
端子４の印加電圧VIN（−）を比較される電圧と
して説明する。
時刻ｔが０≦ｔ＜t1の時間域においては、端子
６の動作モード切替信号が高論理レベルであり、
したがつて、ノード７は低論理レベルであるか
ら、NMOS、Ｍ６及びＭ９がオン、Ｍ７及びＭ
８がオフの状態である。したがつて、このときの
初段増幅回路（MOSトランジスタ、Ｍ１〜Ｍ５
で構成）は比較的電圧利得の小さい線形差動増幅
器として動作し、VIN（＋）＝VIN（−）＝VIBならば
ノード８及びノード９の電圧（V8及びいV9）は
共にV8＝V9＝VOBであり、VIN（−）＝VIN（＋）＋
△VIBならばV8＝VOB−△VOB、（ただしノード８
の電圧波形は第２図には示していない）V9＝VOB
＋△VOBとなる。ここで電圧増幅利得GA＝△
VOB／△VIBをいくらに選ぶかは設計上の問題で
あるが、通常、この状態での負荷構成並びに低消
費電力化を考えるとGAは比較的小さな値であり、
△VIBが小さい場合にはこのままでは出力１０の
電圧を反転することはできない。
６の動作モード切替信号が高論理レベルであり、
したがつて、ノード７は低論理レベルであるか
ら、NMOS、Ｍ６及びＭ９がオン、Ｍ７及びＭ
８がオフの状態である。したがつて、このときの
初段増幅回路（MOSトランジスタ、Ｍ１〜Ｍ５
で構成）は比較的電圧利得の小さい線形差動増幅
器として動作し、VIN（＋）＝VIN（−）＝VIBならば
ノード８及びノード９の電圧（V8及びいV9）は
共にV8＝V9＝VOBであり、VIN（−）＝VIN（＋）＋
△VIBならばV8＝VOB−△VOB、（ただしノード８
の電圧波形は第２図には示していない）V9＝VOB
＋△VOBとなる。ここで電圧増幅利得GA＝△
VOB／△VIBをいくらに選ぶかは設計上の問題で
あるが、通常、この状態での負荷構成並びに低消
費電力化を考えるとGAは比較的小さな値であり、
△VIBが小さい場合にはこのままでは出力１０の
電圧を反転することはできない。
しかし、ｔ＝t1で端子６の印加電圧を低論理レ
ベルに変化させると、NMOS、Ｍ６及びＭ９は
オフ、Ｍ７及びＭ８はオンとなり、すなわち、ノ
ード８の電圧がNMOS、Ｍ５のゲート電極に、
また、ノード９の電圧がNMOS、Ｍ４のゲート
電極に印加されることになり、負荷MOS、Ｍ４
とＭ５が互いに交差接続状態になる。したがつ
て、この場合、Ｍ４はそのゲート電極に前述のプ
リアンプモード時における電位より大きい値が与
えられ、よりオン抵抗値が小さくなるように動作
するから、そのドレイン電極（すなわち、ノード
８）の電位が前述のプリアンモード時より小さく
なる。一方、NMOS、Ｍ５は、そのノード電極
に、やはり、前述プリアンモード時よりも小さい
値の電位が与えられ、その値はすぐ上で述べたよ
うにさらに小さな値に変化しているから、よりオ
ン抵抗値が大きくなるように動作して、そのドレ
イン電極（すなわち、ノード９）の電位を大きく
するように変化する。すなわち、この状態でのノ
ード８及びノード９は、もしそのノード間にわず
かな差（２△VBO）があれば、いま述べた正帰還
動作によつて、急速にその差を拡大するように変
化する。
ベルに変化させると、NMOS、Ｍ６及びＭ９は
オフ、Ｍ７及びＭ８はオンとなり、すなわち、ノ
ード８の電圧がNMOS、Ｍ５のゲート電極に、
また、ノード９の電圧がNMOS、Ｍ４のゲート
電極に印加されることになり、負荷MOS、Ｍ４
とＭ５が互いに交差接続状態になる。したがつ
て、この場合、Ｍ４はそのゲート電極に前述のプ
リアンプモード時における電位より大きい値が与
えられ、よりオン抵抗値が小さくなるように動作
するから、そのドレイン電極（すなわち、ノード
８）の電位が前述のプリアンモード時より小さく
なる。一方、NMOS、Ｍ５は、そのノード電極
に、やはり、前述プリアンモード時よりも小さい
値の電位が与えられ、その値はすぐ上で述べたよ
うにさらに小さな値に変化しているから、よりオ
ン抵抗値が大きくなるように動作して、そのドレ
イン電極（すなわち、ノード９）の電位を大きく
するように変化する。すなわち、この状態でのノ
ード８及びノード９は、もしそのノード間にわず
かな差（２△VBO）があれば、いま述べた正帰還
動作によつて、急速にその差を拡大するように変
化する。
したがつて、第２図に示すように、ノード９の
電圧がＭ１０及びＭ１１から成る次段の反転増幅
部でさらに増幅され、結果として、出力端子１０
に、VIN（−）とVIN（＋）との大小判定結果を電
源電圧値間にわたつて変化する論理レベルとして
出力することができる。しかも、この正帰還動作
は急速で、かつ、電圧利得が大きいから、例え、
この時間域中に入力比較電圧VIN（−）が反対方
向に変化しても、その反対方向電圧がよほど大で
ない限り、再び出力を反転することはできない。
すなわち換言すると、一度この比較モードが与え
られるとその期間中に入力が変化しても出力１０
の結果は保持される。
電圧がＭ１０及びＭ１１から成る次段の反転増幅
部でさらに増幅され、結果として、出力端子１０
に、VIN（−）とVIN（＋）との大小判定結果を電
源電圧値間にわたつて変化する論理レベルとして
出力することができる。しかも、この正帰還動作
は急速で、かつ、電圧利得が大きいから、例え、
この時間域中に入力比較電圧VIN（−）が反対方
向に変化しても、その反対方向電圧がよほど大で
ない限り、再び出力を反転することはできない。
すなわち換言すると、一度この比較モードが与え
られるとその期間中に入力が変化しても出力１０
の結果は保持される。
次にｔ＝t2で再び端子６の電位が高論理レベル
となり、プリオペアンプ動作にモードが切替えら
れると、ノード９（及びノード８）の電圧は小電
圧利得の増幅動作を行ない、したがつて、出力ノ
ード１０の電位は再び高論理レベルとなる。
となり、プリオペアンプ動作にモードが切替えら
れると、ノード９（及びノード８）の電圧は小電
圧利得の増幅動作を行ない、したがつて、出力ノ
ード１０の電位は再び高論理レベルとなる。
次にｔ＝t3で再び比較モードとなるが、このと
き、図例では、そのモード切替直前の入力比較電
圧VIN（−）がVIN（−）−VIN（＋）＝−VBI（＜０）
の場合を示している。この場合、詳細説明は省略
するが、上述同様の動作により、出力ノード１０
には高論理レベルが得られることになる。
き、図例では、そのモード切替直前の入力比較電
圧VIN（−）がVIN（−）−VIN（＋）＝−VBI（＜０）
の場合を示している。この場合、詳細説明は省略
するが、上述同様の動作により、出力ノード１０
には高論理レベルが得られることになる。
以上、本発明の動作を説明したが、本発明回路
構成はこれを動作使用中の電源電圧変動に対して
極めて安定であるという特徴を有する。すなわ
ち、初段差動増幅回路及び次段反転回路共に、上
部の電源VDDに接続されたPMOS、Ｍ１及びＭ１
０が定電流源構成であるため、もし動作使用中に
電源電圧VDDが変動しても、ノード８及び９の電
圧は変動せず、したがつて出力ノード１０の電圧
も安定である。又、VSS電源側が変動した場合、
ノード８及び９はその電源電圧変動量だけ同時に
変動するが、NMOS、Ｍ１１のゲート〜ソース
電極間電圧は一定であるから、やはり出力ノード
１０の電圧はVSSに対して安定である。
構成はこれを動作使用中の電源電圧変動に対して
極めて安定であるという特徴を有する。すなわ
ち、初段差動増幅回路及び次段反転回路共に、上
部の電源VDDに接続されたPMOS、Ｍ１及びＭ１
０が定電流源構成であるため、もし動作使用中に
電源電圧VDDが変動しても、ノード８及び９の電
圧は変動せず、したがつて出力ノード１０の電圧
も安定である。又、VSS電源側が変動した場合、
ノード８及び９はその電源電圧変動量だけ同時に
変動するが、NMOS、Ｍ１１のゲート〜ソース
電極間電圧は一定であるから、やはり出力ノード
１０の電圧はVSSに対して安定である。
以上説明した如く、本発明によれば、極めて簡
易な構成により、小面積、低消費電力で、かつ高
速、高安定、高利得の電圧比較器が実現でき、高
速、高精度のＡ／Ｄ変換器等を経済的に集積回路
化することができる。
易な構成により、小面積、低消費電力で、かつ高
速、高安定、高利得の電圧比較器が実現でき、高
速、高精度のＡ／Ｄ変換器等を経済的に集積回路
化することができる。
第１図は本発明による電圧比較器の一実施例の
回路図、第２図は第１図の各部動作を説明する電
圧波形である。 １，２，３……電源入力端子、４，５……アナ
ログ比較電圧入力端子、１０……出力端子、Ｍ１
〜Ｍ１３……MOSトランジスタ。
回路図、第２図は第１図の各部動作を説明する電
圧波形である。 １，２，３……電源入力端子、４，５……アナ
ログ比較電圧入力端子、１０……出力端子、Ｍ１
〜Ｍ１３……MOSトランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 定電流回路と、第１、第２の入力電圧の電圧
差を増幅するための第１の増幅回路と、上記第１
の増幅回路の出力電圧を増幅するための第２の増
幅回路とからなり、上記第１の増幅回路は、それ
ぞれのソースが上記定電流源に接続され、ゲート
にそれぞれ上記第１、第２の入力電圧が入力され
る第１、第２のトランジスタと、それぞれ該第
１、第２のトランジスタのドレインに直列に挿入
された負荷用の第３、第４のトランジスタとを有
し、上記第３、第４のトランジスタのゲートがそ
れぞれ第２、第１のトランジスタのドレインに接
続されて、正帰還の増幅動作を行うようにした電
圧比較器において、上記第１の増幅回路に、制御
信号に応じて一時的に、上記第３、第４のトラン
ジスタのゲートに、それぞれ上記第１、第２のト
ランジスタのドレイン電圧を与えるためのスイツ
チ回路を設けたことを特徴とする電圧比較器。 ２ 前記定電流回路は、所定電位の第１の電圧電
源と、該電位との差が一定であるバイアス電位を
有する第２の電圧電源と、ソースが上記第１の電
圧電源に接続され、ゲートが上記第２の電圧電源
に接続される少なくとも１つのトランジスタとか
ら構成され、該トランジスタのドレインから出力
される電流を前記第１、第２の増幅回路に供給す
ることを特徴とする特許請求の範囲第１項記載の
電圧比較器。 ３ 前記スイツチ回路は、前記制御信号がONレ
ベルの場合には上記第３、第４のトランジスタの
ゲートを、前記第１、第２のトランジスタのドレ
インに接続し、上記制御信号がOFFレベルの場
合には上記第３、第４のトランジスタのゲート
を、上記第２、第１のトランジスタのドレインに
接続することを特徴とする特許請求の範囲第１項
または第２項記載の電圧比較器。 ４ 前記第１、第２のトランジスタがＰ型の
MOSトランジスタで構成され、前記第３、第４
のトランジスタがＮ型のMOSトランジスタで構
成されることを特徴とする特許請求の範囲第１
項、第２項または第３項記載の電圧比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177990A JPS6070816A (ja) | 1983-09-28 | 1983-09-28 | 電圧比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177990A JPS6070816A (ja) | 1983-09-28 | 1983-09-28 | 電圧比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070816A JPS6070816A (ja) | 1985-04-22 |
| JPH0310247B2 true JPH0310247B2 (ja) | 1991-02-13 |
Family
ID=16040607
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177990A Granted JPS6070816A (ja) | 1983-09-28 | 1983-09-28 | 電圧比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070816A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104925843A (zh) * | 2015-06-03 | 2015-09-23 | 清华大学 | 利用复合铝盐制备薄片状α-Al2O3珠光颜料基材的方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2628228B1 (ja) * | 1988-03-04 | 1990-09-14 | Thomson Composants Milit Spaci |
-
1983
- 1983-09-28 JP JP58177990A patent/JPS6070816A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104925843A (zh) * | 2015-06-03 | 2015-09-23 | 清华大学 | 利用复合铝盐制备薄片状α-Al2O3珠光颜料基材的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070816A (ja) | 1985-04-22 |
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