JP3047828B2 - コンパレータ回路 - Google Patents
コンパレータ回路Info
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Description
【０００１】
【発明の属する技術分野】本発明はコンパレータ回路に
関する。
関する。
【０００２】
【従来の技術】従来のＭＯＳトランジスタにより構成さ
れるコンパレータ回路の例としては、例えば、特開平５
ー２０６７５６号公報に開示されている１例がある。当
該従来例の回路図が図４に示されており、差動チョッパ
型比較器を構成するスイッチ２６、２７、３０、３１、
容量２８、２９、ＰＭＯＳトランジスタ３２、３３、Ｎ
ＭＯＳトランジスタ３４、３５および定電流源３６と、
オフセット補正回路を構成するＰＭＯＳトランジスタ３
７、３８、スイッチ３９、４０、ＮＭＯＳトランジスタ
４１、４２および容量４３、４４と、ストローブラッチ
回路を構成するＰＭＯＳトランジスタ４７、４９、５０
およびＮＭＯＳトランジスタ４５、４６、４８、５１、
５２とを備えて構成される。また、図２は、スイッチ２
６、２７、３０、３１、３９および４０を切替制御する
制御信号φの動作タイミング図であり、制御信号φが
“Ｈ”レベルのタイミングＴ1 およびＴ3 はリセット動
作状態に対応し、“Ｌ”レベルのタイミングＴ2 は比較
動作状態に対応している。
れるコンパレータ回路の例としては、例えば、特開平５
ー２０６７５６号公報に開示されている１例がある。当
該従来例の回路図が図４に示されており、差動チョッパ
型比較器を構成するスイッチ２６、２７、３０、３１、
容量２８、２９、ＰＭＯＳトランジスタ３２、３３、Ｎ
ＭＯＳトランジスタ３４、３５および定電流源３６と、
オフセット補正回路を構成するＰＭＯＳトランジスタ３
７、３８、スイッチ３９、４０、ＮＭＯＳトランジスタ
４１、４２および容量４３、４４と、ストローブラッチ
回路を構成するＰＭＯＳトランジスタ４７、４９、５０
およびＮＭＯＳトランジスタ４５、４６、４８、５１、
５２とを備えて構成される。また、図２は、スイッチ２
６、２７、３０、３１、３９および４０を切替制御する
制御信号φの動作タイミング図であり、制御信号φが
“Ｈ”レベルのタイミングＴ1 およびＴ3 はリセット動
作状態に対応し、“Ｌ”レベルのタイミングＴ2 は比較
動作状態に対応している。
【０００３】図４において、外部から入力される差動入
力電圧Ｖin + およびＶin - と、差動基準入力電圧Ｖref
+ およびＶref - は、これらの差動入力の一方を、制御
信号φにより選択出力するスイッチ２６および２７に入
力される。即ち、スイッチ２６には、差動入力電圧Ｖin
+ および差動基準入力電圧Ｖref + が入力されており、
スイッチ２７には、差動入力電圧Ｖin - および差動基準
入力電圧Ｖref - が入力されている。当該コンパレータ
回路がリセット動作期間（タイミングＴ1 およびＴ3 ）
にある間においては、図２に示されるように、制御信号
φは“Ｈ”レベルで入力されている。このリセット動作
期間においては、“Ｈ”レベルの制御信号φの入力を受
けて、スイッチ２６および２７の切替作用により、差動
入力電圧Ｖin + およびＶin - が選択出力される。同時
に、スイッチ３０および３１は、“Ｈ”レベルの制御信
号φにより制御されて「接」の状態となり、ＮＭＯＳト
ランジスタ３４および３５のドレインは、それぞれのゲ
ートに接続される。そして、スイッチ３９および４０も
「接」の状態となる。
力電圧Ｖin + およびＶin - と、差動基準入力電圧Ｖref
+ およびＶref - は、これらの差動入力の一方を、制御
信号φにより選択出力するスイッチ２６および２７に入
力される。即ち、スイッチ２６には、差動入力電圧Ｖin
+ および差動基準入力電圧Ｖref + が入力されており、
スイッチ２７には、差動入力電圧Ｖin - および差動基準
入力電圧Ｖref - が入力されている。当該コンパレータ
回路がリセット動作期間（タイミングＴ1 およびＴ3 ）
にある間においては、図２に示されるように、制御信号
φは“Ｈ”レベルで入力されている。このリセット動作
期間においては、“Ｈ”レベルの制御信号φの入力を受
けて、スイッチ２６および２７の切替作用により、差動
入力電圧Ｖin + およびＶin - が選択出力される。同時
に、スイッチ３０および３１は、“Ｈ”レベルの制御信
号φにより制御されて「接」の状態となり、ＮＭＯＳト
ランジスタ３４および３５のドレインは、それぞれのゲ
ートに接続される。そして、スイッチ３９および４０も
「接」の状態となる。
【０００４】スイッチ２６および２７により選択出力さ
れた差動入力電圧Ｖin + およびＶin - は、それぞれ容量
２８および２９によるサンプリング作用を介して、対応
するＮＭＯＳトランジスタ３４および３５のゲートに入
力される。また、ＮＭＯＳトランジスタ３４、３５、４
１および４２がダイオード接続されることにより、ＮＭ
ＯＳトランジスタ３４および３５のしきい値電圧の不整
合により発生するオフセット電圧は、ＰＭＯＳトランジ
スタ３２、３３、３７および３８により構成されるカレ
ントミラー回路を経由して、容量４３および４４に印加
され、オフセット電圧に対応する電荷が蓄積されること
により当該容量４３および４４に保持される。なお、こ
のリセット動作期間においては、制御信号φが“Ｈ”レ
ベルとなるために、ＰＭＯＳトランジスタ４７はＯＦＦ
の状態となっており、ＰＭＯＳトランジスタ４９および
５０と、ＮＭＯＳトランジスタ４５、４６、４８、５１
および５２を含むストローブラッチ回路に対しては電源
電圧ＶDDが供給されず、従って、ストローブラッチ回路
としての動作は行われない。
れた差動入力電圧Ｖin + およびＶin - は、それぞれ容量
２８および２９によるサンプリング作用を介して、対応
するＮＭＯＳトランジスタ３４および３５のゲートに入
力される。また、ＮＭＯＳトランジスタ３４、３５、４
１および４２がダイオード接続されることにより、ＮＭ
ＯＳトランジスタ３４および３５のしきい値電圧の不整
合により発生するオフセット電圧は、ＰＭＯＳトランジ
スタ３２、３３、３７および３８により構成されるカレ
ントミラー回路を経由して、容量４３および４４に印加
され、オフセット電圧に対応する電荷が蓄積されること
により当該容量４３および４４に保持される。なお、こ
のリセット動作期間においては、制御信号φが“Ｈ”レ
ベルとなるために、ＰＭＯＳトランジスタ４７はＯＦＦ
の状態となっており、ＰＭＯＳトランジスタ４９および
５０と、ＮＭＯＳトランジスタ４５、４６、４８、５１
および５２を含むストローブラッチ回路に対しては電源
電圧ＶDDが供給されず、従って、ストローブラッチ回路
としての動作は行われない。
【０００５】次に、コンパレータ回路の比較動作期間に
おいては、図２に示されるように、制御信号φが“Ｌ”
レベルで入力される。この比較動作期間においては、
“Ｌ”レベルの制御信号φの入力を受けて、スイッチ２
６および２７の切替作用により、差動入力基準電圧Ｖ
ref + およびＶref - が選択出力され、それぞれ容量２
８および２９を介して、対応するＮＭＯＳトランジスタ
３４および３５のゲートに入力される。この場合には、
スイッチ３０、３１、３９および４０は「断」の状態と
なっており、容量４３および４４の一端が、それぞれＮ
ＭＯＳトランジスタ４１および４２のゲートのみに接続
される状態となっているために、上述のリセット動作期
間において、容量４３および４４に蓄積されていた電荷
は変化することなくそのまま保持されている。従って、
ＮＭＯＳトランジスタ３４および３５のゲート端子間に
対しては、前記入力電圧Ｖinと入力基準電圧Ｖref の差
電圧が印加される。この結果、当該差電圧入力に対応す
る電流がＰＭＯＳトランジスタ３２および３３に流れ、
更に、ＰＭＯＳトランジスタ３７およびＮＭＯＳトラン
ジスタ４１により構成されるオフセット補償されたイン
バータ回路と、同じくＰＭＯＳトランジスタ３８および
ＮＭＯＳトランジスタ４２により構成されるオフセット
補償されたインバータ回路により増幅されて出力され
る。これらのインバータ回路の増幅出力は、ＮＭＯＳト
ランジスタ４５および４６のゲートに入力されて増幅さ
れ、前記ストローブラッチ回路に対する駆動が行われ
て、ＰＭＯＳトランジスタ４９のドレインからは負の出
力電圧Ｖout - か出力され、またＰＭＯＳトランジスタ
５０のドレインからは正の出力電圧Ｖout + が出力され
る。
おいては、図２に示されるように、制御信号φが“Ｌ”
レベルで入力される。この比較動作期間においては、
“Ｌ”レベルの制御信号φの入力を受けて、スイッチ２
６および２７の切替作用により、差動入力基準電圧Ｖ
ref + およびＶref - が選択出力され、それぞれ容量２
８および２９を介して、対応するＮＭＯＳトランジスタ
３４および３５のゲートに入力される。この場合には、
スイッチ３０、３１、３９および４０は「断」の状態と
なっており、容量４３および４４の一端が、それぞれＮ
ＭＯＳトランジスタ４１および４２のゲートのみに接続
される状態となっているために、上述のリセット動作期
間において、容量４３および４４に蓄積されていた電荷
は変化することなくそのまま保持されている。従って、
ＮＭＯＳトランジスタ３４および３５のゲート端子間に
対しては、前記入力電圧Ｖinと入力基準電圧Ｖref の差
電圧が印加される。この結果、当該差電圧入力に対応す
る電流がＰＭＯＳトランジスタ３２および３３に流れ、
更に、ＰＭＯＳトランジスタ３７およびＮＭＯＳトラン
ジスタ４１により構成されるオフセット補償されたイン
バータ回路と、同じくＰＭＯＳトランジスタ３８および
ＮＭＯＳトランジスタ４２により構成されるオフセット
補償されたインバータ回路により増幅されて出力され
る。これらのインバータ回路の増幅出力は、ＮＭＯＳト
ランジスタ４５および４６のゲートに入力されて増幅さ
れ、前記ストローブラッチ回路に対する駆動が行われ
て、ＰＭＯＳトランジスタ４９のドレインからは負の出
力電圧Ｖout - か出力され、またＰＭＯＳトランジスタ
５０のドレインからは正の出力電圧Ｖout + が出力され
る。
【０００６】
【発明が解決しようとする課題】上述した従来のコンパ
レータ回路においては、リセット動作期間および比較動
作期間に対応して、差動入力電圧Ｖin + ／Ｖin - と差動
基準入力電圧Ｖref + ／Ｖref - の切替え、ならびに回
路切替え等を含むスイッチ類を除き、定電流源をトラン
ジスタ１個とカウントして、ＭＯＳトランジスタの数量
が１７個と多くを必要としている。特に、コンパレータ
回路の場合には、その応用面は種々あるものの、例え
ば、Ａ／Ｄ変換器用集積回路などのコンパレータ回路を
数多く使用する半導体集積回路においては、素子数の増
加は半導体チップ面積の増大を意味しており、高集積度
を阻害するという欠点がある。
レータ回路においては、リセット動作期間および比較動
作期間に対応して、差動入力電圧Ｖin + ／Ｖin - と差動
基準入力電圧Ｖref + ／Ｖref - の切替え、ならびに回
路切替え等を含むスイッチ類を除き、定電流源をトラン
ジスタ１個とカウントして、ＭＯＳトランジスタの数量
が１７個と多くを必要としている。特に、コンパレータ
回路の場合には、その応用面は種々あるものの、例え
ば、Ａ／Ｄ変換器用集積回路などのコンパレータ回路を
数多く使用する半導体集積回路においては、素子数の増
加は半導体チップ面積の増大を意味しており、高集積度
を阻害するという欠点がある。
【０００７】また、コンパレータ回路を多用する半導体
集積回路における素子数の増大に伴ない半導体チップの
製造コストが上昇するとともに、歩留りが低下するとい
う製造上の欠点がある。
集積回路における素子数の増大に伴ない半導体チップの
製造コストが上昇するとともに、歩留りが低下するとい
う製造上の欠点がある。
【０００８】
【課題を解決するための手段】本発明のコンパレータ回
路は、一端に制御信号がリセット動作期間で第１の入力
電圧が印加され、前記制御信号が比較動作期間で第１の
基準電圧が入力される第１の容量と、一端に前記制御信
号が前記リセット動作期間で第２の入力電圧が印加さ
れ、前記制御信号が前記比較動作期間で第２の基準電圧
が入力される第２の容量と、前記第１の容量の他端が第
１の入力端子に接続され、前記第２の容量の他端が第２
の入力端子に接続され、前記第１の入力電圧と前記第１
の基準電圧との差電圧と、前記第２の入力電圧と前記第
２の基準電圧との差電圧とを比較し、第１の出力信号と
第２の出力信号を出力する差動増幅器とを含む比較手段
と、一端が前記第１の出力信号が印加される第３の入力
端子に接続された第３の容量と、一端が前記第２の出力
信号が印加される第４の入力端子に接続された第４の容
量と、ゲートが前記第３の容量の他端に接続され、ドレ
インが前記第１の出力信号と前記第２の出力信号との差
信号を増幅して生成された第１の増幅信号が出力される
第１の出力端子に接続された第１のトランジスタと、ゲ
ートが前記第４の容量の他端に接続され、ドレインが前
記第１の出力信号と前記第２の出力信号との差信号を増
幅して生成された第２の増幅信号が出力される第２の出
力端子に接続され前記第１のトランジスタと差動対を構
成する第２のトランジスタと、前記第３の入力端子と前
記第２の出力端子間に接続され、前記制御信号に従って
前記リセット動作期間で非導通となり前記比較動作期間
で道通する第１のスイッチ手段と、前記第４の入力端子
と前記第１の出力端子間に接続され、前記制御信号に従
って前記リセット動作期間で非導通となり前記比較動作
期間で道通する第２のスイッチ手段とを含む差動増幅手
段と、を備えている。
路は、一端に制御信号がリセット動作期間で第１の入力
電圧が印加され、前記制御信号が比較動作期間で第１の
基準電圧が入力される第１の容量と、一端に前記制御信
号が前記リセット動作期間で第２の入力電圧が印加さ
れ、前記制御信号が前記比較動作期間で第２の基準電圧
が入力される第２の容量と、前記第１の容量の他端が第
１の入力端子に接続され、前記第２の容量の他端が第２
の入力端子に接続され、前記第１の入力電圧と前記第１
の基準電圧との差電圧と、前記第２の入力電圧と前記第
２の基準電圧との差電圧とを比較し、第１の出力信号と
第２の出力信号を出力する差動増幅器とを含む比較手段
と、一端が前記第１の出力信号が印加される第３の入力
端子に接続された第３の容量と、一端が前記第２の出力
信号が印加される第４の入力端子に接続された第４の容
量と、ゲートが前記第３の容量の他端に接続され、ドレ
インが前記第１の出力信号と前記第２の出力信号との差
信号を増幅して生成された第１の増幅信号が出力される
第１の出力端子に接続された第１のトランジスタと、ゲ
ートが前記第４の容量の他端に接続され、ドレインが前
記第１の出力信号と前記第２の出力信号との差信号を増
幅して生成された第２の増幅信号が出力される第２の出
力端子に接続され前記第１のトランジスタと差動対を構
成する第２のトランジスタと、前記第３の入力端子と前
記第２の出力端子間に接続され、前記制御信号に従って
前記リセット動作期間で非導通となり前記比較動作期間
で道通する第１のスイッチ手段と、前記第４の入力端子
と前記第１の出力端子間に接続され、前記制御信号に従
って前記リセット動作期間で非導通となり前記比較動作
期間で道通する第２のスイッチ手段とを含む差動増幅手
段と、を備えている。
【０００９】
【００１０】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の第１の実施形態を示す回路
図である。図１に示されるように、本実施形態は、全差
動チョッパ型比較器を構成するスイッチ１、２、７、
８、容量３、４、ＰＭＯＳトランジスタ５、６、定電流
源９、ＮＭＯＳトランジスタ２０、２１と、全差動型増
幅回路を構成するＰＭＯＳトランジスタ１０、１１、Ｎ
ＭＯＳトランジスタ１２、１３、１６、１７、スイッチ
１４、１５、容量１８、１９および定電流源２２とを備
えて構成されており、ＮＭＯＳトランジスタ１２および
１３は、比較動作期間において、当該全差動型増幅回路
がラッチ動作を行うように、回路接続変更を行うための
スイッチとして機能している。また、図２は、スイッチ
１、２、７、８、１４および１５を切替制御する制御信
号φの動作タイミング図であり、前述の従来例の場合と
同様に、制御信号φが“Ｈ”レベルのタイミングＴ1 お
よびＴ3 はリセット動作期間に対応し、“Ｌ”レベルの
タイミングＴ2 は比較動作期間に対応している。
図である。図１に示されるように、本実施形態は、全差
動チョッパ型比較器を構成するスイッチ１、２、７、
８、容量３、４、ＰＭＯＳトランジスタ５、６、定電流
源９、ＮＭＯＳトランジスタ２０、２１と、全差動型増
幅回路を構成するＰＭＯＳトランジスタ１０、１１、Ｎ
ＭＯＳトランジスタ１２、１３、１６、１７、スイッチ
１４、１５、容量１８、１９および定電流源２２とを備
えて構成されており、ＮＭＯＳトランジスタ１２および
１３は、比較動作期間において、当該全差動型増幅回路
がラッチ動作を行うように、回路接続変更を行うための
スイッチとして機能している。また、図２は、スイッチ
１、２、７、８、１４および１５を切替制御する制御信
号φの動作タイミング図であり、前述の従来例の場合と
同様に、制御信号φが“Ｈ”レベルのタイミングＴ1 お
よびＴ3 はリセット動作期間に対応し、“Ｌ”レベルの
タイミングＴ2 は比較動作期間に対応している。
【００１２】図１において、従来例の場合と同様に、外
部から入力される差動入力電圧Ｖin + およびＶin - と、
差動入力基準電圧Ｖref + およびＶref - は、これらの
差動入力の一方を、制御信号φにより選択出力するスイ
ッチ１および２に入力される。当該コンパレータ回路が
リセット動作期間（タイミングＴ1 およびＴ3 ）にある
間においては、図２に示されるように、制御信号φは
“Ｈ”レベルで入力される。このリセット動作期間にお
いては、“Ｈ”レベルの制御信号φの入力を受けて、ス
イッチ１および２の切替作用により、差動入力電圧Ｖin
+ およびＶin - が選択出力される。同時に、スイッチ７
および８は、“Ｈ”レベルの制御信号φにより制御され
て「接」の状態となり、ＰＭＯＳトランジスタ５および
６のドレインは、それぞれのゲートに接続される。そし
て、スイッチ１４および１５も「接」の状態となる。
部から入力される差動入力電圧Ｖin + およびＶin - と、
差動入力基準電圧Ｖref + およびＶref - は、これらの
差動入力の一方を、制御信号φにより選択出力するスイ
ッチ１および２に入力される。当該コンパレータ回路が
リセット動作期間（タイミングＴ1 およびＴ3 ）にある
間においては、図２に示されるように、制御信号φは
“Ｈ”レベルで入力される。このリセット動作期間にお
いては、“Ｈ”レベルの制御信号φの入力を受けて、ス
イッチ１および２の切替作用により、差動入力電圧Ｖin
+ およびＶin - が選択出力される。同時に、スイッチ７
および８は、“Ｈ”レベルの制御信号φにより制御され
て「接」の状態となり、ＰＭＯＳトランジスタ５および
６のドレインは、それぞれのゲートに接続される。そし
て、スイッチ１４および１５も「接」の状態となる。
【００１３】スイッチ１および２により選択出力された
差動入力電圧Ｖin + およびＶin - は、それぞれ容量３お
よび４によるサンプリング作用を介して、対応するＮＭ
ＯＳトランジスタ５および６のゲートに入力される。ま
た、「接」の状態となっているスイッチ７および８を介
して、ＰＭＯＳトランジスタ５および６はダイオード接
続される状態となり、同様に、「接」の状態となるスイ
ッチ１４および１５を介して、ＮＭＯＳトランジスタ１
６よび１７もダイオード接続される状態となる。これに
より、ＰＭＯＳトランジスタ５および６のしきい値電圧
の不整合により発生するオフセット電圧は、それぞれ容
量３および４に印加されて、当該オフセット電圧に対応
する電荷が蓄積されて保持される。同様に、ＮＭＯＳト
ランジスタ１６および１７のしきい値電圧の不整合によ
り発生するオフセット電圧は、それぞれ容量１８および
１９に印加されて、当該オフセット電圧に対応する電荷
が蓄積されて保持される。なお、このリセット動作期間
においては、スイッチとして機能するＮＭＯＳトランジ
スタ１２および１３に対しては、それぞれのゲートに制
御信号φの反転信号φ* が入力されており、これによ
り、これらのＮＭＯＳトランジスタ１２および１３はＯ
ＦＦの状態となっている。
差動入力電圧Ｖin + およびＶin - は、それぞれ容量３お
よび４によるサンプリング作用を介して、対応するＮＭ
ＯＳトランジスタ５および６のゲートに入力される。ま
た、「接」の状態となっているスイッチ７および８を介
して、ＰＭＯＳトランジスタ５および６はダイオード接
続される状態となり、同様に、「接」の状態となるスイ
ッチ１４および１５を介して、ＮＭＯＳトランジスタ１
６よび１７もダイオード接続される状態となる。これに
より、ＰＭＯＳトランジスタ５および６のしきい値電圧
の不整合により発生するオフセット電圧は、それぞれ容
量３および４に印加されて、当該オフセット電圧に対応
する電荷が蓄積されて保持される。同様に、ＮＭＯＳト
ランジスタ１６および１７のしきい値電圧の不整合によ
り発生するオフセット電圧は、それぞれ容量１８および
１９に印加されて、当該オフセット電圧に対応する電荷
が蓄積されて保持される。なお、このリセット動作期間
においては、スイッチとして機能するＮＭＯＳトランジ
スタ１２および１３に対しては、それぞれのゲートに制
御信号φの反転信号φ* が入力されており、これによ
り、これらのＮＭＯＳトランジスタ１２および１３はＯ
ＦＦの状態となっている。
【００１４】次に、コンパレータ回路の比較動作期間に
おいては、図２に示されるように、制御信号φが“Ｌ”
レベルで入力される。この比較動作期間においては、
“Ｌ”レベルの制御信号φの入力を受けて、スイッチ１
および２の切替作用により、差動基準入力電圧Ｖref +
およびＶref - が選択出力され、それぞれ容量３および
４を介して、対応するＰＭＯＳトランジスタ５および６
のゲートに入力される。この場合には、スイッチ７、
８、１４および１５は「断」の状態となっており、容量
３および４の一端が、それぞれＰＭＯＳトランジスタ５
および６のゲートのみに接続される状態となり、これに
より、これらの容量３および４に蓄積されている電荷は
変化することなく、従って、ＰＭＯＳトランジスタ５お
よび６のゲート間には、基準入力電圧Ｖref + と基準入
力電圧Ｖref - の差電圧が印加される。この結果、当該
差電圧に対応して、ＰＭＯＳトランジスタ５および６に
流れる電流が、それぞれダイオード接続されるＮＭＯＳ
トランジスタ２０および２１を通して接地点に流れる。
この場合には、制御信号φの反転信号φ* が“Ｈ”レベ
ルとなっているため、スイッチとして機能するＮＭＯＳ
トランジスタ１２および１３は共にＯＮの状態となり、
これにより、前記全差動型増幅回路が、ＰＭＯＳトラン
ジスタ１０および１１を負荷とする、オフセット補償さ
れたストローブラッチ回路として機能する回路構成とな
り、ラッチ動作が行われて、ダイオード接続のＰＭＯＳ
トランジスタ１０のドレインからは正の出力電圧Ｖout
+ が出力され、また同じくダイオード接続のＰＭＯＳト
ランジスタ１１のドレインからは負の出力電圧Ｖout -
が出力される。
おいては、図２に示されるように、制御信号φが“Ｌ”
レベルで入力される。この比較動作期間においては、
“Ｌ”レベルの制御信号φの入力を受けて、スイッチ１
および２の切替作用により、差動基準入力電圧Ｖref +
およびＶref - が選択出力され、それぞれ容量３および
４を介して、対応するＰＭＯＳトランジスタ５および６
のゲートに入力される。この場合には、スイッチ７、
８、１４および１５は「断」の状態となっており、容量
３および４の一端が、それぞれＰＭＯＳトランジスタ５
および６のゲートのみに接続される状態となり、これに
より、これらの容量３および４に蓄積されている電荷は
変化することなく、従って、ＰＭＯＳトランジスタ５お
よび６のゲート間には、基準入力電圧Ｖref + と基準入
力電圧Ｖref - の差電圧が印加される。この結果、当該
差電圧に対応して、ＰＭＯＳトランジスタ５および６に
流れる電流が、それぞれダイオード接続されるＮＭＯＳ
トランジスタ２０および２１を通して接地点に流れる。
この場合には、制御信号φの反転信号φ* が“Ｈ”レベ
ルとなっているため、スイッチとして機能するＮＭＯＳ
トランジスタ１２および１３は共にＯＮの状態となり、
これにより、前記全差動型増幅回路が、ＰＭＯＳトラン
ジスタ１０および１１を負荷とする、オフセット補償さ
れたストローブラッチ回路として機能する回路構成とな
り、ラッチ動作が行われて、ダイオード接続のＰＭＯＳ
トランジスタ１０のドレインからは正の出力電圧Ｖout
+ が出力され、また同じくダイオード接続のＰＭＯＳト
ランジスタ１１のドレインからは負の出力電圧Ｖout -
が出力される。
【００１５】以上のように、本実施形態は、従来回路と
略々同等の処理速度と高精度動作機能とを保持しつつ、
スイッチを除く使用ＭＯＳトランジスタの数量が、定電
流源をトランジスタ１個とカウントして１２個にて収ま
り、その個数が大幅に削減される。また、消費電流につ
いては、比較動作期間においては、ストローブラッチ回
路は、ラッチ動作状態に入るために、ＮＭＯＳトランジ
スタ１６および１７の動作状態としては、深く動作状態
となるか、または非動作状態となるかの何れかの動作状
態となり、これらのＮＭＯＳトランジスタ１６および１
７の両者ともに、三極管領域において動作する状態とな
る。従って、定電流源２２の端子電圧が低下し、当該定
電流源２２を構成しているＭＯＳトランジスタ（図示さ
れない）のドレイン・ソース間電圧が小さくなり、結果
的に定電流源２２の電流値は大幅に減少する。このため
に、当該比較動作期間においては、消費電流の電流値
は、定電流源９により決まる値のみとなり、低消費電力
化を実現することが可能となる。
略々同等の処理速度と高精度動作機能とを保持しつつ、
スイッチを除く使用ＭＯＳトランジスタの数量が、定電
流源をトランジスタ１個とカウントして１２個にて収ま
り、その個数が大幅に削減される。また、消費電流につ
いては、比較動作期間においては、ストローブラッチ回
路は、ラッチ動作状態に入るために、ＮＭＯＳトランジ
スタ１６および１７の動作状態としては、深く動作状態
となるか、または非動作状態となるかの何れかの動作状
態となり、これらのＮＭＯＳトランジスタ１６および１
７の両者ともに、三極管領域において動作する状態とな
る。従って、定電流源２２の端子電圧が低下し、当該定
電流源２２を構成しているＭＯＳトランジスタ（図示さ
れない）のドレイン・ソース間電圧が小さくなり、結果
的に定電流源２２の電流値は大幅に減少する。このため
に、当該比較動作期間においては、消費電流の電流値
は、定電流源９により決まる値のみとなり、低消費電力
化を実現することが可能となる。
【００１６】次に、本発明の第２の実施形態について説
明する。図３は当該第２の実施形態を示す回路図であ
る。図３に示されるように、本実施形態は、全差動チョ
ッパ型比較器を構成するスイッチ１、２、７、８、容量
３、４、ＰＭＯＳトランジスタ５、６、定電流源９およ
びＮＭＯＳトランジスタ１２、１３、２０、２１と、全
差動型増幅回路を構成するＰＭＯＳトランジスタ１０、
１１、２３〜２５、ＮＭＯＳトランジスタ１６、１７、
スイッチ１４、１５、容量１８、１９および定電流源２
２とを備えて構成されており、ＮＭＯＳトランジスタ１
２および１３は、第１の実施形態の場合と同様に、比較
動作期間において、当該全差動型増幅回路がラッチ動作
を行うように、回路接続変更を行うためのスイッチとし
て機能している。図１との対比により明らかなように、
本実施形態においては、新たに、ＰＭＯＳトランジスタ
２３〜２５が付加されており、前述の第１の実施形態に
おけるストローブラッチ回路の負荷を形成するＰＭＯＳ
トランジスタ１０および１１の代わりに、ＰＭＯＳトラ
ンジスタ１０、１１、２３、２４および２５により負荷
を形成している点に差異がある。この場合においては、
ＰＭＯＳトランジスタ２３および２５のゲート電極が共
に接地されているので、三極管領域において動作する状
態となる。またＰＭＯＳトランジスタ２４は、制御信号
φおよびその反転信号φ* によりＯＮ／ＯＦＦ制御され
る。
明する。図３は当該第２の実施形態を示す回路図であ
る。図３に示されるように、本実施形態は、全差動チョ
ッパ型比較器を構成するスイッチ１、２、７、８、容量
３、４、ＰＭＯＳトランジスタ５、６、定電流源９およ
びＮＭＯＳトランジスタ１２、１３、２０、２１と、全
差動型増幅回路を構成するＰＭＯＳトランジスタ１０、
１１、２３〜２５、ＮＭＯＳトランジスタ１６、１７、
スイッチ１４、１５、容量１８、１９および定電流源２
２とを備えて構成されており、ＮＭＯＳトランジスタ１
２および１３は、第１の実施形態の場合と同様に、比較
動作期間において、当該全差動型増幅回路がラッチ動作
を行うように、回路接続変更を行うためのスイッチとし
て機能している。図１との対比により明らかなように、
本実施形態においては、新たに、ＰＭＯＳトランジスタ
２３〜２５が付加されており、前述の第１の実施形態に
おけるストローブラッチ回路の負荷を形成するＰＭＯＳ
トランジスタ１０および１１の代わりに、ＰＭＯＳトラ
ンジスタ１０、１１、２３、２４および２５により負荷
を形成している点に差異がある。この場合においては、
ＰＭＯＳトランジスタ２３および２５のゲート電極が共
に接地されているので、三極管領域において動作する状
態となる。またＰＭＯＳトランジスタ２４は、制御信号
φおよびその反転信号φ* によりＯＮ／ＯＦＦ制御され
る。
【００１７】図３において、従来例および第１の実施形
態の場合と同様に、外部から入力される差動入力電圧Ｖ
in + およびＶin - と、差動基準入力電圧Ｖref + および
Ｖref - は、これらの差動入力の一方を、制御信号φに
より選択出力するスイッチ１および２に入力される。当
該コンパレータ回路がリセット動作期間（図２のタイミ
ングＴ1 およびＴ3 ）にある間においては、制御信号φ
は“Ｈ”レベルで入力される。この期間においては、
“Ｈ”レベルの制御信号φの入力を受けて、スイッチ１
および２の切替作用により、差動入力電圧Ｖin + および
Ｖin - が選択出力される。同時に、スイッチ７および８
は、“Ｈ”レベルの制御信号φにより制御されて「接」
の状態となり、ＰＭＯＳトランジスタ５および６はそれ
ぞれダイオード接続され、同様に、スイッチ１４および
１５も「接」の状態となって、ＮＭＯＳトランジスタ１
６および１７はそれぞれダイオード接続される。
態の場合と同様に、外部から入力される差動入力電圧Ｖ
in + およびＶin - と、差動基準入力電圧Ｖref + および
Ｖref - は、これらの差動入力の一方を、制御信号φに
より選択出力するスイッチ１および２に入力される。当
該コンパレータ回路がリセット動作期間（図２のタイミ
ングＴ1 およびＴ3 ）にある間においては、制御信号φ
は“Ｈ”レベルで入力される。この期間においては、
“Ｈ”レベルの制御信号φの入力を受けて、スイッチ１
および２の切替作用により、差動入力電圧Ｖin + および
Ｖin - が選択出力される。同時に、スイッチ７および８
は、“Ｈ”レベルの制御信号φにより制御されて「接」
の状態となり、ＰＭＯＳトランジスタ５および６はそれ
ぞれダイオード接続され、同様に、スイッチ１４および
１５も「接」の状態となって、ＮＭＯＳトランジスタ１
６および１７はそれぞれダイオード接続される。
【００１８】選択出力された差動入力電圧Ｖin + および
Ｖin - は、それぞれ容量３および４によるサンプリング
作用を介して、ＮＭＯＳトランジスタ５および６のゲー
トに入力される。その際、ＰＭＯＳトランジスタ５およ
び６のしきい値電圧の不整合により発生するオフセット
電圧は、それぞれ容量３および４に印加されて、当該オ
フセット電圧に対応する電荷が蓄積されて保持される。
同様に、ＮＭＯＳトランジスタ１６および１７のしきい
値電圧の不整合により発生するオフセット電圧は、それ
ぞれ容量１８および１９に印加されて、当該オフセット
電圧に対応する電荷が蓄積されて保持される。なお、こ
のリセット動作期間においては、制御信号φの反転信号
φ* が“Ｌ”レベルであるために、ＮＭＯＳトランジス
タ１２および１３は、それぞれＯＦＦの状態となってい
る。
Ｖin - は、それぞれ容量３および４によるサンプリング
作用を介して、ＮＭＯＳトランジスタ５および６のゲー
トに入力される。その際、ＰＭＯＳトランジスタ５およ
び６のしきい値電圧の不整合により発生するオフセット
電圧は、それぞれ容量３および４に印加されて、当該オ
フセット電圧に対応する電荷が蓄積されて保持される。
同様に、ＮＭＯＳトランジスタ１６および１７のしきい
値電圧の不整合により発生するオフセット電圧は、それ
ぞれ容量１８および１９に印加されて、当該オフセット
電圧に対応する電荷が蓄積されて保持される。なお、こ
のリセット動作期間においては、制御信号φの反転信号
φ* が“Ｌ”レベルであるために、ＮＭＯＳトランジス
タ１２および１３は、それぞれＯＦＦの状態となってい
る。
【００１９】次に、比較動作期間においては、“Ｌ”レ
ベルの制御信号φの入力を受けて、差動基準入力電圧Ｖ
ref + およびＶref - が選択出力され、容量３および４
を介して、対応するＰＭＯＳトランジスタ５および６の
ゲートに入力される。スイッチ７、８、１４および１５
は「断」の状態となっており、容量３および４の一端
が、それぞれＰＭＯＳトランジスタ５および６のゲート
のみに接続され、容量３および４の蓄積電荷は変化する
ことはない。従って、前述のように、ＰＭＯＳトランジ
スタ５および６のゲート間には、基準入力電圧Ｖref +
と基準入力電圧Ｖref - の差電圧が印加される。そし
て、当該差電圧に対応してＰＭＯＳトランジスタ５およ
び６に流れる電流が、ダイオード接続されるＮＭＯＳト
ランジスタ２０および２１を通して接地点に流れる。一
方において制御信号φの反転信号φ*が“Ｈ”レベルで
あるため、ＮＭＯＳトランジスタ１２および１３は共に
ＯＮの状態となり、また、ＰＭＯＳトランジスタ２４は
ＯＦＦの状態となる。これにより、全差動型増幅回路
は、ＰＭＯＳトランジスタ１０、１１、２３および２５
を負荷とする、オフセット補償されたストローブラッチ
回路として機能する回路構成となり、ラッチ動作が行わ
れて、ダイオード接続のＰＭＯＳトランジスタ１０のド
レインからは正の出力電圧Ｖout + が出力され、また同
じくダイオード接続のＰＭＯＳトランジスタ１１のドレ
インからは負の出力電圧Ｖout - が出力される。なお本
実施形態においては、ストローブラッチ回路が、等価的
に二つのラッチ回路により構成されるために、コンパレ
ータ回路としての比較動作機能がより一層高速化される
という利点がある。
ベルの制御信号φの入力を受けて、差動基準入力電圧Ｖ
ref + およびＶref - が選択出力され、容量３および４
を介して、対応するＰＭＯＳトランジスタ５および６の
ゲートに入力される。スイッチ７、８、１４および１５
は「断」の状態となっており、容量３および４の一端
が、それぞれＰＭＯＳトランジスタ５および６のゲート
のみに接続され、容量３および４の蓄積電荷は変化する
ことはない。従って、前述のように、ＰＭＯＳトランジ
スタ５および６のゲート間には、基準入力電圧Ｖref +
と基準入力電圧Ｖref - の差電圧が印加される。そし
て、当該差電圧に対応してＰＭＯＳトランジスタ５およ
び６に流れる電流が、ダイオード接続されるＮＭＯＳト
ランジスタ２０および２１を通して接地点に流れる。一
方において制御信号φの反転信号φ*が“Ｈ”レベルで
あるため、ＮＭＯＳトランジスタ１２および１３は共に
ＯＮの状態となり、また、ＰＭＯＳトランジスタ２４は
ＯＦＦの状態となる。これにより、全差動型増幅回路
は、ＰＭＯＳトランジスタ１０、１１、２３および２５
を負荷とする、オフセット補償されたストローブラッチ
回路として機能する回路構成となり、ラッチ動作が行わ
れて、ダイオード接続のＰＭＯＳトランジスタ１０のド
レインからは正の出力電圧Ｖout + が出力され、また同
じくダイオード接続のＰＭＯＳトランジスタ１１のドレ
インからは負の出力電圧Ｖout - が出力される。なお本
実施形態においては、ストローブラッチ回路が、等価的
に二つのラッチ回路により構成されるために、コンパレ
ータ回路としての比較動作機能がより一層高速化される
という利点がある。
【００２０】以上のように、本実施形態は、従来回路よ
りも更に高速の処理速度と高精度動作機能とを保持しつ
つ、スイッチを除く使用ＭＯＳトランジスタの数量が、
定電流源をトランジスタ１個とカウントして１５個に収
まり、その個数が、処理速度の向上という効果が得られ
るとともに従来例に対比して低減される。また、消費電
流については、第１の実施形態の場合と同様に、ストロ
ーブラッチ回路は、比較動作期間においては、ラッチ動
作状態に入るために、ＮＭＯＳトランジスタ１６および
１７の動作状態としては、深く動作状態となるか、また
は非動作状態の何れかの動作状態になり、これらのＮＭ
ＯＳトランジスタ１６および１７の両者ともに、三極管
領域において動作する状態となる。従って、定電流源２
２の端子電圧が低下し、当該定電流源２２を構成してい
るＭＯＳトランジスタ（図示されない）のドレイン・ソ
ース間電圧が小さくなり、結果的に定電流源２２の電流
値は大幅に低減される。このために、比較動作期間にお
いては、消費電流の電流値は、定電流源９により決まる
値のみとなり、低消費電力化を実現することが可能とな
る。
りも更に高速の処理速度と高精度動作機能とを保持しつ
つ、スイッチを除く使用ＭＯＳトランジスタの数量が、
定電流源をトランジスタ１個とカウントして１５個に収
まり、その個数が、処理速度の向上という効果が得られ
るとともに従来例に対比して低減される。また、消費電
流については、第１の実施形態の場合と同様に、ストロ
ーブラッチ回路は、比較動作期間においては、ラッチ動
作状態に入るために、ＮＭＯＳトランジスタ１６および
１７の動作状態としては、深く動作状態となるか、また
は非動作状態の何れかの動作状態になり、これらのＮＭ
ＯＳトランジスタ１６および１７の両者ともに、三極管
領域において動作する状態となる。従って、定電流源２
２の端子電圧が低下し、当該定電流源２２を構成してい
るＭＯＳトランジスタ（図示されない）のドレイン・ソ
ース間電圧が小さくなり、結果的に定電流源２２の電流
値は大幅に低減される。このために、比較動作期間にお
いては、消費電流の電流値は、定電流源９により決まる
値のみとなり、低消費電力化を実現することが可能とな
る。
【００２１】
【発明の効果】以上説明したように、本発明は、リセッ
ト動作期間および比較動作期間を有するコンパレータ回
路に適用されて、差動入力電圧と差動基準入力電圧のレ
ベルを比較する全差動チョッパ型比較器と、当該全差動
チョッパ型比較器の差動出力を容量結合入力とする全差
動型増幅回路とを備え、スイッチ手段により、前記比較
動作期間においては、全差動チョッパ型比較器の正相入
力端子を正相出力端子に接続し、逆相入力端子を逆相出
力端子に接続することにより、コンパレータ回路ならび
に当該コンパレータ回路を多用する半導体集積回路の半
導体素子数を低減することが可能となり、半導体チップ
面積を圧縮することができるという効果が得られるとと
もに、更には製造上の歩留りを改善することができると
いう効果がある。
ト動作期間および比較動作期間を有するコンパレータ回
路に適用されて、差動入力電圧と差動基準入力電圧のレ
ベルを比較する全差動チョッパ型比較器と、当該全差動
チョッパ型比較器の差動出力を容量結合入力とする全差
動型増幅回路とを備え、スイッチ手段により、前記比較
動作期間においては、全差動チョッパ型比較器の正相入
力端子を正相出力端子に接続し、逆相入力端子を逆相出
力端子に接続することにより、コンパレータ回路ならび
に当該コンパレータ回路を多用する半導体集積回路の半
導体素子数を低減することが可能となり、半導体チップ
面積を圧縮することができるという効果が得られるとと
もに、更には製造上の歩留りを改善することができると
いう効果がある。
【００２２】また、前記比較動作期間においては、前記
全差動型増幅回路における実働電流値を著しく抑制する
ことが可能となり、これにより、当該コンパレータ回路
の低消費電力化を実現することができるという効果があ
る。
全差動型増幅回路における実働電流値を著しく抑制する
ことが可能となり、これにより、当該コンパレータ回路
の低消費電力化を実現することができるという効果があ
る。
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本実施形態における制御信号のタイミング図で
ある。
ある。
【図３】本発明の第２の実施形態を示す回路図である。
【図４】従来例を示す回路図である。
１、２、７、８、１４、１５、２６、２７、３０、３
１、３９、４０ スイッチ ３、４、１８、１９、２８、２９、４３、４４ 容量 ５、６、１０、１１、２３〜２５、３２、３３、３７、
３８、４７、４９、５０ ＰＭＯＳトランジスタ ９、２２、３６ 定電流源 １２、１３、１６、１７、２０、２１、３４、３５、４
１、４２、４５、４６、４８、５１、５２ ＮＭＯＳ
トランジスタ
１、３９、４０ スイッチ ３、４、１８、１９、２８、２９、４３、４４ 容量 ５、６、１０、１１、２３〜２５、３２、３３、３７、
３８、４７、４９、５０ ＰＭＯＳトランジスタ ９、２２、３６ 定電流源 １２、１３、１６、１７、２０、２１、３４、３５、４
１、４２、４５、４６、４８、５１、５２ ＮＭＯＳ
トランジスタ
Claims (3)
- 【請求項１】 一端に制御信号がリセット動作期間で第
１の入力電圧が印加され、前記制御信号が比較動作期間
で第１の基準電圧が入力される第１の容量と、一端に前
記制御信号が前記リセット動作期間で第２の入力電圧が
印加され、前記制御信号が前記比較動作期間で第２の基
準電圧が入力される第２の容量と、前記第１の容量の他
端が第１の入力端子に接続され、前記第２の容量の他端
が第２の入力端子に接続され、前記第１の入力電圧と前
記第１の基準電圧との差電圧と、前記第２の入力電圧と
前記第２の基準電圧との差電圧とを比較し、第１の出力
信号と第２の出力信号を出力する差動増幅器とを含む比
較手段と、 一端が前記第１の出力信号が印加される第３の入力端子
に接続された第３の容量と、一端が前記第２の出力信号
が印加される第４の入力端子に接続された第４の容量
と、ゲートが前記第３の容量の他端に接続され、ドレイ
ンが前記第１の出力信号と前記第２の出力信号との差信
号を増幅して生成された第１の増幅信号が出力される第
１の出力端子に接続された第１のトランジスタと、ゲー
トが前記第４の容量の他端に接続され、ドレインが前記
第１の出力信号と前記第２の出力信号との差信号を増幅
して生成された第２の増幅信号が出力される第２の出力
端子に接続され前記第１のトランジスタと差動対を構成
する第２のトランジスタと、前記第３の入力端子と前記
第２の出力端子間に接続され、前記制御信号に従って前
記リセット動作期間で非導通となり前記比較動作期間で
道通する第１のスイッチ手段と、前記第４の入力端子と
前記第１の出力端子間に接続され、前記制御信号に従っ
て前記リセット動作期間で非導通となり前記比較動作期
間で道通する第２のスイッチ手段とを含む差動増幅手段
と、 を備える コンパレータ回路。 - 【請求項２】 前記差動増幅器は、ゲートが前記第１の
入力端子と前記制御信号に従って前記リセット動作期間
で導通し前記比較動作期間で非道通となる第５のスイッ
チ手段の一端に接続され、ドレインが前記第５のスイッ
チ手段の他端と前記第３の入力端子に接続された第３の
トランジスタと、 ゲートが前記第２の入力端子と前記制御信号に従って前
記リセット動作期間で導通し前記比較動作期間で非道通
となる第６のスイッチ手段の一端に接続され、 ドレイン
が前記第６のスイッチ手段の他端と前記第４の入力端子
に接続され前記第３のトランジスタと差動対を構成する
第４のトランジスタと、 を備える請求項１ 記載のコンパレータ回路。 - 【請求項３】 前記差動増幅手段において、前記第１の
トランジスタのゲートとドレイン間に接続され、前記制
御信号に従って前記リセット動作期間で導通し前記比較
動作期間で非道通となる第３のスイッチ手段と、前記第
２のトランジスタのゲートとドレイン間に接続され、前
記制御信号に従って前記リセット動作期間で導通し前記
比較動作期間で非道通となる第４のスイッチ手段と、 を備える請求項１ 記載のコンパレータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8257182A JP3047828B2 (ja) | 1996-09-27 | 1996-09-27 | コンパレータ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8257182A JP3047828B2 (ja) | 1996-09-27 | 1996-09-27 | コンパレータ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107600A JPH10107600A (ja) | 1998-04-24 |
| JP3047828B2 true JP3047828B2 (ja) | 2000-06-05 |
Family
ID=17302825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8257182A Expired - Lifetime JP3047828B2 (ja) | 1996-09-27 | 1996-09-27 | コンパレータ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3047828B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007058011A1 (ja) | 2005-11-21 | 2007-05-24 | Matsushita Electric Industrial Co., Ltd. | 全差動型比較器及び全差動型増幅回路 |
| US7609093B2 (en) * | 2007-08-03 | 2009-10-27 | Tower Semiconductor Ltd. | Comparator with low supply current spike and input offset cancellation |
-
1996
- 1996-09-27 JP JP8257182A patent/JP3047828B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10107600A (ja) | 1998-04-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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