JPS63276308A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPS63276308A JPS63276308A JP11106187A JP11106187A JPS63276308A JP S63276308 A JPS63276308 A JP S63276308A JP 11106187 A JP11106187 A JP 11106187A JP 11106187 A JP11106187 A JP 11106187A JP S63276308 A JPS63276308 A JP S63276308A
- Authority
- JP
- Japan
- Prior art keywords
- common mode
- differential amplifier
- amplifier circuit
- differential
- component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45632—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit
- H03F3/45695—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with FET transistors as the active amplifying circuit by using feedforward means
- H03F3/45699—Measuring at the input circuit of the differential amplifier
- H03F3/45708—Controlling the common source circuit of the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45658—Indexing scheme relating to differential amplifiers the LC comprising two diodes of current mirrors
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、差動増幅回路に関するものである。
従来の技術
差動増幅回路は、直流増幅器、演算増幅器やビデオ信号
増幅器等のリニア集積回路の初段に広く使われている。
増幅器等のリニア集積回路の初段に広く使われている。
従来、この差動増幅回路を電界効果トランジスタ（以下
ＦＥＴという）で構成する場合、第２図のような回路が
広く用いられていた。第２図で、Ｍｌ、Ｍ２は差動ペア
をなすＦＥＴで、そのソースは共通接続されている。１
．２は差動入力端子で、それぞれＦＥＴＭｌとＭ２のゲ
ート電極である。Ｍ３は差動増幅回路の電流源で、その
ドレイン電極はＭｌとＭ２の共通ソース電極に接続され
、そのソース電極とゲート電極は負電源端子３に接続さ
れている。Ｍ４ばＦＥＴＭｌの負荷で、そのゲート電極
とソース電極は共通に接続され、さらにＦＥＴ Ｍｌの
ドレイン電極に接続されている。
ＦＥＴという）で構成する場合、第２図のような回路が
広く用いられていた。第２図で、Ｍｌ、Ｍ２は差動ペア
をなすＦＥＴで、そのソースは共通接続されている。１
．２は差動入力端子で、それぞれＦＥＴＭｌとＭ２のゲ
ート電極である。Ｍ３は差動増幅回路の電流源で、その
ドレイン電極はＭｌとＭ２の共通ソース電極に接続され
、そのソース電極とゲート電極は負電源端子３に接続さ
れている。Ｍ４ばＦＥＴＭｌの負荷で、そのゲート電極
とソース電極は共通に接続され、さらにＦＥＴ Ｍｌの
ドレイン電極に接続されている。
ＭｓはＦＥＴ Ｍ２の負荷で、そのゲート電極とソース
電極は共通に接続され、さらにＦＥＴ Ｍ２のドレイン
電極に接続されている。４と６は差動出力端子で、それ
ぞれＦＥＴＭｌとＭ２のドレイン電極に接続されている
。６は正電源端子で、ＦＥＴＭ４とＭｓのドレイン電極
に共通に接続されている。
電極は共通に接続され、さらにＦＥＴ Ｍ２のドレイン
電極に接続されている。４と６は差動出力端子で、それ
ぞれＦＥＴＭｌとＭ２のドレイン電極に接続されている
。６は正電源端子で、ＦＥＴＭ４とＭｓのドレイン電極
に共通に接続されている。
以上のように構成された差動増幅回路について、以下そ
の動作について説明する。差動入力端子１と２の間に電
圧差Δｖ１ｎが印加されると、そのΔｖｉｎの正負に応
じて、ＦＥＴ ＭｌとＭ２のドレインバイアス電流の比
が変化する。この結果、能動負荷であるＦＥＴＭ４とＭ
ｓで生じる電圧降下も変化し、差動出力端子３と４には
差動利得Ａｄｉｆ倍増幅された、Ａｄｉｆ・Δｖ、ｎの
電圧が得られる。
の動作について説明する。差動入力端子１と２の間に電
圧差Δｖ１ｎが印加されると、そのΔｖｉｎの正負に応
じて、ＦＥＴ ＭｌとＭ２のドレインバイアス電流の比
が変化する。この結果、能動負荷であるＦＥＴＭ４とＭ
ｓで生じる電圧降下も変化し、差動出力端子３と４には
差動利得Ａｄｉｆ倍増幅された、Ａｄｉｆ・Δｖ、ｎの
電圧が得られる。
発明が解決しようとする問題点
しかしながら上記のような構成では、差動入力端子１と
２に印加された同相電圧に対しても、ある大きさの同相
利得Ａｃ−〇をもった出力電圧が、出力端子３と４に発
生する。例えば、ＦＥＴのゲート長を固定し、Ｆ、Ｅ、
ＴＭ３のゲート幅をＦＥＴＭ４のゲート幅の２倍とした
場合、その同相利得Ａ。Ｏ工は約−１倍もの大きさなる
。このように同相利得は無視できるほど小さくないため
に、同相信号除去化の優れた演算増幅器や直流増幅器の
実現が困難であった。
２に印加された同相電圧に対しても、ある大きさの同相
利得Ａｃ−〇をもった出力電圧が、出力端子３と４に発
生する。例えば、ＦＥＴのゲート長を固定し、Ｆ、Ｅ、
ＴＭ３のゲート幅をＦＥＴＭ４のゲート幅の２倍とした
場合、その同相利得Ａ。Ｏ工は約−１倍もの大きさなる
。このように同相利得は無視できるほど小さくないため
に、同相信号除去化の優れた演算増幅器や直流増幅器の
実現が困難であった。
本発明は上記問題点に鑑み、同相利得を従来の数分の１
に抑圧し、同相信号除去化に優れた差動増幅回路を提供
するものである。
に抑圧し、同相信号除去化に優れた差動増幅回路を提供
するものである。
問題点を解決するだめの手段
上記問題点を解決するために本発明の差動増幅回路は、
第１の差動増幅回路と、第２の差動増幅回路と電圧レベ
ルシフト回路とからなる同相信号負帰還回路とから構成
されている。
第１の差動増幅回路と、第２の差動増幅回路と電圧レベ
ルシフト回路とからなる同相信号負帰還回路とから構成
されている。
作 用
本発明は、上記した構成によって、出力電圧の中の同相
信号電圧のみを、第２の差動増幅回路で抽出し、これに
適当なレベル変換を行なって、差動増幅回路の電流源に
負帰還をかけ、同相利得を抑圧するものである。
信号電圧のみを、第２の差動増幅回路で抽出し、これに
適当なレベル変換を行なって、差動増幅回路の電流源に
負帰還をかけ、同相利得を抑圧するものである。
実施例
以下本発明の一実施例の差動増幅回路について、図面を
参照しながら説明する。第１図は本発明の実施ψ１１に
おける回路構成を示す。第１図で、Ｍｌ。
参照しながら説明する。第１図は本発明の実施ψ１１に
おける回路構成を示す。第１図で、Ｍｌ。
Ｍ２は差動ペアをなすＦＥＴで、そのソース電極は共通
接続されている。Ｍ４．Ｍｓはゲート電極とソース電極
を共通接続した能動負荷で、それぞれＭｌとＭ２に直列
に接続されている。Ｍ６とＭ７はもう一つの差動ペアを
なすＦＥＴで、それらはソース電極同士、ドレイン電極
同士共通接続されている。Ｍｓはゲート電極とソース電
極を共通接続した能動負荷で、Ｍ６とＭ７の共通の負荷
となっている。Ｍｓは、２つの差動ペアの共通の電流源
である。Ｍｌｏは、そのゲート電極が、Ｍｓのソース電
極に接続され、そのソース電極は、直列ダイオード群り
のアノード電極に接続されている。
接続されている。Ｍ４．Ｍｓはゲート電極とソース電極
を共通接続した能動負荷で、それぞれＭｌとＭ２に直列
に接続されている。Ｍ６とＭ７はもう一つの差動ペアを
なすＦＥＴで、それらはソース電極同士、ドレイン電極
同士共通接続されている。Ｍｓはゲート電極とソース電
極を共通接続した能動負荷で、Ｍ６とＭ７の共通の負荷
となっている。Ｍｓは、２つの差動ペアの共通の電流源
である。Ｍｌｏは、そのゲート電極が、Ｍｓのソース電
極に接続され、そのソース電極は、直列ダイオード群り
のアノード電極に接続されている。
Ｍｌｌは、ゲート電極とソース電極を共通接続した電流
源で、そのドレイン電極はダイオード群りのカンード電
極に接続されている。またＭｌｌのドレイン電極は、Ｍ
ｓのゲート電極と共通接続されている。１と２は差動入
力端子で、それぞれ、ＭｌとＭ７のゲート電極の共通接
続端子、Ｍ２とＭ６のゲート電極の共通接続端子である
。３は負電源端子で、ＭｓとＭｌｌのソース電極と共通
に接続されている。４と５は差動出力端子で、それぞれ
ＦＥＴＭｌとＭ２のドレイン電極でおる。６は正電源端
子で、ＦＥＴ Ｍａ 、Ｍｓ 、Ｍｓのドレイン電極と
共通に接続されている。
源で、そのドレイン電極はダイオード群りのカンード電
極に接続されている。またＭｌｌのドレイン電極は、Ｍ
ｓのゲート電極と共通接続されている。１と２は差動入
力端子で、それぞれ、ＭｌとＭ７のゲート電極の共通接
続端子、Ｍ２とＭ６のゲート電極の共通接続端子である
。３は負電源端子で、ＭｓとＭｌｌのソース電極と共通
に接続されている。４と５は差動出力端子で、それぞれ
ＦＥＴＭｌとＭ２のドレイン電極でおる。６は正電源端
子で、ＦＥＴ Ｍａ 、Ｍｓ 、Ｍｓのドレイン電極と
共通に接続されている。
以上のように構成された差動増幅回路について、以下そ
の動作を説明する。
の動作を説明する。
差動出力端子４と５の信号成分をΔｖ０＋Δ■ｄｉｆ。
Δ■。−Δｖｄｉｆ とする。ここでΔｖｏは出力端子
４と６の信号の同相成分の変化量、Δｖｄｉｆ は差動
成分の変化量である。Ｍ６とＭ７からなる第２の差動増
幅回路では能動負荷Ｍ８は共通の負荷となっているため
、Ｍｓのソース電極から、出力端子４と５で得られる出
力信号のうち、同相成分Δｖｃのみが取υ出せる。この
Δｖｃは、Ｍｌｏのバッファ回路で受けた後、ダイオー
ド群りで直流電位のシフトがなされω９そして、このΔ
ｖｏば、電流源ＦＥＴＭ９のゲート電圧に印加され、同
相成分についての負帰還囲路が形成される。例えば、差
動入力端子１，２の同相入力電圧が増大すれば、Ｍ９の
電流が増大し、出力端子４と５の同相出力電圧は減少す
る。Ｍ８のソース電位も同じように減少し、この電圧は
ＭｌｏとＤを介して、Ｍ９の電流を減少させる方向に作
用する。この結果、Ｍ４とＭ５を流れる電流は減少し、
出力端子４と５の同相出力電圧は増大［７、もとの電圧
に戻る。この結果、出力端子４と５の同相出力電圧を入
力端子１．２の印加電圧にかかわらず常に一定に保つこ
とができる。従って同相利得も抑制することができる。
４と６の信号の同相成分の変化量、Δｖｄｉｆ は差動
成分の変化量である。Ｍ６とＭ７からなる第２の差動増
幅回路では能動負荷Ｍ８は共通の負荷となっているため
、Ｍｓのソース電極から、出力端子４と５で得られる出
力信号のうち、同相成分Δｖｃのみが取υ出せる。この
Δｖｃは、Ｍｌｏのバッファ回路で受けた後、ダイオー
ド群りで直流電位のシフトがなされω９そして、このΔ
ｖｏば、電流源ＦＥＴＭ９のゲート電圧に印加され、同
相成分についての負帰還囲路が形成される。例えば、差
動入力端子１，２の同相入力電圧が増大すれば、Ｍ９の
電流が増大し、出力端子４と５の同相出力電圧は減少す
る。Ｍ８のソース電位も同じように減少し、この電圧は
ＭｌｏとＤを介して、Ｍ９の電流を減少させる方向に作
用する。この結果、Ｍ４とＭ５を流れる電流は減少し、
出力端子４と５の同相出力電圧は増大［７、もとの電圧
に戻る。この結果、出力端子４と５の同相出力電圧を入
力端子１．２の印加電圧にかかわらず常に一定に保つこ
とができる。従って同相利得も抑制することができる。
実際にＧａＡｓＦＥＴを用いた集積回路で試作したとこ
ろ、従来よりも同相利得を１０ｄＢ以上小さくすること
ができ、同相成分除去比も１０ｄＢ以上、改善すること
ができた。
ろ、従来よりも同相利得を１０ｄＢ以上小さくすること
ができ、同相成分除去比も１０ｄＢ以上、改善すること
ができた。
なお、本実施例では、ＦＥＴは全てシングルゲ−）ＦＥ
Ｔを使用したが、差動利得を増大させるためデュアルゲ
ートＦＥＴを用いてもよく１．この時は、ドレイン電極
側の第１ゲート電極をソース電極と共通接続し、ソース
電体側の第２ゲート電極ヲシングルゲートＦＥＴのゲー
ト電極と同様に扱ってよい。また、Ｍｌ 、Ｍ２ 、Ｍ
６ 、Ｍ７にデュアルゲー）ＦＥＴを用いたときは、そ
の第１ゲートは、ある一定の固定電位に接続してもよい
。
Ｔを使用したが、差動利得を増大させるためデュアルゲ
ートＦＥＴを用いてもよく１．この時は、ドレイン電極
側の第１ゲート電極をソース電極と共通接続し、ソース
電体側の第２ゲート電極ヲシングルゲートＦＥＴのゲー
ト電極と同様に扱ってよい。また、Ｍｌ 、Ｍ２ 、Ｍ
６ 、Ｍ７にデュアルゲー）ＦＥＴを用いたときは、そ
の第１ゲートは、ある一定の固定電位に接続してもよい
。
発明の効果
以上のように本発明は、従来の差動増幅回路に、もう一
つ別の差動増幅回路と電圧レベルシフト四路からなる同
相信号の負帰還回路を設けることによって、同相利得を
抑圧でき、同相成分除去比のすぐれた差動増幅回路を実
現することができる。
つ別の差動増幅回路と電圧レベルシフト四路からなる同
相信号の負帰還回路を設けることによって、同相利得を
抑圧でき、同相成分除去比のすぐれた差動増幅回路を実
現することができる。
第１図は本発明の実施例における差動増幅回路の回路図
、第２図は従来の差動増幅回路の回路図である。 １．２・・・・・・差動入力端子、３・・・・・・負電
源端子、４．５・・・・・・差動出力端子、６・・・・
・・正電源端子、ｌｖｈ〜Ｍ１１・・・・・・ＦＥＴ、
Ｄ・・・・・直列ダイオード群。
、第２図は従来の差動増幅回路の回路図である。 １．２・・・・・・差動入力端子、３・・・・・・負電
源端子、４．５・・・・・・差動出力端子、６・・・・
・・正電源端子、ｌｖｈ〜Ｍ１１・・・・・・ＦＥＴ、
Ｄ・・・・・直列ダイオード群。
Claims (3)
- （１）２個の出力端子を有する第１の差動増幅回路と、
出力端子に１個の共通負荷が接続された第２の差動増幅
回路とが、電流源と差動入力端子とを共有して接続され
、前記第２の差動増幅回路の出力端子にレベルシフト回
路が接続されてなり、前記共通負荷による出力電圧が、
前記レベルシフト回路を経て、前記電流源の電流を制御
することを特徴とする差動増幅回路。 - （２）第１と第２の差動増幅回路が、ドレイン電極側の
第１ゲート電極がソース電極に共通接続され、第２ゲー
ト電極のみを入力とするデュアルゲート電界効果トラン
ジスタで構成されていることを特徴とする特許請求の範
囲第１項記載の差動増幅回路。 - （３）レベルシフト回路が、ドレイン接地の電界効果ト
ランジスタと、複数の直列ダイオードおよび電流源から
構成されていることを特徴とする特許請求の範囲第１項
記載の差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11106187A JPS63276308A (ja) | 1987-05-07 | 1987-05-07 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11106187A JPS63276308A (ja) | 1987-05-07 | 1987-05-07 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63276308A true JPS63276308A (ja) | 1988-11-14 |
Family
ID=14551409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11106187A Pending JPS63276308A (ja) | 1987-05-07 | 1987-05-07 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63276308A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978959A (en) * | 1987-10-08 | 1990-12-18 | University Of Toronto Innovations Foundation | Analog to digital converter, a digital to analog converter and an operational amplifier therefor |
| JPH0766641A (ja) * | 1993-08-25 | 1995-03-10 | Nec Corp | 差動増幅器の同相帰還回路 |
| JP2010041653A (ja) * | 2008-08-08 | 2010-02-18 | Fujitsu Ltd | 差動増幅器 |
-
1987
- 1987-05-07 JP JP11106187A patent/JPS63276308A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4978959A (en) * | 1987-10-08 | 1990-12-18 | University Of Toronto Innovations Foundation | Analog to digital converter, a digital to analog converter and an operational amplifier therefor |
| JPH0766641A (ja) * | 1993-08-25 | 1995-03-10 | Nec Corp | 差動増幅器の同相帰還回路 |
| JP2010041653A (ja) * | 2008-08-08 | 2010-02-18 | Fujitsu Ltd | 差動増幅器 |
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