JPS61194906A - 演算増幅回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 憶業上の利用分野） 本発明は演算増幅回路に関するものである。

（従来技術とその問題点） 一従来、第４図に示すような演算増幅回路が知られてい
る。

（１広帯域スイッチトキャパシタ回路の試作“８５８年
電子通信学会全国大会論文集５３２） この演算増幅回路線入力端子１，２からＭＯ８ＦＢＴ差
動対Ｍｌ、Ｍ２に入力された信号を前記差動対で差動か
らシングルへ変換、増幅して、出力利得段へ出力し、そ
こでさらに増幅して出力している。

周波数補償は、出力端子３と出力利得段の入力端子との
間に抵抗の役割をするＭＯＳＦＥＴと容量Ｃｃとを直列
に接続した周波数補償回路によって行なっている。また
、出力利得段の入力端子に立ち下がシの入力パルスが入
ってきた時の応答を良くするため、出力利得段の入力端
子にソース・フォロアを介して出力利得段の負荷である
ＭＯＳＦＥＴ　Ｍ７のゲートを接続している。

しかし、この演算増幅回路には次のような欠点が存在す
る。

入力信号の同相電圧範囲は、差動対を構成するＭＯ８Ｉ
ｉ’ＢＴが、飽和領域にあるという条件からＶａを入力
トランジスタのドレインにおける電圧、Ｖｓを差動対の
共通なソースにおける電圧、Ｖｔｘを同相入力電圧ｓ　
Ｖｔをトランジスタのゲートのしきい値電圧の絶対値と
すると、ＮチャネルのＭＯＳＦＥＴを入力用トランジス
タとして用いた第４図の場合、Ｖａ　＋　Ｖｙ　〉Ｖｘ
Ｎ＞　Ｖｓ　＋　Ｖｔ　　　　　　−（１）となる。ま
た、ＰチャネルのＭＯＳＦＥＴを入力用トランジスタと
して用いた第５図の場合、Ｖｓ　　　　　Ｖテ　＞Ｖｎ
ｒ＞Ｖａ　　　　　Ｖｙ　　　　　　　　　　　　　　
　　”・（２）となる。

電源電圧を正側ＶＤ　Ｄ、負側■８１Ｉ、定電流源の役
割を果たしているＭＯＳＦＥＴの素子定数をＫ、差動対
を流れる電流をＩとすると（１）、　（２）式はそれぞ
れ次のように書ける。

ＶＤＤ−Ｖｔ　　　　　Ｎ＞Ｖｘｘ＞Ｖａ−Ｖｙ　　　
　　　−（２）’よって、（１）’の場合■α＋Ｖ？　
〉ＶＤＤとして同相入力電圧範囲はＶＤＤまではとれて
も、Ｖｓｓｔでは％＋にだけ高いのでＶｎｎからＶｓｓ
までとることができない。（２）′の場合も同様にＶｓ
　ｓまでとることができてもＶＤＤまではとれない。従
ってこの方式では同相入力電圧範囲をＶＤｎからＶｓｓ
ｉでとることはできない。同相入力電圧範囲をｖＤＤか
らＶＳＳまでとることができるようにした演算増幅回路
には、第６図に示したものが知られている。

（’Ａ　Ｓｉｎｇｌｅ−Ｃｈｉｐ　ＡＤＭ　ＬＳＩ　Ｃ
ｏｄｅｃ〃Ｉ　Ｂ　Ｅ　ＢＪｏｕｒｎａｌ　ｏｆ　５ｏ
ｌｉｄ　５ｔａｔ６　ｃｉｒｃｕｉｔ　ｖｏｌ、　５ｃ
−１８ｎｏ、　２　ｐ３３　（１９８３）　）この演算
増幅回路は、相補的な差動入力段と出力段を有し、Ｍｌ
、Ｍ２からなる差動対はＭ３、Ｍ４を負荷として動作し
、　Ｍｌ’、　Ｍ２’からなる差動対はそれぞれＭ３’
、Ｍ４’を負荷として動作する。同相入力電圧が正の電
源電圧に近くなシ１．− １１εに酒−一動季、ＰチャネルＭＯ８ＦＥＴであるＭ
ｌ’、Ｍ２’が不活性になってもＮチャネルＭＯ８ＦＥ
Ｔ　Ｍｌ１Ｍ２で構成された差動対は動作する。逆に同
相入力電圧が負の電源電圧の方へ下がってＭｌ、Ｍ２の
差動対が不活性になっても１Ｍｌ’、Ｍ２’からなる差
動対は動作する。従って同相入力電圧はＶＤＤからＶｓ
ａまでとれる。

しかし、この演算増幅回路には次のような欠点が存在す
る。

演算増幅回路を安定に動作させるためには、各動作点を
安定にする必要がある。第６図の回路形式ではＰチャネ
ルとＮチャネルの素子が完全に対称的に配置されておシ
、相補的々素子は同じ電流が流れるように設計しないと
、動作点がかたよりてオフセットが大きくなったシ、歪
みが大きくなる。ところが、相補的な素子、（たとえば
ＭｌとＭｌ’、Ｍ３とＭ３’など）に同じ電流を流すた
めには、次のように表わされるドレイン電流の式から考
えて、 工＝　”　ｎｏ　Ｃｏｘ÷（Ｖｇｓ　Ｍｙ）”　　　　
　　（３）μ０は電子移動度ｓ　Ｃｏｘはゲート酸化膜
の単位容量、Ｗはゲート幅、Ｌはゲー ト長ｓ　ＶｇＳは継ゲート・ソース間電圧、７丁はしき
い値電圧。

誤差の要因となる項が多い。特に相補的な素子なので、
ＰチャネルとＮチャネルの電子移動度の違い、あるいは
■！の違い、さらにＬ−？Ｗの素子製造プロセスによる
変動やＮチャネルとＰチャネルでのその変動量の違い表
どのために、同じ電流値を相補的な素子に流すことは困
難である。従って。

設計値からのずれはオフセット電圧となシ、オフセット
電圧が大きくなるという欠点を持つ。

また、さらに大きな欠点となるのは、同相入力電圧によ
って出力動作点が異なって、安定しないという問題があ
る。出力動作点を決めるのは、素子の寸法が決まってい
れば、第６図中α点の電圧■αであるが、この６点の電
圧はＭ４がＭ３、Ｍ４’がＭ３’のカレント・ミラーと
なっているのでほぼｂ点の電圧ｖｂに等しい、このｂ点
の電圧はＭｌと　　Ｍｌ’が両方とも動作している間は
安定であるが、（この時のｂ点の電圧をＶｂｏとすると
）同相入力電圧が上昇してＭｌ’がオフとなった場合、
それまでＭｌ’を流れていた電流がＭｌ’を流れなくな
るので、ＭＩＫはすべてＭＳを通して電流を供給せねば
ならず、ｂ点の電圧が変わらなければ、Ｍｌに供給する
電流をＭＳに流すことができない。従ってｖｂは下降し
、それにつれて■αは上昇し、出力端子３の電圧Ｖｏは
下降する。

逆に同相入力電圧が下降してＭｌがオフになった場合、
先はどとは逆にＭｌを流れていた電流がなくな、りＭｌ
’を流れる電流はＭ３’を通さなければならなくなり、
Ｖｂは上昇する。従ってＶαが下降しＶｏが上昇するこ
とになる。このように第６図の形式では、安定した演算
増幅回路にはならない。

以上述べたように、従来の技術では、同相入力電圧範囲
がｖＤＤからＶｓｓまでとれて、しかも動作点が安定し
た演算増幅回路を提供することはできない。

（発明の目的） 本発明の目的は、同相入力電圧範囲が少なくとも正側の
電源電圧から、負側の電源電圧までとれ、しかも動作点
が安定し、オフセット電圧も小さく、素子設計も容易な
演算増幅回路を提供することである。

（発明の構成） 差動入力段と、前記差動入力段の出力端子に入力端子が
接続された出力利得段と、出力端子と出力利得段の入力
端子との間に接続された周波数補償回路とから構成され
る演算増幅回路において、差動入力段が、ソースを共通
にして第１の定電流源を介して第１の電圧源に接続され
た第１のＭＩＳＦＥＴ差動対と、ソースを共通に前記第
１のＭＩＳＦＥＴ差動対の共通なソースに接続され前記
第１のＭＩＳＦＥＴ差動対の入力端子からソース・７オ
筒アを介してゲートが接続されている第２のＭＩＳＦＥ
Ｔ差動対と。

前記第１と第２のＭＩＳＦＥＴ差動対の共通な負荷とか
ら構成されていることを特徴とする演算増幅回路。

い九本発明の実施例である。第２図はＮチャネル第１図
をもとに本発明の説明を行なう。　　　　　−人力信号
は、従来の演算増幅回路の入力と同様に第１のＭＯ８Ｆ
ＥＴ差動対に入力されると同時に、入力端子からソース
・７オｐアを介して第２のＭＯ８ＦＥＴ差動対に入力さ
れる。第１のＭＯ８ＦＥＴ差動対の入力用トランジスタ
Ｍｌと第２のＭＯ８ＦＥＴ差動対の反転入力用トランジ
スタＭ２１のドレイン同士は共通に接続されＭＳを共通
の負荷としている。正転入力用トランジスタＭ２とＭ２
２のドレイン同士も共通に接続されＭ４を共通の負荷と
している。ＭｌとＭ２１の出力信号はＭ４のゲートに印
加さＬＭ４によって再び反転してＭ２とＭ２２からの出
力信号と重ね合わせられることによシ、入力端子に差動
で加わった信号はシングルに変換され入力差動段から出
力利得段へ出力される。

出力利得段では、第１図の場合、ソース接地のＭＯＳＦ
ＥＴで入力信号を反転増幅して出力する。

また、周波数補償は、出力端子と出力利得段の入力端子
との間に抵抗の役割をするＭ０８ＦＥ’ｌ’　ＭＲと容
量Ｃｏとを直列に接続した周波数補償回路によっておこ
なっている。

従来の第４図のような演算増幅回路においては（従来技
術とその問題点）の項で説明したように、入力同相電圧
ｖＩＮがＶＤドｒ−Ｖｔ（Ｉは定電流源活性となシ演算
増幅回路の機能を果たさなくなる。

ところが、本発明においては入力段に従来の差動対の他
に、ソース・７オロアを介した第２の差動対を有してい
る。ソース・７オロアを介することによ）入力同相電圧
ＶＩＮが入力端子に加わったＩａ、Ｋｓはそれぞれソー
ス・フォロアを構成するＭＯＳＦＥＴ　ＭＳのしきい値
電圧、ＭＳを流れる電流、ＭＳの素子定数）の同相電圧
しか加わらないのでＶＩＮ　カＶＤｎ　　Ｆｊ　−Ｖｔ
　ヨリ大ｔ！　＜なッテ第１の差動対が不活性となって
も第２０差動対は正常に動作し、演算増幅回路の機能を
果たす。

また、ＶＩＮの範囲は正側には、正側の電源電圧をＶＤ
Ｄとして、先はど述べたことからＶＤＤ　　Ｗ　−Ｖテ
＋ＶＴｓ＋、ハ　＞ＶＩＮとなるので となるように各値を調整することによシ、同相入力電圧
が少なくと４正側の電源電圧までとれるようにできる。

具体的には、　ＭＯＳ　）ランジスタのゲート容量Ｃｏ
ｘを５　Ｘ　１０−’　ＦＦｆ／ｊ１ｍ２　、　ｎ−ｃ
ｈの電子移動度を６００　ａｎｄ／ｖｏｌｔ−ｓｅｃ　
、　ｐ−ｃｈノ電子移動度を３００　ｃｍ２／ｖｏｌｔ
−ｓｅｃ　、ソース−フォロアの素子寸法を２０１５．
Ｉ８の素子寸法を１００７５とするとＫｓ　＝　１２　
Ｘ　１０’−’　Ａ・（ｖｏｌ　ｔ）−２，Ｋ＝３Ｘ１
０−’　ｋ　（ｖｏｌ　ｔ）−”となるからｌ５＝１５
ＪＩＡ、　Ｉ＝１３．５ｘＡ、　Ｖｙｓ　：ＶＴ　：　
ｉ、ｏｖとすれば となって同相入力電圧が正側の電源電圧よＩ）０．２Ｖ
高い電圧までとれるようにできる。

ＶＩＮの範囲として負側には、従来と同様に第１の差動
対の同相電圧範囲として決まってくるので、Ｖαを入力
トランジンタのドレイン電圧とすると。

Ｖｙｓ　　〉Ｖα　−ＶＴ あるいは、工４を負荷のＩ４を流れる電流、Ｋ４をＩ４
の素子定数、ｖａ　ｓを負側電源電圧、ＶＴ４をＩ４の
しきい値電圧とすると、 力電圧範囲を少なくとも負側電源電圧までとることがで
きる。具体的にはＩ４の寸法を１００Ａとするとに４＝
６Ｘ１０−’　Ａ・（ｖｏｌｔ）”とな’）　Ｉ４：１
３．５　ａＡ、。

■！４：１．ＯＶとすると Ｊコおζ１−　ＶＴ４　　＃　−０，７９Ｖとなるので
上記の条件は満たされる。

また、従来の第６図の演算増幅回路で問題となった動作
点の安定性であるが１本発明では、Ｉ５を流れる電流は
、ＭｌやＩ２１の動作にかかわらず、すべてＩ３とＩ４
を流れるのでＩ５が定電流源とみなせる限シ、第１図中
α点の電圧は非常に安定しているので、出力動作点が変
動することはない。

また、第６図のような対称的な構造ではないので、Ｎチ
ャネルのデバイスとＰチャネルのデバイスで素子定数を
一致させる必要はなく、設計が楽であシ、従来の第４図
の演算増幅回路と同じ加工精度で同じ程度の精度が期待
でき、第６図の演算増幅回路のように、同相入力電圧範
囲を広くした丸めにオフセット電圧が増大するというこ
とはない。

従って、本発明では、従来の演算増幅回路の安定性や設
計の容易さを損ねることなく、また、オフセット電圧を
増大させることもなく、同相入力電圧範囲がＶＤｎから
Ｖｓｓまでとれる演算増幅回路を提供することができる
。。

（他の実施例） 第３図は１本発明の第３の実施例である。差動入力段は
第１図と同様にして同相入力電圧範囲が正側電源電圧か
ら負側の電源電圧までとれるようにしたものであり、出
力利得段の負荷として働いているＭＯＳＦＥＴ　Ｉ６の
ゲートをソース・７オロアを介して出力利得段の入力端
子へ接続して過渡応答の改善を図ったものである。また
１周波数補償はやはシ“出力端子と出力利得段の入力端
子との間に抵抗の役割をはたすＭＯＳＦＥＴと容量とを
直列に接続した周波数補償回路でおこなっているが、第
１図、第２図の場合、抵抗としてＣＭＯＳトランス７ア
ーゲートを用いているが、第３図の場合ＰＭＯ８のＭＯ
ＳＦＥＴのみを用いている。この実施例においても、設
計の容易さ、オフセット電圧などは従来と変わることは
ない。

（発明の効果） 以上述べたように、本発明によれば、同相入力電圧範囲
を少なくとも、正側の電源電圧から負側の電源電圧まで
とれ、しかも同側入力電圧範囲を正側の電源電圧から負
側の電源電圧までとっても、出力動作点が安定しておシ
、素子設計も容易でオフセット電圧も小さい演算増幅回
路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す回路図である。 第２図および第３図は本発明の他の実施例を示す回路図
である。 第４．第５図および第６図は従来技術を示す回路図であ
る。 ２ｉ−１図 １：反転入力端子　　　２：正転入力端子３：出力端子
　　　　　４：正側電源電圧５：負側電源電圧　　　６
〜８：バイアス点Ｃｃ：容量 ７２図 Ｓ２ １：逆相入力端子　　　２：正相入力端子３：出力端子
　　　　　４：正側電源電圧５：負側電源電圧　　　６
，８：定電圧バイアス点Ｃｃ：容量　　　　　　　７：
バイアス点第３図 １：入力端子　　　　２：入力端子 ３：出力端子　　　　４：正側電源端子５：負側電源端
子　　６：定電圧バイアス点７：バイアス点　　　　Ｍ
〜　：ＭＯＳＦＥＴＣＣ：周波数補償容量 ２？４図 １：入力端子　　　　２：入力端子 ３：出力端子　　　　４：正側電源端子５：負側電源端
子　　６：定電圧バイアス点第５図

Claims (1)

【特許請求の範囲】
1. 差動入力段と、前記差動入力段の出力端子に入力端子が
   接続された出力利得段と、出力端子と出力利得段の入力
   端子との間に接続された周波数補償回路とから構成され
   る演算増幅回路において、差動入力段がソースを共通に
   して第１の定電流源を介して第１の電圧源に接続された
   第１のＭＩＳＦＥＴ差動対と、ソースを共通に前記第１
   のＭＩＳＦＥＴ差動対の共通なソースに接続され前記第
   １のＭＩＳＦＥＴ差動対の入力端子からソース・フォロ
   アを介してゲートが接続されている第２のＭＩＳＦＥＴ
   差動対と、前記第１と第２のＭＩＳＦＥＴ差動対の共通
   な負荷とから構成されていることを特徴とする演算増幅
   回路。