JP3325707B2 - 演算増幅器 - Google Patents
演算増幅器Info
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- Amplifiers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、同相信号レベルが正側
の電源電圧から負側の電源電圧にわたり動作可能な演算
増幅器に関する。
の電源電圧から負側の電源電圧にわたり動作可能な演算
増幅器に関する。
【０００２】
【従来の技術】演算増幅器はアナログ回路において広く
用いられており、演算増幅器の性能がアナログ回路の性
能を支配するといっていいほど、演算増幅器の性能は重
要である。近年、電子機器の小型化が進行しており、同
時に、電池使用を前提にした低電圧動作をアナログ回路
にも要求されるようになってきた。アナログ回路を低電
圧で動作させると処理可能な信号レベルも低下せざるを
得なくなり、Ｓ／Ｎ特性が損なわれるという問題が発生
する。従って、演算増幅器に対してできるだけ信号処理
電圧範囲を広く保つためにも、同相入力信号レベルは広
ければ広い程好ましく、同相入力信号範囲が、正側、負
側それぞれの電源まで動作可能であれば最も好ましいと
いえる。しかしながら、従来の増幅器においては、この
ような演算増幅器は設計が困難であり、好ましい増幅器
が提供できなかった。
用いられており、演算増幅器の性能がアナログ回路の性
能を支配するといっていいほど、演算増幅器の性能は重
要である。近年、電子機器の小型化が進行しており、同
時に、電池使用を前提にした低電圧動作をアナログ回路
にも要求されるようになってきた。アナログ回路を低電
圧で動作させると処理可能な信号レベルも低下せざるを
得なくなり、Ｓ／Ｎ特性が損なわれるという問題が発生
する。従って、演算増幅器に対してできるだけ信号処理
電圧範囲を広く保つためにも、同相入力信号レベルは広
ければ広い程好ましく、同相入力信号範囲が、正側、負
側それぞれの電源まで動作可能であれば最も好ましいと
いえる。しかしながら、従来の増幅器においては、この
ような演算増幅器は設計が困難であり、好ましい増幅器
が提供できなかった。
【０００３】図４に従来用いてきた同相入力信号範囲の
大きな演算増幅器の例を示す。ここで、１３１はＮＭＯ
ＳＦＥＴを入力トランジスタとした第１差動増幅部、１
３２はＰＭＯＳＦＥＴを入力トランジスタとした第２差
動増幅部、１３３は第１差動増幅部１３１と第２差動増
幅部１３２の信号を合成して和をとる信号合成回路であ
る。図４に示した従来の回路によると、同相入力信号が
ＶDD付近のときには、ＮＭＯＳＦＥＴを入力ＭＯＳＦＥ
Ｔとする第１差動増幅部１３１が動作する。また同相入
力信号がＶSS付近のときには、ＰＭＯＳＦＥＴを入力Ｍ
ＯＳＦＥＴとする第２差動増幅部１３２が動作して、さ
らにＶSSおよびＶDDの中間付近では、第１差動増幅部１
３１および第２差動増幅部１３２が動作する。したがっ
て、図４に示した従来の演算増幅器は、全ての同相信号
にわたり動作が可能となっている。
大きな演算増幅器の例を示す。ここで、１３１はＮＭＯ
ＳＦＥＴを入力トランジスタとした第１差動増幅部、１
３２はＰＭＯＳＦＥＴを入力トランジスタとした第２差
動増幅部、１３３は第１差動増幅部１３１と第２差動増
幅部１３２の信号を合成して和をとる信号合成回路であ
る。図４に示した従来の回路によると、同相入力信号が
ＶDD付近のときには、ＮＭＯＳＦＥＴを入力ＭＯＳＦＥ
Ｔとする第１差動増幅部１３１が動作する。また同相入
力信号がＶSS付近のときには、ＰＭＯＳＦＥＴを入力Ｍ
ＯＳＦＥＴとする第２差動増幅部１３２が動作して、さ
らにＶSSおよびＶDDの中間付近では、第１差動増幅部１
３１および第２差動増幅部１３２が動作する。したがっ
て、図４に示した従来の演算増幅器は、全ての同相信号
にわたり動作が可能となっている。
【０００４】
【発明が解決しようとする課題】この演算増幅器のため
には、第１および第２差動増幅部１３１および１３２の
２種類を設計する必要がある。このため設計に要する時
間がかかるという問題がある。
には、第１および第２差動増幅部１３１および１３２の
２種類を設計する必要がある。このため設計に要する時
間がかかるという問題がある。
【０００５】さらには、図４に示した従来の回路のよう
に出力部を構成したときには、図５に示すように同相入
力信号をＶDD付近、中央付近、ＶSS付近と区分け
したときに、ＶDD付近では第２差動増幅部１３２のＦ
ＥＴ対はカットオフとなり、ＶSS付近では第１差動増
幅器１３１のＦＥＴ対がカットオフする。このことは、
入力信号が共にＶDD付近にある場合にＩ2 は全てＦＥ
Ｔ１４９と１４８のソースから流れ出ることになり、ま
た、入力信号が共にＶSS付近にある場合にＩ1 は全て
ＦＥＴ１４７と１４８のソースに流れ込むことになる。
したがって、同相の入力信号が共にＶDD付近にある場
合にロードＭＯＳＦＥＴ１５１および１５２に流れる電
流値はＩ3 −Ｉ2 となり、中央付近にある場合にＩ3
、ＶSS付にある場合にＩ3 ＋Ｉ1 となり、各領域
〜に対して、ロードＭＯＳＦＥＴ１５１および１５２
に流れる電流値の変動が大きくなる。ここで、Ｉ1 とＩ
2 の電流値は等しいとしている。したがって、同相の入
力信号が共に中央付近にある場合には、Ｉ1 は差動増
幅器１３１に流れ、Ｉ2 は差動増幅器１３２に流れて、
信号合成回路１３３には自分自身の電流Ｉ3 しか流れな
いことになる。このために、出力動作点が同相入力レベ
ルによって、図５に示すようにロードＭＯＳＦＥＴに流
れる電流量に応じて変動し、結果的に入出力特性におい
て歪を生ずるという問題点があった。
に出力部を構成したときには、図５に示すように同相入
力信号をＶDD付近、中央付近、ＶSS付近と区分け
したときに、ＶDD付近では第２差動増幅部１３２のＦ
ＥＴ対はカットオフとなり、ＶSS付近では第１差動増
幅器１３１のＦＥＴ対がカットオフする。このことは、
入力信号が共にＶDD付近にある場合にＩ2 は全てＦＥ
Ｔ１４９と１４８のソースから流れ出ることになり、ま
た、入力信号が共にＶSS付近にある場合にＩ1 は全て
ＦＥＴ１４７と１４８のソースに流れ込むことになる。
したがって、同相の入力信号が共にＶDD付近にある場
合にロードＭＯＳＦＥＴ１５１および１５２に流れる電
流値はＩ3 −Ｉ2 となり、中央付近にある場合にＩ3
、ＶSS付にある場合にＩ3 ＋Ｉ1 となり、各領域
〜に対して、ロードＭＯＳＦＥＴ１５１および１５２
に流れる電流値の変動が大きくなる。ここで、Ｉ1 とＩ
2 の電流値は等しいとしている。したがって、同相の入
力信号が共に中央付近にある場合には、Ｉ1 は差動増
幅器１３１に流れ、Ｉ2 は差動増幅器１３２に流れて、
信号合成回路１３３には自分自身の電流Ｉ3 しか流れな
いことになる。このために、出力動作点が同相入力レベ
ルによって、図５に示すようにロードＭＯＳＦＥＴに流
れる電流量に応じて変動し、結果的に入出力特性におい
て歪を生ずるという問題点があった。
【０００６】また、カスコードＭＯＳＦＥＴ１４７およ
び１４８に流れる電流が同相入力信号レベルに対して変
動する。すなわち、差動出力電流を入力して合成する回
路のカスコードＭＯＳＦＥＴ１４７に流れる電流、およ
びカスコードＭＯＳＦＥＴ１４８に流れる電流が、全く
同じレベルの差が無い入力信号の場合であっても、その
入力直流レベルに応じて変化する。これが原因で、演算
増幅器における伝達関数の極位置が同相信号レベルに対
して変動するため、位相余裕を保つ設計のために電流値
やスピードの制限を受ける等の欠点が生ずる。
び１４８に流れる電流が同相入力信号レベルに対して変
動する。すなわち、差動出力電流を入力して合成する回
路のカスコードＭＯＳＦＥＴ１４７に流れる電流、およ
びカスコードＭＯＳＦＥＴ１４８に流れる電流が、全く
同じレベルの差が無い入力信号の場合であっても、その
入力直流レベルに応じて変化する。これが原因で、演算
増幅器における伝達関数の極位置が同相信号レベルに対
して変動するため、位相余裕を保つ設計のために電流値
やスピードの制限を受ける等の欠点が生ずる。
【０００７】また、別の従来例として、Ｍ．Ｄ．ＰＡＲ
ＤＯＥＮらによって記載されたＩＥＥＥ ＪＯＵＲＮＡ
Ｌ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ
ＶＯＬ．２５，ＮＯ．２，ＡＰＲＩＬ １９９０のレ
ール演算増幅器の回路例がある。しかし、この回路は、
一方の差動増幅部の入力ＭＯＳＦＥＴ対が急にオフする
ことを避けることで歪の改善を少し図っているが、本質
的に問題が解決したものでない。
ＤＯＥＮらによって記載されたＩＥＥＥ ＪＯＵＲＮＡ
Ｌ ＯＦ ＳＯＬＩＤ ＳＴＡＴＥ ＣＩＲＣＵＩＴＳ
ＶＯＬ．２５，ＮＯ．２，ＡＰＲＩＬ １９９０のレ
ール演算増幅器の回路例がある。しかし、この回路は、
一方の差動増幅部の入力ＭＯＳＦＥＴ対が急にオフする
ことを避けることで歪の改善を少し図っているが、本質
的に問題が解決したものでない。
【０００８】本発明は、直線性の優れた性能を有する同
相入力信号範囲の大きな演算増幅器を提供することを目
的としている。
相入力信号範囲の大きな演算増幅器を提供することを目
的としている。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために、請求項１の発明は、ＭＯＳＦＥＴを用いた演
算増幅器において、差動入力を入力する差動入力端子
と、前記差動入力端子からのそれぞれの信号を入力した
第１のＭＯＳＦＥＴ対、該ＭＯＳＦＥＴ対の各ソースの
接続点に結合した第１の電流源回路を有する第１の差動
増幅回路と、前記差動入力端子からのそれぞれの信号を
入力した第２のＭＯＳＦＥＴ対であって前記第１の差動
増幅回路の第１のＭＯＳＦＥＴと同極性の第２のＭＯＳ
ＦＥＴ対と、該第２のＭＯＳＦＥＴ対の各ソースの接続
点に結合した第２の電流源回路を備え、前記第２の電流
源回路あるいは前記第２のＭＯＳＦＥＴに流れる電流値
を出力することで、前記第１の差動増幅回路の第１の電
流源回路に流れる電流値の大きさを検出するように構成
した電流値出力回路と、前記電流値出力回路に結合さ
れ、該電流値出力回路から出力される電流値をあらかじ
め定めた電流値から減算し、減算した電流値を出力する
電流引算回路と、前記差動入力端子からのそれぞれの信
号を入力した第３のＭＯＳＦＥＴ対、該ＭＯＳＦＥＴ対
の各ソースの接続点に結合した第３の電流源回路であっ
て、前記電流引算回路の出力によって制御されるミラー
回路で構成された電流源回路、を有する第２の差動増幅
回路と、前記第１の差動増幅回路の第１のＭＯＳＦＥＴ
対および前記第２の差動増幅回路の第３のＭＯＳＦＥＴ
対のそれぞれの同じ極性の出力信号を出力するＭＯＳＦ
ＥＴのドレーンは結合されており、該ドレーンの結合点
に接続された負荷電流源と、前記ドレーン結合点からの
差動出力を入力して出力する信号出力回路とを備え、前
記差動入力端子に供給された入力信号に応じて、前記第
１の差動増幅回路の電流源回路に流れる電流値があらか
じめ定めた電流値から減少する、あるいはゼロになる入
力信号の領域では、前記電流引算回路出力によって前記
第２の差動増幅回路の前記電流源回路の電流が増大する
ようにあるいはあらかじめ定めた設定電流となるように
制御され、これにより、第１の差動増幅回路と第２の差
動増幅部回路の増幅動作をオーバーラップさせながら切
り換えるとともに、前記第２の差動増幅器は、その電流
源回路があらかじめ定めた設定電流となるように制御さ
れる際にはあらかじめ定めた増幅動作をすることを特徴
とする演算増幅器である。
るために、請求項１の発明は、ＭＯＳＦＥＴを用いた演
算増幅器において、差動入力を入力する差動入力端子
と、前記差動入力端子からのそれぞれの信号を入力した
第１のＭＯＳＦＥＴ対、該ＭＯＳＦＥＴ対の各ソースの
接続点に結合した第１の電流源回路を有する第１の差動
増幅回路と、前記差動入力端子からのそれぞれの信号を
入力した第２のＭＯＳＦＥＴ対であって前記第１の差動
増幅回路の第１のＭＯＳＦＥＴと同極性の第２のＭＯＳ
ＦＥＴ対と、該第２のＭＯＳＦＥＴ対の各ソースの接続
点に結合した第２の電流源回路を備え、前記第２の電流
源回路あるいは前記第２のＭＯＳＦＥＴに流れる電流値
を出力することで、前記第１の差動増幅回路の第１の電
流源回路に流れる電流値の大きさを検出するように構成
した電流値出力回路と、前記電流値出力回路に結合さ
れ、該電流値出力回路から出力される電流値をあらかじ
め定めた電流値から減算し、減算した電流値を出力する
電流引算回路と、前記差動入力端子からのそれぞれの信
号を入力した第３のＭＯＳＦＥＴ対、該ＭＯＳＦＥＴ対
の各ソースの接続点に結合した第３の電流源回路であっ
て、前記電流引算回路の出力によって制御されるミラー
回路で構成された電流源回路、を有する第２の差動増幅
回路と、前記第１の差動増幅回路の第１のＭＯＳＦＥＴ
対および前記第２の差動増幅回路の第３のＭＯＳＦＥＴ
対のそれぞれの同じ極性の出力信号を出力するＭＯＳＦ
ＥＴのドレーンは結合されており、該ドレーンの結合点
に接続された負荷電流源と、前記ドレーン結合点からの
差動出力を入力して出力する信号出力回路とを備え、前
記差動入力端子に供給された入力信号に応じて、前記第
１の差動増幅回路の電流源回路に流れる電流値があらか
じめ定めた電流値から減少する、あるいはゼロになる入
力信号の領域では、前記電流引算回路出力によって前記
第２の差動増幅回路の前記電流源回路の電流が増大する
ようにあるいはあらかじめ定めた設定電流となるように
制御され、これにより、第１の差動増幅回路と第２の差
動増幅部回路の増幅動作をオーバーラップさせながら切
り換えるとともに、前記第２の差動増幅器は、その電流
源回路があらかじめ定めた設定電流となるように制御さ
れる際にはあらかじめ定めた増幅動作をすることを特徴
とする演算増幅器である。
【００１０】請求項２の発明は、請求項１に記載の演算
増幅器であって、前記第１の差動増幅回路を構成するＭ
ＯＳＦＥＴ対と第２の差動増幅回路を構成するＭＯＳＦ
ＥＴ対とに使用されるＭＯＳＦＥＴは同じ極性とされ、
前記差動入力端子からのそれぞれの信号は、レベルシフ
タ回路を介して第２の差動増幅回路の入力ＭＯＳＦＥＴ
対のゲートに、入力されることを特徴とするものであ
る。
増幅器であって、前記第１の差動増幅回路を構成するＭ
ＯＳＦＥＴ対と第２の差動増幅回路を構成するＭＯＳＦ
ＥＴ対とに使用されるＭＯＳＦＥＴは同じ極性とされ、
前記差動入力端子からのそれぞれの信号は、レベルシフ
タ回路を介して第２の差動増幅回路の入力ＭＯＳＦＥＴ
対のゲートに、入力されることを特徴とするものであ
る。
【００１１】請求項３の発明は、請求項１に記載の演算
増幅器であって、第２の差動増幅回路を構成するＭＯＳ
ＦＥＴ対のＭＯＳＦＥＴは、前記第１の差動増幅回路を
構成するＭＯＳＦＥＴ対に使用されるＭＯＳＦＥＴと同
じ極性とされ、前記第２の差動増幅回路のＭＯＳＦＥＴ
対のＭＯＳＦＥＴはデプリーション型のＭＯＳＦＥＴで
あることを特徴とするものである。
増幅器であって、第２の差動増幅回路を構成するＭＯＳ
ＦＥＴ対のＭＯＳＦＥＴは、前記第１の差動増幅回路を
構成するＭＯＳＦＥＴ対に使用されるＭＯＳＦＥＴと同
じ極性とされ、前記第２の差動増幅回路のＭＯＳＦＥＴ
対のＭＯＳＦＥＴはデプリーション型のＭＯＳＦＥＴで
あることを特徴とするものである。
【００１２】請求項４の発明は、ＭＯＳＦＥＴを用いた
演算増幅器において、差動入力を入力する差動入力端子
と、前記差動入力端子からのそれぞれの信号を入力した
第１のＭＯＳＦＥＴ対、該ＭＯＳＦＥＴ対の各ソースの
接続点に結合した第１の電流源回路、前記第１のＭＯＳ
ＦＥＴ対の各ドレーンに接続された負荷電流源、を有す
る第１の差動増幅回路と、前記差動入力端子からのそれ
ぞれの信号を入力した第２のＭＯＳＦＥＴ対であって前
記第１の差動増幅回路の第１のＭＯＳＦＥＴと同極性の
第２のＭＯＳＦＥＴ対と、該第２のＭＯＳＦＥＴ対の各
ソースの接続点に結合した第２の電流源回路を備え、前
記第２の電流源回路あるいは前記第２のＭＯＳＦＥＴに
流れる電流値を出力することで、前記第１の差動増幅回
路の第１の電流源回路に流れる電流値の大きさを検出す
るように構成した電流値出力回路と、前記電流値出力回
路に結合され、該電流値出力回路から出力される電流値
をあらかじめ定めた電流値から減算し、減算した電流値
を出力する電流引算回路と、前記差動入力端子からのそ
れぞれの信号を入力したＭＯＳＦＥＴ対で、前記第１の
差動増幅回路を構成するＭＯＳＦＥＴ対のＭＯＳＦＥＴ
の極性と異なる極性の第３のＭＯＳＦＥＴと、該ＭＯＳ
ＦＥＴ対の各ソースの接続点に結合した第３の電流源回
路で前記電流引算回路の出力によって制御されるミラー
回路で構成された電流源回路と、前記第３のＭＯＳＦＥ
Ｔの各ドレーンに接続された負荷電流源、を有する第２
の差動増幅回路と、前記第１の差動増幅回路と第２の差
動増幅回路との各前記差動出力を入力して合成し、合成
出力信号を出力する信号合成回路とを備え、前記差動入
力端子に供給された入力信号に応じて、前記第１の差動
増幅回路の電流源回路に流れる電流値があらかじめ定め
た電流値から減少する、あるいはゼロになる入力信号の
領域では、前記電流引算回路出力によって前記第２の差
動増幅回路の前記電流源回路の電流が増大するようにあ
るいはあらかじめ定めた設定電流となるように制御さ
れ、これにより、第１の差動増幅回路と第２の差動増幅
部回路の増幅動作をオーバーラップさせながら切り換え
るとともに、前記第２の差動増幅器は、その電流源回路
があらかじめ定めた設定電流となるように制御される際
にはあらかじめ定めた増幅動作をすることを特徴とする
演算増幅器である。
演算増幅器において、差動入力を入力する差動入力端子
と、前記差動入力端子からのそれぞれの信号を入力した
第１のＭＯＳＦＥＴ対、該ＭＯＳＦＥＴ対の各ソースの
接続点に結合した第１の電流源回路、前記第１のＭＯＳ
ＦＥＴ対の各ドレーンに接続された負荷電流源、を有す
る第１の差動増幅回路と、前記差動入力端子からのそれ
ぞれの信号を入力した第２のＭＯＳＦＥＴ対であって前
記第１の差動増幅回路の第１のＭＯＳＦＥＴと同極性の
第２のＭＯＳＦＥＴ対と、該第２のＭＯＳＦＥＴ対の各
ソースの接続点に結合した第２の電流源回路を備え、前
記第２の電流源回路あるいは前記第２のＭＯＳＦＥＴに
流れる電流値を出力することで、前記第１の差動増幅回
路の第１の電流源回路に流れる電流値の大きさを検出す
るように構成した電流値出力回路と、前記電流値出力回
路に結合され、該電流値出力回路から出力される電流値
をあらかじめ定めた電流値から減算し、減算した電流値
を出力する電流引算回路と、前記差動入力端子からのそ
れぞれの信号を入力したＭＯＳＦＥＴ対で、前記第１の
差動増幅回路を構成するＭＯＳＦＥＴ対のＭＯＳＦＥＴ
の極性と異なる極性の第３のＭＯＳＦＥＴと、該ＭＯＳ
ＦＥＴ対の各ソースの接続点に結合した第３の電流源回
路で前記電流引算回路の出力によって制御されるミラー
回路で構成された電流源回路と、前記第３のＭＯＳＦＥ
Ｔの各ドレーンに接続された負荷電流源、を有する第２
の差動増幅回路と、前記第１の差動増幅回路と第２の差
動増幅回路との各前記差動出力を入力して合成し、合成
出力信号を出力する信号合成回路とを備え、前記差動入
力端子に供給された入力信号に応じて、前記第１の差動
増幅回路の電流源回路に流れる電流値があらかじめ定め
た電流値から減少する、あるいはゼロになる入力信号の
領域では、前記電流引算回路出力によって前記第２の差
動増幅回路の前記電流源回路の電流が増大するようにあ
るいはあらかじめ定めた設定電流となるように制御さ
れ、これにより、第１の差動増幅回路と第２の差動増幅
部回路の増幅動作をオーバーラップさせながら切り換え
るとともに、前記第２の差動増幅器は、その電流源回路
があらかじめ定めた設定電流となるように制御される際
にはあらかじめ定めた増幅動作をすることを特徴とする
演算増幅器である。
【００１３】
【作用】本発明の演算増幅器は、正側の電源ＶDDの電位
の入力信号でも動作する差動増幅部および負側の電源Ｖ
SSの電位の入力信号でも動作する差動増幅部を有してお
り、一方の差動増幅部に流れる電流を測定する電流測定
回路と、測定した電流を所定の電流値から引算し、引算
した結果の電流値を出力する電流引算回路と、この電流
引算回路の出力電流によって制御されるミラー回路を設
け、このミラー回路を他方の差動増幅部の電流源とする
ことで、これら２つの差動増幅部の電流源の電流を相補
的に制御していずれか一方のみだけ動作させるようにし
ている。また、一方から他方の差動増幅部に動作が移行
する際には、いきなりオン・オフするのでなく、短い区
間、すなわち入力信号の狭い直流レベル範囲であるが定
電流源が本来の電流値から少しずつ減少してゼロにな
り、他方はゼロから少しずつ増加して本来の電流値に達
する。この過程において、これら電流値、すなわち減少
する電流と増加する電流の合計はいつも一定に保たれ
る。このことは結果として、それぞれの差動増幅器の出
力電流の合計値に、すなわち、信号出力回路あるいは信
号合成回路の入力に供給される差動入力電流の合計値
は、一方から他方の差動増幅部に動作が移行しても一定
に保たれるため、同相の入力信号の変化に対して動作電
流は変化を全く受けず、したがって出力電圧も変化を全
く受けず、さらに入出力特性において非常に線形性能の
優れた演算増幅器が提供できる。
の入力信号でも動作する差動増幅部および負側の電源Ｖ
SSの電位の入力信号でも動作する差動増幅部を有してお
り、一方の差動増幅部に流れる電流を測定する電流測定
回路と、測定した電流を所定の電流値から引算し、引算
した結果の電流値を出力する電流引算回路と、この電流
引算回路の出力電流によって制御されるミラー回路を設
け、このミラー回路を他方の差動増幅部の電流源とする
ことで、これら２つの差動増幅部の電流源の電流を相補
的に制御していずれか一方のみだけ動作させるようにし
ている。また、一方から他方の差動増幅部に動作が移行
する際には、いきなりオン・オフするのでなく、短い区
間、すなわち入力信号の狭い直流レベル範囲であるが定
電流源が本来の電流値から少しずつ減少してゼロにな
り、他方はゼロから少しずつ増加して本来の電流値に達
する。この過程において、これら電流値、すなわち減少
する電流と増加する電流の合計はいつも一定に保たれ
る。このことは結果として、それぞれの差動増幅器の出
力電流の合計値に、すなわち、信号出力回路あるいは信
号合成回路の入力に供給される差動入力電流の合計値
は、一方から他方の差動増幅部に動作が移行しても一定
に保たれるため、同相の入力信号の変化に対して動作電
流は変化を全く受けず、したがって出力電圧も変化を全
く受けず、さらに入出力特性において非常に線形性能の
優れた演算増幅器が提供できる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を説明
する。
する。
【００１５】本発明の一実施例を図１に示す。図１にお
いて、１は入力ＭＯＳＦＥＴ１０と１１および定電流源
１４からなる通常用いられている第１差動増幅部で、２
は第１差動増幅部１と同じ構成の差動増幅部の入力端子
対にソースフォロワ構成のレベルシフタ６および７の出
力端子が接続しており、入力信号がレベルシフタ６およ
び７を介して差動増幅部の入力ＭＯＳＦＥＴ１９および
２０に伝達される第２差動増幅部であり、３は第１およ
び第２差動増幅部１および２からの信号電流を入力して
出力端子に出力する信号出力回路である。４は、電流測
定回路であり、第１差動増幅部１の入力ＭＯＳＦＥＴ１
０と１１および定電流源１４と全く同じ構成を有した差
動増幅部を含んでいる。ただし、第１差動増幅部のロー
ドＭＯＳＦＥＴ対（電流源）に対応するロードＭＯＳＦ
ＥＴ対３２および３３を備え、これらのゲート・ドレイ
ン間が接続されていることを除く。言い替えれば、４の
入力ＭＯＳＦＥＴ３０と３１および定電流源３４は、入
力ＭＯＳＦＥＴ１０と１１および定電流源１４と全く同
じ動作をするように、全く同じ構成としている。５は、
一定のバイアス電流値から電流測定回路４のロードＭＯ
ＳＦＥＴ対３２および３３を流れる電流値を差し引いた
電流値を得られるような電流引算回路で、この電流引算
回路５から得られた電流値と、第２差動増幅部２の入力
ＭＯＳＦＥＴ１９および２０に流れる電流値とを同じに
している。
いて、１は入力ＭＯＳＦＥＴ１０と１１および定電流源
１４からなる通常用いられている第１差動増幅部で、２
は第１差動増幅部１と同じ構成の差動増幅部の入力端子
対にソースフォロワ構成のレベルシフタ６および７の出
力端子が接続しており、入力信号がレベルシフタ６およ
び７を介して差動増幅部の入力ＭＯＳＦＥＴ１９および
２０に伝達される第２差動増幅部であり、３は第１およ
び第２差動増幅部１および２からの信号電流を入力して
出力端子に出力する信号出力回路である。４は、電流測
定回路であり、第１差動増幅部１の入力ＭＯＳＦＥＴ１
０と１１および定電流源１４と全く同じ構成を有した差
動増幅部を含んでいる。ただし、第１差動増幅部のロー
ドＭＯＳＦＥＴ対（電流源）に対応するロードＭＯＳＦ
ＥＴ対３２および３３を備え、これらのゲート・ドレイ
ン間が接続されていることを除く。言い替えれば、４の
入力ＭＯＳＦＥＴ３０と３１および定電流源３４は、入
力ＭＯＳＦＥＴ１０と１１および定電流源１４と全く同
じ動作をするように、全く同じ構成としている。５は、
一定のバイアス電流値から電流測定回路４のロードＭＯ
ＳＦＥＴ対３２および３３を流れる電流値を差し引いた
電流値を得られるような電流引算回路で、この電流引算
回路５から得られた電流値と、第２差動増幅部２の入力
ＭＯＳＦＥＴ１９および２０に流れる電流値とを同じに
している。
【００１６】図１に示した本発明の一実施例の動作に関
して説明する。まず、同相入力信号がＶDDとＶSSの中間
近傍のときには、第１差動増幅部１は正常に動作する。
このとき、第１差動増幅部１と同じ回路で構成された電
流測定回路４において、言い替えれば、第１差動増幅部
１と同じ動作をするように構成された電流測定回路４に
おいて、ロードＭＯＳＦＥＴ対３２および３３に流れる
電流の和は、ＭＯＳＦＥＴ３０および３１が正常動作範
囲内にあるため、電流源として用いられているＭＯＳＦ
ＥＴ３４を流れる電流、すなわち、第１差動増幅部１の
電流源として用いられているＭＯＳＦＥＴ４４を流れる
電流、に等しい。また、電流引算回路５のＭＯＳＦＥＴ
３５および３６は、電流測定回路４のＭＯＳＦＥＴ３２
および３３と電流ミラー回路を構成しているため、ＭＯ
ＳＦＥＴ３５および３６を流れる電流の和もまた、ＭＯ
ＳＦＥＴ３４を流れる電流と等しくなる。電流引算回路
５において、ＭＯＳＦＥＴ３８に流れる電流はＭＯＳＦ
ＥＴ３７に流れる電流からＭＯＳＦＥＴ３５および３６
に流れる電流を引いた値になる。バイアス端子Ｂ1およ
びＢ2 に印加するバイアス電圧を調整し、電流引算回路
５のＭＯＳＦＥＴ３７に流れる電流を電流測定回路４の
ＭＯＳＦＥＴ３４に流れる電流と同じにしているので、
ＭＯＳＦＥＴ３８には電流が流れなくなり、ＭＯＳＦＥ
Ｔ３８に対して電流ミラー回路となっているＭＯＳＦＥ
Ｔ３９にも電流が流れなくなる。この結果、ＭＯＳＦＥ
Ｔ４０およびそれと電流ミラー回路となっている第２差
動増幅部２の電流源として用いられているＭＯＳＦＥＴ
２３にも電流が流れなくなり、第２差動増幅部２は動作
しない。
して説明する。まず、同相入力信号がＶDDとＶSSの中間
近傍のときには、第１差動増幅部１は正常に動作する。
このとき、第１差動増幅部１と同じ回路で構成された電
流測定回路４において、言い替えれば、第１差動増幅部
１と同じ動作をするように構成された電流測定回路４に
おいて、ロードＭＯＳＦＥＴ対３２および３３に流れる
電流の和は、ＭＯＳＦＥＴ３０および３１が正常動作範
囲内にあるため、電流源として用いられているＭＯＳＦ
ＥＴ３４を流れる電流、すなわち、第１差動増幅部１の
電流源として用いられているＭＯＳＦＥＴ４４を流れる
電流、に等しい。また、電流引算回路５のＭＯＳＦＥＴ
３５および３６は、電流測定回路４のＭＯＳＦＥＴ３２
および３３と電流ミラー回路を構成しているため、ＭＯ
ＳＦＥＴ３５および３６を流れる電流の和もまた、ＭＯ
ＳＦＥＴ３４を流れる電流と等しくなる。電流引算回路
５において、ＭＯＳＦＥＴ３８に流れる電流はＭＯＳＦ
ＥＴ３７に流れる電流からＭＯＳＦＥＴ３５および３６
に流れる電流を引いた値になる。バイアス端子Ｂ1およ
びＢ2 に印加するバイアス電圧を調整し、電流引算回路
５のＭＯＳＦＥＴ３７に流れる電流を電流測定回路４の
ＭＯＳＦＥＴ３４に流れる電流と同じにしているので、
ＭＯＳＦＥＴ３８には電流が流れなくなり、ＭＯＳＦＥ
Ｔ３８に対して電流ミラー回路となっているＭＯＳＦＥ
Ｔ３９にも電流が流れなくなる。この結果、ＭＯＳＦＥ
Ｔ４０およびそれと電流ミラー回路となっている第２差
動増幅部２の電流源として用いられているＭＯＳＦＥＴ
２３にも電流が流れなくなり、第２差動増幅部２は動作
しない。
【００１７】次に、同相入力信号がＶDD付近にあるとき
について説明する。同相入力信号がＶDD近傍にあるとき
にも、第１差動増幅部１の入力素子であるＭＯＳＦＥＴ
１０および１１が飽和領域に入るようにバイアス端子Ｂ
3 に印加するバイアス電圧を調整することで、第１差動
増幅部１は正常に動作する。したがって、第２差動増幅
部２は、前述の同相入力信号がＶDDとＶSSの中間近傍の
ときと同様に、動作しないことになる。
について説明する。同相入力信号がＶDD近傍にあるとき
にも、第１差動増幅部１の入力素子であるＭＯＳＦＥＴ
１０および１１が飽和領域に入るようにバイアス端子Ｂ
3 に印加するバイアス電圧を調整することで、第１差動
増幅部１は正常に動作する。したがって、第２差動増幅
部２は、前述の同相入力信号がＶDDとＶSSの中間近傍の
ときと同様に、動作しないことになる。
【００１８】同相入力信号がＶSS近傍にあるときについ
て説明する。同相入力信号がＶSS近傍にあるときには、
第１差動増幅部１の入力素子であるＭＯＳＦＥＴ１０お
よび１１は十分なゲート・ソース間電圧が得られないた
めにオフする。このとき、第１差動増幅部１と同じ回路
で構成され、同じように動作する電流測定回路４におい
て、ＭＯＳＦＥＴ３０および３１が差動増幅部１と同様
オフするため、ロードＭＯＳＦＥＴ対３２および３３に
流れる電流の和は、ゼロになる。また電流引算回路５の
ＭＯＳＦＥＴ３５および３６は、電流測定回路４のＭＯ
ＳＦＥＴ３２および３３と電流ミラー回路を構成してい
るため、ＭＯＳＦＥＴ３５および３６を流れる電流の和
もまた、ＭＯＳＦＥＴ３４を流れる電流と同じくゼロに
なる。電流引算回路５において、ＭＯＳＦＥＴ３８に流
れる電流は、ＭＯＳＦＥＴ３７に流れる電流からＭＯＳ
ＦＥＴ３５および３６に流れる電流を引いた値になる。
ＭＯＳＦＥＴ３７には、バイアス端子Ｂ2 に印加される
バイアス電圧で定まる電流が流れているので、結果とし
て、ＭＯＳＦＥＴ３８に対して電流ミラー回路となって
いるＭＯＳＦＥＴ３９にもＭＯＳＦＥＴ３７と同じ電流
が流れる。このため、ＭＯＳＦＥＴ４０およびそれと電
流ミラー回路となっている第２差動増幅部２のＭＯＳＦ
ＥＴ２３にも同じ電流が流れる。ここで、第２差動増幅
部２内のレベルシフタ６および７の働きによって、入力
信号はＭＯＳＦＥＴ１９および２０が正常動作するレベ
ルまでレベルシフトされており、第２差動増幅部２は正
常動作時の差動増幅部１と同じ様に正常動作を行う。
て説明する。同相入力信号がＶSS近傍にあるときには、
第１差動増幅部１の入力素子であるＭＯＳＦＥＴ１０お
よび１１は十分なゲート・ソース間電圧が得られないた
めにオフする。このとき、第１差動増幅部１と同じ回路
で構成され、同じように動作する電流測定回路４におい
て、ＭＯＳＦＥＴ３０および３１が差動増幅部１と同様
オフするため、ロードＭＯＳＦＥＴ対３２および３３に
流れる電流の和は、ゼロになる。また電流引算回路５の
ＭＯＳＦＥＴ３５および３６は、電流測定回路４のＭＯ
ＳＦＥＴ３２および３３と電流ミラー回路を構成してい
るため、ＭＯＳＦＥＴ３５および３６を流れる電流の和
もまた、ＭＯＳＦＥＴ３４を流れる電流と同じくゼロに
なる。電流引算回路５において、ＭＯＳＦＥＴ３８に流
れる電流は、ＭＯＳＦＥＴ３７に流れる電流からＭＯＳ
ＦＥＴ３５および３６に流れる電流を引いた値になる。
ＭＯＳＦＥＴ３７には、バイアス端子Ｂ2 に印加される
バイアス電圧で定まる電流が流れているので、結果とし
て、ＭＯＳＦＥＴ３８に対して電流ミラー回路となって
いるＭＯＳＦＥＴ３９にもＭＯＳＦＥＴ３７と同じ電流
が流れる。このため、ＭＯＳＦＥＴ４０およびそれと電
流ミラー回路となっている第２差動増幅部２のＭＯＳＦ
ＥＴ２３にも同じ電流が流れる。ここで、第２差動増幅
部２内のレベルシフタ６および７の働きによって、入力
信号はＭＯＳＦＥＴ１９および２０が正常動作するレベ
ルまでレベルシフトされており、第２差動増幅部２は正
常動作時の差動増幅部１と同じ様に正常動作を行う。
【００１９】このように、本発明の演算増幅器は、正側
の電源ＶDDの電位の入力信号でも動作する第１差動増幅
部および負側の電源ＶSSの電位の入力信号でも動作する
第２差動増幅部を有しており、電流測定回路４と電流引
算回路５によって、これら２つの差動増幅部はいずれか
一方のみだけ動作している。また、一方から他方の差動
増幅部に動作が移行する際には、いきなりオン・オフす
るのでなく、短い区間であるが定電流源が本来の電流値
から少しずつ減少してゼロになり、他方はゼロから少し
ずつ増加して本来の電流値に達し、これら電流値、すな
わち減少する電流と増加する電流の合計はいつも一定に
保たれる。すなわち、信号出力回路３のロードＭＯＳＦ
ＥＴ２４および２５に流れる電流はいつも一定であるた
め、入力１および２に加えられる入力であって、同相の
信号変化に対して出力電圧は変化を全く受けず、入出力
特性において非常に線形性能の優れた演算増幅器が提供
できる。
の電源ＶDDの電位の入力信号でも動作する第１差動増幅
部および負側の電源ＶSSの電位の入力信号でも動作する
第２差動増幅部を有しており、電流測定回路４と電流引
算回路５によって、これら２つの差動増幅部はいずれか
一方のみだけ動作している。また、一方から他方の差動
増幅部に動作が移行する際には、いきなりオン・オフす
るのでなく、短い区間であるが定電流源が本来の電流値
から少しずつ減少してゼロになり、他方はゼロから少し
ずつ増加して本来の電流値に達し、これら電流値、すな
わち減少する電流と増加する電流の合計はいつも一定に
保たれる。すなわち、信号出力回路３のロードＭＯＳＦ
ＥＴ２４および２５に流れる電流はいつも一定であるた
め、入力１および２に加えられる入力であって、同相の
信号変化に対して出力電圧は変化を全く受けず、入出力
特性において非常に線形性能の優れた演算増幅器が提供
できる。
【００２０】また、カスケードＭＯＳＦＥＴ２６および
２７に流れる電流も同様にいつも一定であるため、カス
ケードＭＯＳＦＥＴに起因する伝達関数の極位置は同相
入力信号に対して変動することはなく、高速の演算増幅
器を設計するうえでも好ましい。
２７に流れる電流も同様にいつも一定であるため、カス
ケードＭＯＳＦＥＴに起因する伝達関数の極位置は同相
入力信号に対して変動することはなく、高速の演算増幅
器を設計するうえでも好ましい。
【００２１】図１に示した実施例において、電流測定回
路４の差動増幅部は、第１差動増幅部１と同じであり、
同じ動作をするとして説明したが、現実には、演算増幅
器としてのチップサイズ、消費電流を節約するために、
回路構成は同じのまま、ＭＯＳＦＥＴのサイズのみを一
定の比率で小さくしても良い。同様に、電流引算回路５
における電流ミラー回路（ＭＯＳＦＥＴ３５，３６，３
９）も同じ理由でサイズを一定の割合で小さくして消費
電流を下げることができる。また、電流ミラー回路の精
度は正確ではないので、第１差動増幅部１から第２差動
増幅部２に動作が切り替わる過度期間で、電流ミラー回
路のミスマッチにより、電流が不十分になり両方とも動
作がしないとかまたは動作が劣化するという問題が生じ
ることもある。この問題を避けるために、第２差動増幅
部２側にあらかじめ少しだけ電流が流れるように、電流
引算回路５のＭＯＳＦＥＴ３７の電流を多めに設定して
も良い。
路４の差動増幅部は、第１差動増幅部１と同じであり、
同じ動作をするとして説明したが、現実には、演算増幅
器としてのチップサイズ、消費電流を節約するために、
回路構成は同じのまま、ＭＯＳＦＥＴのサイズのみを一
定の比率で小さくしても良い。同様に、電流引算回路５
における電流ミラー回路（ＭＯＳＦＥＴ３５，３６，３
９）も同じ理由でサイズを一定の割合で小さくして消費
電流を下げることができる。また、電流ミラー回路の精
度は正確ではないので、第１差動増幅部１から第２差動
増幅部２に動作が切り替わる過度期間で、電流ミラー回
路のミスマッチにより、電流が不十分になり両方とも動
作がしないとかまたは動作が劣化するという問題が生じ
ることもある。この問題を避けるために、第２差動増幅
部２側にあらかじめ少しだけ電流が流れるように、電流
引算回路５のＭＯＳＦＥＴ３７の電流を多めに設定して
も良い。
【００２２】図１に示した実施例では、レベルシフタ６
および７はソースフォロワ回路を用いているが、例えば
バイポーラ回路を使用したエミッタフォロワ等、入力信
号が所望量だけシフト可能であれば何を用いてもよい。
および７はソースフォロワ回路を用いているが、例えば
バイポーラ回路を使用したエミッタフォロワ等、入力信
号が所望量だけシフト可能であれば何を用いてもよい。
【００２３】また、図１に示した実施例では、ＮＭＯＳ
ＦＥＴで構成されているとして説明したが、ＰＭＯＳＦ
ＥＴの場合でも同様の手法に基づいて設計すれば同じ効
果が得られるのは明らかである。
ＦＥＴで構成されているとして説明したが、ＰＭＯＳＦ
ＥＴの場合でも同様の手法に基づいて設計すれば同じ効
果が得られるのは明らかである。
【００２４】レベルシフタ６および７を用いない構成と
することもできる。図１に示す実施例において、第２差
動増幅部２の入力ＭＯＳＦＥＴ対１９および２０の入力
がＶSSのときでも動作が可能になるように、デプリーシ
ョン型のＮＭＯＳＦＥＴを入力ＭＯＳＦＥＴとして使用
する。この様な構成では、レベルシフタがなくても、図
１の示した実施例と同様に動作することは明らかであ
る。
することもできる。図１に示す実施例において、第２差
動増幅部２の入力ＭＯＳＦＥＴ対１９および２０の入力
がＶSSのときでも動作が可能になるように、デプリーシ
ョン型のＮＭＯＳＦＥＴを入力ＭＯＳＦＥＴとして使用
する。この様な構成では、レベルシフタがなくても、図
１の示した実施例と同様に動作することは明らかであ
る。
【００２５】図２に本発明の他の実施例を示す。図２に
おいて、４１は入力ＭＯＳＦＥＴ５０と５１および定電
流源５４からなる通常用いられている第１差動増幅部
で、４２は第１差動増幅部１と極性の異なるＭＯＳＦＥ
Ｔ、この例ではＰＭＯＳＦＥＴ５５および５６を入力Ｍ
ＯＳＦＥＴとして用いた第２差動増幅部であり、４３は
第１および第２差動増幅部４１および４２からの信号電
流を合成する信号合成回路である。４４は、第１差動増
幅部４１の入力ＭＯＳＦＥＴ５０と５１および定電流源
５４と全く同じ構成を有した電流測定回路である。ただ
し、第１差動増幅部のロードＭＯＳＦＥＴ対（電流源）
に対応するロードＭＯＳＦＥＴ対７２および７３を備
え、これらのゲート・ドレイン間が接続されていること
を除く。４５は一定のバイアス電流値から電流測定回路
のロードＭＯＳＦＥＴ対７５および７６を流れる電流値
を差し引いた電流値を得られるような電流引算回路で、
この電流引算回路４５から得られた電流値と、第２差動
増幅部４２の入力ＭＯＳＦＥＴ５５および５６に流れる
電流値とを同じにして使用している。
おいて、４１は入力ＭＯＳＦＥＴ５０と５１および定電
流源５４からなる通常用いられている第１差動増幅部
で、４２は第１差動増幅部１と極性の異なるＭＯＳＦＥ
Ｔ、この例ではＰＭＯＳＦＥＴ５５および５６を入力Ｍ
ＯＳＦＥＴとして用いた第２差動増幅部であり、４３は
第１および第２差動増幅部４１および４２からの信号電
流を合成する信号合成回路である。４４は、第１差動増
幅部４１の入力ＭＯＳＦＥＴ５０と５１および定電流源
５４と全く同じ構成を有した電流測定回路である。ただ
し、第１差動増幅部のロードＭＯＳＦＥＴ対（電流源）
に対応するロードＭＯＳＦＥＴ対７２および７３を備
え、これらのゲート・ドレイン間が接続されていること
を除く。４５は一定のバイアス電流値から電流測定回路
のロードＭＯＳＦＥＴ対７５および７６を流れる電流値
を差し引いた電流値を得られるような電流引算回路で、
この電流引算回路４５から得られた電流値と、第２差動
増幅部４２の入力ＭＯＳＦＥＴ５５および５６に流れる
電流値とを同じにして使用している。
【００２６】図２に示した実施例の動作に関して説明す
る。まず、同相入力信号がＶDDとＶSSの中間近傍のとき
には、第１差動増幅部４１は正常に動作する。この時、
第１差動増幅部４１と同じ回路で構成された電流測定回
路４４において、ロードＭＯＳＦＥＴ対７２および７３
に流れる電流の和は、ＭＯＳＦＥＴ７０および７１が正
常動作範囲内にあるため、電流源として用いられている
ＭＯＳＦＥＴ７４を流れる電流に等しい。電流引算回路
４５において、ＭＯＳＦＥＴ７５および７６は、電流測
定回路４４のＭＯＳＦＥＴ７２および７３と電流ミラー
回路を構成しているため、ＭＯＳＦＥＴ７５および７６
を流れる電流の和もまた、電流測定回路４４のＭＯＳＦ
ＥＴ７４を流れる電流と等しくなる。ここで、ＭＯＳＦ
ＥＴ７８に流れる電流は、ＭＯＳＦＥＴ７７に流れる電
流からＭＯＳＦＥＴ７５および７６に流れる電流を引い
た値になる。バイアス端子Ｂ1 およびＢ2 に印加するバ
イアス電圧を調整し、ＭＯＳＦＥＴ７７に流れる電流と
電流測定回路４４のＭＯＳＦＥＴ７４に流れる電流とを
同じにすると、ＭＯＳＦＥＴ７８には電流が流れない。
このため、ＭＯＳＦＥＴ７８に対して電流ミラー回路と
なっている第２差動増幅部４２のＭＯＳＦＥＴ５９にも
電流が流れなくなり、この結果、第２差動増幅部４２は
動作しない。
る。まず、同相入力信号がＶDDとＶSSの中間近傍のとき
には、第１差動増幅部４１は正常に動作する。この時、
第１差動増幅部４１と同じ回路で構成された電流測定回
路４４において、ロードＭＯＳＦＥＴ対７２および７３
に流れる電流の和は、ＭＯＳＦＥＴ７０および７１が正
常動作範囲内にあるため、電流源として用いられている
ＭＯＳＦＥＴ７４を流れる電流に等しい。電流引算回路
４５において、ＭＯＳＦＥＴ７５および７６は、電流測
定回路４４のＭＯＳＦＥＴ７２および７３と電流ミラー
回路を構成しているため、ＭＯＳＦＥＴ７５および７６
を流れる電流の和もまた、電流測定回路４４のＭＯＳＦ
ＥＴ７４を流れる電流と等しくなる。ここで、ＭＯＳＦ
ＥＴ７８に流れる電流は、ＭＯＳＦＥＴ７７に流れる電
流からＭＯＳＦＥＴ７５および７６に流れる電流を引い
た値になる。バイアス端子Ｂ1 およびＢ2 に印加するバ
イアス電圧を調整し、ＭＯＳＦＥＴ７７に流れる電流と
電流測定回路４４のＭＯＳＦＥＴ７４に流れる電流とを
同じにすると、ＭＯＳＦＥＴ７８には電流が流れない。
このため、ＭＯＳＦＥＴ７８に対して電流ミラー回路と
なっている第２差動増幅部４２のＭＯＳＦＥＴ５９にも
電流が流れなくなり、この結果、第２差動増幅部４２は
動作しない。
【００２７】次に、同相入力信号がＶDD付近にあるとき
について説明する。同相入力信号がＶDD近傍にあるとき
にも、入力素子であるＭＯＳＦＥＴ５０および５１が飽
和領域に入るようにバイアス端子Ｂ3 に印加するバイア
ス電圧を調整することで、第１差動増幅部４１は正常に
動作する。したがって第２差動増幅部４２は、先ほどと
同様に動作しないことになる。
について説明する。同相入力信号がＶDD近傍にあるとき
にも、入力素子であるＭＯＳＦＥＴ５０および５１が飽
和領域に入るようにバイアス端子Ｂ3 に印加するバイア
ス電圧を調整することで、第１差動増幅部４１は正常に
動作する。したがって第２差動増幅部４２は、先ほどと
同様に動作しないことになる。
【００２８】同相入力信号がＶSS付近にあるときについ
て説明する。同相入力信号がＶSS近傍にあるときには、
第１差動増幅部４１の入力素子であるＭＯＳＦＥＴ５０
および５１は、十分なゲート・ソース間電圧が得られな
いためにオフする。このとき、第１差動増幅部４１と同
じに構成された電流測定回路４４において、ロードＭＯ
ＳＦＥＴ対７２および７３に流れる電流の和は、ＭＯＳ
ＦＥＴ７０および７１が、第１差動増幅部４１と同様オ
フするためゼロになる。また、電流引算回路４５におい
て、ＭＯＳＦＥＴ７５および７６はＭＯＳＦＥＴ７２お
よび７３と電流ミラー回路を構成しているため、ＭＯＳ
ＦＥＴ７５および７６を流れる電流の和もまたＭＯＳＦ
ＥＴ７４を流れる電流と同じくゼロになる。ここで、Ｍ
ＯＳＦＥＴ７８に流れる電流は、ＭＯＳＦＥＴ７７に流
れる電流からＭＯＳＦＥＴ７５および７６に流れる電流
を引いた値になる。ここで、ＭＯＳＦＥＴ７７にはバイ
アス端子Ｂ２に印加された電圧で定まる電流が流れてい
るので、ＭＯＳＦＥＴ７８にもＭＯＳＦＥＴ７７に流れ
る電流と同じ値の電流が流れる。結果として、ＭＯＳＦ
ＥＴ７８に対して電流ミラー回路となっている第２差動
増幅部のＭＯＳＦＥＴ５９にもＭＯＳＦＥＴ７７と同じ
値の電流が流れる。第２差動増幅部４２は、入力ＭＯＳ
ＦＥＴがＰＭＯＳＦＥＴであるのでＶSS近傍の信号でも
正常に動作することが可能であるので、正常動作時の第
１差動増幅部４１と全く同じ動作をする。すなわち図２
の回路も図１と同じ結果が得られる。
て説明する。同相入力信号がＶSS近傍にあるときには、
第１差動増幅部４１の入力素子であるＭＯＳＦＥＴ５０
および５１は、十分なゲート・ソース間電圧が得られな
いためにオフする。このとき、第１差動増幅部４１と同
じに構成された電流測定回路４４において、ロードＭＯ
ＳＦＥＴ対７２および７３に流れる電流の和は、ＭＯＳ
ＦＥＴ７０および７１が、第１差動増幅部４１と同様オ
フするためゼロになる。また、電流引算回路４５におい
て、ＭＯＳＦＥＴ７５および７６はＭＯＳＦＥＴ７２お
よび７３と電流ミラー回路を構成しているため、ＭＯＳ
ＦＥＴ７５および７６を流れる電流の和もまたＭＯＳＦ
ＥＴ７４を流れる電流と同じくゼロになる。ここで、Ｍ
ＯＳＦＥＴ７８に流れる電流は、ＭＯＳＦＥＴ７７に流
れる電流からＭＯＳＦＥＴ７５および７６に流れる電流
を引いた値になる。ここで、ＭＯＳＦＥＴ７７にはバイ
アス端子Ｂ２に印加された電圧で定まる電流が流れてい
るので、ＭＯＳＦＥＴ７８にもＭＯＳＦＥＴ７７に流れ
る電流と同じ値の電流が流れる。結果として、ＭＯＳＦ
ＥＴ７８に対して電流ミラー回路となっている第２差動
増幅部のＭＯＳＦＥＴ５９にもＭＯＳＦＥＴ７７と同じ
値の電流が流れる。第２差動増幅部４２は、入力ＭＯＳ
ＦＥＴがＰＭＯＳＦＥＴであるのでＶSS近傍の信号でも
正常に動作することが可能であるので、正常動作時の第
１差動増幅部４１と全く同じ動作をする。すなわち図２
の回路も図１と同じ結果が得られる。
【００２９】本発明の演算増幅器を用いるときに、演算
増幅回路に対してさらに性能を上げるために、図３に示
すように、出力増幅回路を追加するなどしてもよい。
増幅回路に対してさらに性能を上げるために、図３に示
すように、出力増幅回路を追加するなどしてもよい。
【００３０】図３において、１２３は第１差動増幅部、
１２４は第２差動増幅部、１２５は第１および第２差動
増幅部１２３および１２４の信号を合成する信号合成回
路、１２６は電流測定回路、１２７は電流引算回路、そ
して１２８および１２９はレベルシフタである。これら
の回路の構成、動作は図１に示した演算増幅器と同じで
あるので、説明を省略する。１１８は出力増幅回路で、
信号合成回路１２５の出力に接続されている。
１２４は第２差動増幅部、１２５は第１および第２差動
増幅部１２３および１２４の信号を合成する信号合成回
路、１２６は電流測定回路、１２７は電流引算回路、そ
して１２８および１２９はレベルシフタである。これら
の回路の構成、動作は図１に示した演算増幅器と同じで
あるので、説明を省略する。１１８は出力増幅回路で、
信号合成回路１２５の出力に接続されている。
【００３１】さて、出力増幅回路１１８は、電流源１１
９およびＭＯＳＦＥＴ１２０で構成されている。この出
力増幅回路１１８において、抵抗１２１およびコンデン
サ１２２は、位相余裕を十分保つために挿入されてい
る。出力増幅回路１１８を付加することにより、出力信
号の増幅と出力電流能力を向上させることができる。
９およびＭＯＳＦＥＴ１２０で構成されている。この出
力増幅回路１１８において、抵抗１２１およびコンデン
サ１２２は、位相余裕を十分保つために挿入されてい
る。出力増幅回路１１８を付加することにより、出力信
号の増幅と出力電流能力を向上させることができる。
【００３２】
【発明の効果】このように本発明の演算増幅器は、２つ
の差動増幅部を備え、一方の差動増幅部と全く同じ構成
をした電流測定回路と電流引算回路により他方の差動増
幅部の入力ＭＯＳＦＥＴ対の各ソースの接続点に結合し
た電流源回路を制御するので、一方の演算増幅器が正常
動作から外れると他方の演算増幅器に切り換えることが
可能となり、したがって、演算増幅器として許容される
入力の同相信号範囲を負側電源から正側の電源までとす
ることが可能となり、かつ歪が非常に少ない線形な特性
を有する演算増幅器を提供することができる。
の差動増幅部を備え、一方の差動増幅部と全く同じ構成
をした電流測定回路と電流引算回路により他方の差動増
幅部の入力ＭＯＳＦＥＴ対の各ソースの接続点に結合し
た電流源回路を制御するので、一方の演算増幅器が正常
動作から外れると他方の演算増幅器に切り換えることが
可能となり、したがって、演算増幅器として許容される
入力の同相信号範囲を負側電源から正側の電源までとす
ることが可能となり、かつ歪が非常に少ない線形な特性
を有する演算増幅器を提供することができる。
【００３３】さらに、同相入力信号範囲に関係なく、演
算増幅器の伝達関数の極位置が一定となるため、高速な
回路設計が可能になるという特徴がある。
算増幅器の伝達関数の極位置が一定となるため、高速な
回路設計が可能になるという特徴がある。
【図面の簡単な説明】
【図１】本発明の実施例である演算増幅器の回路図であ
る。
る。
【図２】本発明の他の実施例である演算増幅器の回路図
である。
である。
【図３】出力増幅回路を付加した本発明の演算増幅器の
回路図である。
回路図である。
【図４】従来の演算増幅器の回路図である。
【図５】従来の演算増幅器の入出力特性を示したグラフ
である。
である。
１ 第１差動増幅部 ２ 第１差動増幅部 ３ 信号出力回路 ４ 電流測定回路 ５ 電流引算回路 ６，７ レベルシフタ ４１ 第１差動増幅部 ４２ 第２差動増幅部 ４３ 信号合成回路 ４４ 電流測定回路 ４５ 電流引算回路 １１８ 出力増幅回路 １２３ 第１差動増幅部 １２４ 第２差動増幅部 １２５ 信号出力回路 １２６ 電流測定回路 １２７ 電流引算回路 １２８，１２９ レベルシフタ １３１ 第１差動増幅部 １３２ 第２差動増幅部 １３３ 信号合成回路
Claims (4)
- 【請求項１】 ＭＯＳＦＥＴを用いた演算増幅器におい
て、差動入力を入力する差動入力端子と、 前記差動 入力端子からのそれぞれの信号を入力した第１
のＭＯＳＦＥＴ対、該ＭＯＳＦＥＴ対の各ソースの接続
点に結合した第１の電流源回路を有する第１の差動増幅
回路と、前記差動入力端子からのそれぞれの信号を入力した第２
のＭＯＳＦＥＴ対であって 前記第１の差動増幅回路の第
１のＭＯＳＦＥＴと同極性の第２のＭＯＳＦＥＴ対と、
該第２のＭＯＳＦＥＴ対の各ソースの接続点に結合した
第２の電流源回路を備え、前記第２の電流源回路あるい
は前記第２のＭＯＳＦＥＴに流れる電流値を出力するこ
とで、前記第１の差動増幅回路の第１の電流源回路に流
れる電流値の大きさを検出するように構成した電流値出
力回路と、 前記電流値出力回路に結合され、該電流値出力回路から
出力される電流値をあらかじめ定めた電流値から減算
し、減算した電流値を出力する 電流引算回路と、前記差動入力端子からのそれぞれの信号を入力した第３
のＭＯＳＦＥＴ対、該ＭＯＳＦＥＴ対の各ソースの接続
点に結合した第３の電流源回路であって、前記電流引算
回路の出力によって制御されるミラー回路で構成された
電流源回路、を有する第２の差動増幅回路と、 前記第１の差動増幅回路の第１のＭＯＳＦＥＴ対および
前記第２の差動増幅回路の第３のＭＯＳＦＥＴ対のそれ
ぞれの同じ極性の出力信号を出力するＭＯＳＦＥＴのド
レーンは結合されており、該ドレーンの結合点に接続さ
れた負荷電流源と、 前記ドレーン結合点からの差動出力を入力して出力する
信号出力回路とを備え、 前記差動入力端子に供給された入力信号に応じて、前記
第１の差動増幅回路の電流源回路に流れる電流値があら
かじめ定めた電流値から減少する、あるいはゼロになる
入力信号の領域では、前記電流引算回路出力によって前
記第２の差動増幅回路の前記電流源回路の電流が増大す
るようにあるいはあらかじめ定めた設定電流となるよう
に制御され、これにより、第１ の差動増幅回路と第２の
差動増幅 部回路の増幅動作をオーバーラップさせながら
切り換えるとともに、前記第２の差動増幅器は、その電
流源回路があらかじめ定めた設定電流となるように制御
される際にはあらかじめ定めた増幅動作をすることを特
徴とする演算増幅器。 - 【請求項２】 前記第１の差動増幅回路を構成するＭＯ
ＳＦＥＴ対と第２の差動増幅回路を構成するＭＯＳＦＥ
Ｔ対とに使用されるＭＯＳＦＥＴは同じ極性とされ、前
記差動入力端子からのそれぞれの信号は、レベルシフタ
回路を介して第２の差動増幅回路の入力ＭＯＳＦＥＴ対
のゲートに、入力されることを特徴とする請求項１に記
載の演算増幅器。 - 【請求項３】 第２の差動増幅回路を構成するＭＯＳＦ
ＥＴ対のＭＯＳＦＥＴは、前記第１の差動増幅回路を構
成するＭＯＳＦＥＴ対に使用されるＭＯＳＦＥＴと同じ
極性とされ、前記第２の差動増幅回路のＭＯＳＦＥＴ対
のＭＯＳＦＥＴはデプリーション型のＭＯＳＦＥＴであ
ることを特徴とする請求項１に記載の演算増幅器。 - 【請求項４】 ＭＯＳＦＥＴを用いた演算増幅器におい
て、 差動入力を入力する差動入力端子と、 前記差動入力端子からのそれぞれの信号を入力した第１
のＭＯＳＦＥＴ対、該ＭＯＳＦＥＴ対の各ソースの接続
点に結合した第１の 電流源回路、前記第１のＭＯＳＦＥ
Ｔ対の各ドレーンに接続された負荷電流源、を有する第
１の差動増幅回路と、前記差動入力端子からのそれぞれの信号を入力した第２
のＭＯＳＦＥＴ対であって前記第１の差動増幅回路の第
１のＭＯＳＦＥＴと同極性の第２のＭＯＳＦＥＴ対と、
該第２のＭＯＳＦＥＴ対の各ソースの接続点に結合した
第２の電流源回路を備え、前記第２の電流源回路あるい
は前記第２のＭＯＳＦＥＴに流れる電流値を出力するこ
とで、前記第１の差動増幅回路の第１の電流源回路に流
れる電流値の大きさを検出するように構成した電流値出
力回路と、 前記電流値出力回路に結合され、該電流値出力回路から
出力される電流値をあらかじめ定めた電流値から減算
し、減算した電流値を出力する 電流引算回路と、前記差動入力端子からのそれぞれの信号を入力したＭＯ
ＳＦＥＴ対で、前記第 １の差動増幅回路を構成するＭＯ
ＳＦＥＴ対のＭＯＳＦＥＴの極性と異なる極性の第３の
ＭＯＳＦＥＴと、該ＭＯＳＦＥＴ対の各ソースの接続点
に結合した第３の電流源回路で前記電流引算回路の出力
によって制御されるミラー回路で構成された電流源回路
と、前記第３のＭＯＳＦＥＴの各ドレーンに接続された
負荷電流源、を有する第２の差動増幅回路と、 前記第１の差動増幅回路と第２の差動増幅回路との各前
記差動出力を入力して合成し、合成出力信号を出力する
信号合成回路とを備え、 前記差動入力端子に供給された入力信号に応じて、前記
第１の差動増幅回路の電流源回路に流れる電流値があら
かじめ定めた電流値から減少する、あるいはゼロになる
入力信号の領域では、前記電流引算回路出力によって前
記第２の差動増幅回路の前記電流源回路の電流が増大す
るようにあるいはあらかじめ定めた設定電流となるよう
に制御され、これにより、第１の差動増幅回路と第２の
差動増幅部回路の増幅動作をオーバーラップさせながら
切り換えるとともに、前記第２の差動増幅器は、その電
流源回路があらかじめ定めた設定電流となるように制御
される際にはあらかじめ定めた増幅動作をすることを特
徴とする 演算増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15240594A JP3325707B2 (ja) | 1994-07-04 | 1994-07-04 | 演算増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15240594A JP3325707B2 (ja) | 1994-07-04 | 1994-07-04 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0818354A JPH0818354A (ja) | 1996-01-19 |
| JP3325707B2 true JP3325707B2 (ja) | 2002-09-17 |
Family
ID=15539796
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15240594A Expired - Lifetime JP3325707B2 (ja) | 1994-07-04 | 1994-07-04 | 演算増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3325707B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3990966B2 (ja) | 2002-10-08 | 2007-10-17 | 松下電器産業株式会社 | 差動増幅器 |
| JP5510252B2 (ja) * | 2010-09-30 | 2014-06-04 | 富士通セミコンダクター株式会社 | オペアンプ |
-
1994
- 1994-07-04 JP JP15240594A patent/JP3325707B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0818354A (ja) | 1996-01-19 |
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