JPS63310208A - 集積回路チツプ上に形成するのに適した増幅器回路構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般に増幅器回路に関するものであり、さら
に具体的にはディジタル製造プロセスを用いて集積回路
チップ上に実現される増幅器回路に関するものである。

Ｂ、従来技術およびその問題点 半導体技術は、（論理回路、記憶回路、マイクロプロセ
ッサ回路、アナログ回路など）システム全体が単一のシ
リコン・チップ上に集積されるという所まで発展してき
た。様々な機能があるため、個々の機能の最適化と全体
的工程能力の兼合せを考えなければならない。論理機能
と記憶機能がシステム回路全体の大部分を占めるため、
製造工程は通常これらの機能を最適化するように設計さ
れる。使用できる工程のうちで、ＣＭＯ８工程は超大規
模集積回路（ＶＬＳＩ）チップを製造するのに最も有効
で最も広く使われていると思われる。

０ＭＯ３技術のコストを削減する特性の１つは、それが
単一の電源レベル（通常＋５Ｖ）で動作することである
。それが可能なのは、ディジタル回路が”オン”または
”オフ”のどちらか一方の状態をとるためである。一方
、増幅器などのアナログ回路は、その線形領域で動作し
なければならず、回路の各ノードがその電源レベルと接
地レベルの間のある電圧レベルでバイアスされなければ
ならない。中間のバイアス電圧を設けることは、余分な
工程段階またはデバイスあるいはその両方が必要なため
に、０ＭＯ８技術でいつも問題になってきた。そのため
に、製造コストが上がり、混成回路ＶＬＳ　Ｉチップの
製造でＣＭＯ３工程を魅力的たらしめているその何利な
特性のあるものが無効になる傾向がある。

精密利得増幅器を備えた混成回路ＶＬＳ　Ｉチップは、
０ＭＯ３技術では切換えコンデンサ技法（Ｒ，グレゴリ
アン（Ｇｒｅｇｏｒ　ｉａｎ　）等、”切換えコンデン
サ回路の設計（Ｓｗｉｔｃｈｅｄ　Ｃａｐａｃｉｔｏｒ
Ｃｉｒｃｕｉｔ　Ｄｅｓｉｇｎ）Ａ″Ｐｒｏｃｅｅｄｉ
ｎｇｓ　ｏｆ　ＩＥＥＥ参照）を用いて設計されてきた
。この技法はその所期の目的に対してはうまく機能す４
が、クロックと増幅信号を引き出すための抽出技術が必
要であるという主な欠点をもっている。したがって、切
換えコンデンサ手法では、その周波数が同技術の周波数
限界に近い信号は処理できない。その上、切換えコンデ
ンサ技法は抽出式であり連続的増幅を行なえない。また
、切換えコンデンサ回路は大量の面積を占め、信号に雑
音を混入させる。

連続的増幅を行なえる増幅器構造が、０ＭＯ３技術で設
計されている。そのような増幅器構造の例が、米国特許
第４８５９８１１号に記載されている。この特許では、
演算増幅器のフィードバック経路中にある（その線形領
域でバイアスされ、その合成電流が一定値となる）１対
のデプレッション・モードのデバイスが増幅器の利得を
制御する。

この設計の主な欠点は、デプレッション・モードのＦＥ
ＴがＣＭ　ＯＳ技術で作成できないことである。また、
複数レベル電源が必要である。上記で論じたように、複
数レベル電源は経済的に魅力がなく、０ＭＯ８技術でそ
の使用を避ける努力が行なわれている。

したがって、本発明の主目的は、信号を所期の信号値域
内で連続的に増幅する回路構成を提供することにある。

本発明の第２の目的は、０ＭＯ８技術でディジタル部品
だけを使って上記の回路構成を製造することにある。

Ｃ０問題点を解決するための手段 この回路構成は、その出力に関して反転入力と非反転入
力をｑする演算増幅器を備えている。直列に接続された
１対のＰチャネルＦＥＴデバイスを備えた基準電圧入力
回路が、単一レールすなわち単一レベル電源システムの
電源電圧レベルと接地電位の間に接続される。１対のＰ
チャネルＦＥＴデバイス間で発生する電圧レベルが、前
記演算増幅器の反転入力に供給される。並列に接続され
た１対のＰチャネルＦＥＴデバイスを含む利得設定入力
回路が、演算増幅器の負フィードバック・ループ中に接
続される。この回路構成の利得は、前記利得設定入力回
路内の各デバイスの（Ｗ／Ｌ）比によって制御される。

基準電圧入力回路と利得設定入力回路のバイアス部品の
（Ｗ／　Ｌ　）比が次式を７菌足する場合、この回路構
成は、工程上の変動による影響を受けない。

（Ｗ／　Ｌ）　Ｑ３　　　　　　（Ｗ／　Ｌ）　Ｑ５た
だし、Ｗはデバイスの幅、Ｌはデバイスの長さ、Ｑｌと
Ｑ２は利得設定入力回路内の並列接続デバイス、Ｑ３は
前記入力回路内の直列接続デバイス、Ｑ５は基準電圧入
力回路内のデバイスを表わす。

本発明の別の実施例では、利得設定入力回路は相互に直
列に接続され、かつ並列に接続された１対のＰチャネル
ＦＥＴデバイスとも直列に接続された２個のＰチャネル
ＦＥＴデバイスを含む。この構成は、並列に接続された
１対のデバ・ｒスにバイアス電圧をかけて、それらをそ
れぞれの特性曲線の線形領域で動作させる。そのため、
この回路構成は、より広い範囲の入力（３号にわたって
増幅を行なう。

Ｄ、実施例 連続出力信号（すなわちパルス抽出された出力でない信
号）を宵する精密利得増幅器が、多くの応用分野の回路
で必要とされている。バイポーラ回路では、このことを
実現するために、通常、演算増幅器のフィードバック・
ネットワーク中で抵抗を組み合わせている。抵抗の比を
調節することによって利得が確定され、その出力は、入
力信号の増幅再生である。

シリコン半導体チップ上での集積回路設計では、抵抗は
チップ上で過大な面積を必要とし、したがってこの技術
で抵抗によってバイアスをかけるのは満足できる手法で
はない。以下では、バイアス・デバイスと利得設定デバ
イスが共にディジタル・デバイスであるというＣＭＯ８
精密利得増幅器について説明する。この説明はＮウェル
ＣＭＯ８工程に関するものであるが、Ｐチャネル・デバ
イスをＮチャネル・デバイスに置き換えると、Ｐウェル
ＣＭＯ８工程にもこの説明があてはまる。

第１図は、本発明の教示にもとづく精密利得ＣＭＯ３増
幅器の回路図である。この回路図には、増幅器１０が含
まれている。演算増幅器の設計と使い方は、従来技術で
周知である。したがって、増幅器１０の詳細な説明は行
なわず、増幅器１０は出力端子Ｖｏｕｔ　％負入力端子
および正入力端子を含むと言うだけに留めておく。負入
力端子はノードＡで分圧ネットワーク１２に接続されて
いる。

分圧ネットワーク１２は単一電源電圧Ｖｄｄと接地電位
の間に接続されている。この分圧ネットワークは演算増
幅器の負入力端子に基準電圧を発生しそれを確立する。

この基準電圧は、交流接地電位の上下に変動するアナロ
グ信号に対する交流静止基準電圧として働く。基準電圧
はＶｄｄと接地電位の間のどんな値でもよいが、本発明
の好ましい実施例では、０．５Ｖｄｄである。

なお第１図を参照すると、分圧ネットワーク１２は、Ｐ
チャネルＦＥＴデバイスＱ５に直列に接続されたＰチャ
ネルＦＥＴデバイスを含んでいる。

ＰチャネルＦＥＴデバイスＱ４は４端子デバイスであり
、そのソース端子と基板端子はＶｄｄに接続され、ゲー
ト端子とドレイン端子はノードＡに接続されている。同
様に、ＰチャネルＦＥＴＱ５も４端子デバイスであり、
その基板端子とソース端子はノードＡに接続され、ゲー
ト端子とドレイン端子は接地電位に接続されている。各
ＦＥＴデバイスの基板端子は矢印で識別されていること
に留意されたい。

なお第１図を参照すると、フィードバック・ループによ
り演算増幅器の出力がその正入力端子と相互接続されて
いる。利得設定回路構成１４がフィードバック・ループ
のノードＢに接続されている。

利得設定回路構成１４は、精密利得増幅器回路の全体的
利得を設定する。利得設定回路構成１４は、Ｐチャネル
ＦＥＴデバイスＱ１とＰチャネルＦＥＴデバイスＱ２を
含んでいる。ＦＥＴデバイスＱ１とＱ２は電圧電源Ｖｄ
ｄとノードＢの間に並列に接続されている。ノードＢの
電流Ｉ３はＰチャネルＦＥＴデバイスＱ３によって設定
される。ＰチャネルＦＥＴデバイスＱ３はノードＢを接
地電位に結合する。ＰチャネルＦＥＴデバイスＱ１は４
端子デバイスであり、そのゲートすなわち制御端子が入
力端子１６に接続され、基板電極とソース電極がＶｄｄ
に接続されている。同様にＰチャネルＦＥＴデバイスＱ
２も４端子デバイスであり、そのゲートすなわち制御端
子が演算増幅器の出力に接続され、基板電極とソース電
極がＶｄｄに接続されている。ＰチャネルＦＥＴデバイ
スＱ１とＱ２のドレイン電極は接地電位に結合されてい
る。ＰチャネルＦＥＴデバイスＱ３のソース端子と基板
端子はノードＢに接続されている。ＰチャネルＦＥＴデ
バイスＱ３の制御端子とドレイン電極は接地電位に結合
されている。精密利得増幅器に入る信号はノード１６と
１８に印加され、この増幅器から出る信号はノードＶｏ
ｕｔで引き出される。

次に数学的モデルを使って、これらのＰチャネルＦＥＴ
デバイスの幾何学的特徴を示す。バイアスをかけるため
に、ＦＥＴデバイスＱ４とＱ５は分圧ネットワークを形
成し、それが反転入力であるノードＡでバイアス電圧を
演算増幅器に供給する。各ＰチャネルＦＥＴデバイスの
ソースはその基板端子を介して自分のＮウェルに結合さ
れているので、ソース端子とＮウェルの間の電圧はＱ４
でもＱｓでもＯである。Ｑ４とＱｓが同一の場合、ノー
ドＡの電圧は、工程パラメータの全変動範囲にわたって
Ｖｄｄ／２となる。何となれば、Ｑ４に影響を与える工
程の変動はＱｓにも同じ影響を及ぼすためである。入力
信号が存在しないとき、端子１６と１８はＶｄｄ／２（
すなわち交流接地電位）にバイアスされる。ＱｌとＱ２
の幅と長さの差を、Ｑｓのそれと同じになるように選定
すれば、（１）（Ｗ／Ｌ）。ｔ＋　（Ｗ／Ｌ）Ｑ２＝　
（Ｗ／Ｌ）　Ｑｓただし、ＷとＬは各トランジスタＱ１
、Ｑ２、Ｑｓの幅と長さを表わす。さらに、３つのＦＥ
ＴデバイスＱ１、Ｑ２、Ｑｓの長さがすべて等しい場合
は、Ｑｌ、Ｑ２、Ｑｓの合成効果として、ＦＥＴデバイ
スＱ４とＱｓによって形成されるものと同様の分圧器が
形成される。安定動作点すなわち静止動作点は、Ｖｏｕ
ｔ＝Ｖｉｎ＝Ｖｄｄ／２（すなわち交流接地電位）のと
きである。Ｖｏｕｔがそれ以外のレベルのとき、ノード
ＢはＶｄｄ／２とならず、演算増幅器は、ＶＢがｖＡと
ほぼ等しい（すなわちＶＡ　　ＶｓがほぼＯ）点ま−で
Ｖｏｕｔがドライブされるように作用する。それが実現
できるのは、ＶｏｕｔがＶｉｎに等しいときだけである
。

上記の分析があてはまるのは、ノードＡがＶｄｄにバイ
アスされたときである。しかし、前述のようにノードＡ
はＶｄｄと接地電位の間の所期のどんな電圧にでもバイ
アスされ得る。ノードＡがＶｄｄ／２以外の値にバイア
スされたとき、ＰチャネルＦＥＴデバイスの幅と長さの
比は次式を溝足しなければならない。

（２）　［（Ｗ／Ｌ）　ｏ　１”　（ＩＪ／Ｌ）　Ｑ２
］／　（Ｗ／Ｌ）ｏ３”　（Ｗ／Ｌ）　Ｑ４／　（Ｗ／
Ｌ）ａｓ第１図の分圧ネットワーク１２を参照すると、
Ｑ４およびＱｓの電流方程式は次のようになる。

ただし、 μＳ＝表面移動度 Ｋｏｘ”ゲート酸化物の比誘電率 Ｅ０＝自由空間中の誘電率 Ｔ　ｏ　ｘ　”ゲート酸化物厚さ Ｗ　＝チャネル幅 Ｌ　：チャネル長さ ■Ｔ＝閾値電圧 Ｉ　ＳＣ４＝Ｉ　５Ｃ１５と置き、比（Ｗ　／　Ｌ　）
　Ｑ４　／　（Ｗ　／Ｌ）Ｑｓについて式を解くと、次
式が得られる。

（５）　（’Ｗ／Ｌ）　Ｑ４　　”　　（ＶＡ−ＶＴ）
２（Ｗ／Ｌ）ａｓ　　＝（Ｖｄ、１−ＶＡ−Ｖ、）２Ｖ
Ａ＝Ｖｄｄ／２のとき比が１になることに留意されたい
。

上記で論じたように、所期の静止バイアス点はＶ、ｎ（
直流）＝ｖＯｕｔ（直流）＝ｖＡのときであり、フィー
ドバックＶ８が強制的にＶＡになるように作用する。こ
うした条件下では、ＱｌとＱ２の合成電流は下記のよう
になる。

（ＶＤＤ−ＶＡ−ＶＴ）　２ ＩＳＤ２”ＳＣ２と置いて、比［：　（Ｗ／Ｌ）ｏｓ＋
　（Ｗ／Ｌ）。２コ／　（Ｗ／　Ｌ　）　Ｑｓについて
式を解くと次式が得られる。

（８）（Ｗ／Ｌ）ａ　１　＋　（Ｗ／Ｌ）ａ２　　：　
　（ＶＡ−ＶＴ）”（’ｊ／Ｌ）ｑ３（Ｖｄｄ−ＶＡ−
Ｖｔ）　２式（５）と（８）から、式（２）に示した関
係が成立することがわかる。すなわち、（２）がバイア
ス設計方程式となる。

第３図は、第１図の精密利得増幅器回路の等価回路であ
る。この等価回路は、利得設定ＰチャネルＦＥＴデバイ
スＱ１とＱ２の設計パラメータを理解するのに有用であ
る。

第１図の小信号等価回路が第３図に示されている。この
回路の線形回路動作は、Ｖ８＝ｖＡ＝ｖｄｄ／２であり
、かつＱｓ（第１図）が定電流源ＩＲとして働くように
なっている。ＱｌとＱ２に対する電流方程式は次のよう
になる。

（９）＝μ８に０ｘＥ０（Ｗ／Ｌ）ａｔ（Ｖｓａｔ　Ｖ
Ｔ）２（１＋λＶｓｏ＋）ＴＯｘ （１０Ｈ２＝μ””””０（Ｗ／Ｌ）ｏ２（Ｖｓａｔ−
Ｖｔ）２（１＋λＶＳＤ２）ＴＯｘ （１１）Ｖｓａｔ”Ｌｄ−Ｖｃ”Ｖｄｄ−（Ｖｄｄ／２
”Ｖｌｎ）”Ｖｄｄ／２−Ｖｌｎ（１２）Ｖｓｏ２”Ｌ
＋ｄ−Ｖ、、を 第１図または第３図から、Ｖｓｏ１＝ｖＳｏ２＝一定と
なることに留意されたい。

（１３）　ＩＲ＝　Ｉ　、＋　Ｉ２ と置き、各成分のｖａｎに関する偏導関数をとり、それ
をＯと置き、Ｖｌｎに対するＶ。ｕｔの変化について式
を解くと、 ｖｃ＝ｖｄｄ／２かつＶ。ｕ、＝ｖｄｄ／２のバイアス
点では、利得は下記のようになる。

これは、デバイスの幾何形状のみに依存する定数である
。

出力信号の揺れが大きくなると、項 はもはや１に等しくなく、（１４）の利得式を使わなけ
ればならない。

しかし、 （１６）ｌ　ΔＶＯＩＪＩ　　ｌ　　　　＜＜　　　Ｖ
ａｄ　　Ｖｏｕｔ　−ｖＴの場合、式（１５）は有効な
近似となる。

第２図は、精密利得増幅器の別の実施例を示したもので
ある。第２図の精密増幅器はいくつかの点で第１図の精
密増幅器に類似しているが、精密に増幅できる信号の電
圧範囲が拡大している。この範囲の拡大を可能にするに
は、利得設定ＦＥＴ対（Ｑｌ゛とＱ２゛）をその線形領
域で動作させながら、合成ネットワークの適切なバイア
ス制御を実現する方法を見つけなければならない。第１
図と第２図を比較すると、この２つの回路の違いは、Ｐ
チャネルＦＥＴデバイスＰ３がＰチャネルＦＥＴデバイ
スＱ１“とＱ２°の共通ドレインと、演算増幅器１０゛
の非反転入力とＦＥＴデバイスＰ４（そのゲート端子と
ドレイン端子は接地されている）のソースが共用する共
通ノード（Ｂｏ）との間に挿入されていることだけであ
ることがわかる。そうすることにより、入り信号の電圧
範囲を大きく拡大することができる。

次に、これらのＰチャネルＦＥＴデバイスの設計物性を
決定するための数学的モデルを示す。

通常の回路動作中、演算増幅器のフィードバック接続に
より、ノードＢはｖＡｏｏに保たれ、それによって電流
Ｉ４が次のように確立される。

（１７）　Ｉ＋＝０．５Ｋ（ＩＪ／Ｌ）ａ４（０，５Ｖ
ｄｄ−Ｖｔ）　２Ｐ３中の電流は次式で与えられる。

（１８）　ｌ３＝０．５Ｋ（ＩＪ／Ｌ）ａ３（０，５Ｖ
ｄｄ−Ｖｘ−Ｖｔ）　”Ｉ３はＩ４と等しいので、これ
を一定と考えることができ、したがってＰ３のＷ／Ｌ比
を調節することにより、ｖＸの値を設定できることに留
意されたい。小さな信号の分析を示すと明らかになる理
由から、Ｑｌ“とＱ２°はその線形領域、すなわちＶｓ
ｏ＜　（Ｖｓｏ−ＶＴ）で動作することが望ましい。第
２図から、それには次の不等式が成立する必要のあるこ
とがわかる。

（１９ａ）　ｖＸ　＜　（Ｌｄ−Ｌｎ−Ｖｒ）かつ（１
９ｂ）　　　Ｖｘ　　　＜　　　（Ｖｄｄ−Ｖ、、ｔ−
Ｖｒ）最大入力電圧および出力電圧レベルがわかればＶ
ｘの最大値が確定でき、次に式（１８）を使ってＰ３の
Ｗ／Ｌ比を設定することができる。

ＱｌｏとＱ２“はその線形領域で動作するので、それら
の電流方程式は次のようになる。　。

（２０）　Ｉ　＋二Ｋ（Ｗ／Ｌ）ａｔ　（Ｖｄｄ−Ｖｔ
　。−ＶＴ−０，５ＶＸ）ＶＸ（２１）　ｈ”Ｋ　（Ｉ
Ｊ／Ｌ）　Ｑ２　（Ｌｄ−Ｖ　ｌ　ｎ−ＶＴ−０，５Ｖ
ｘ）ＶｘノードＣでの電流を合計することにより、次式
％式％ 入力電圧に関する偏導関数をとると、次式が得られる。

（’２３）（δＩ、／δＶ＋ｎ）÷（δＩ２／δｖ１ｏ
）二〇式（２０）と（２１）から次式が得られる。

（２４）Ｋ（Ｗ／Ｌ）ｏ＋”（Ｋ（讐／Ｌ）ａ２（δＶ
、、　、／δＶｉ、））＝０利得Ａｖについて式を解く
と、次式が得られる。

（２５）Ａｖ−δｖＯｕＩ／δＶ＋ｎ＝−［（Ｗ／Ｌ）
Ｑ＋／（ＩＪ／Ｌ）ｏ２］”−Ｇただし、 （２Ｇ）Ｇ＝［（υ／Ｌ）ｏ＋／　（ＩＪ／Ｌ）　Ｑ２
］Ｑ１とＱ２がその線形領域で動作する限り、（２５）
が成立することに留意されたい。

このために、式（１６）で上限が設定される第１図の回
路の場合よりもずっと大きな信号が処理できる。

Ｅ０発明の効果 デジタル回路素子のみで構成されかつ単一レベルの電源
で動作するので、半導体チップ上に集積するのに適した
精密利得増幅器回路が得られる。

【図面の簡単な説明】

第１図は、本発明の教示にもとづく精密利得増幅器回路
を示す回路図である。 第２図は、本発明の別の実施例を示す回路図である。 第３図は、第１図の精密利得増幅器の等価回路図であり
、この回路は利得設定ＦＥＴデバイスの設計パラメータ
を理解するのに有用である。 １０・・・・演算増幅器、１２・・・・分′圧器ネット
ワーク、１４・・・・利得設定回路構造、１６．１８・
・・・ノード。 出願人　　インターナショナル・ビジネス・マシーンズ
申コーポレーション

Claims (1)

1. 【特許請求の範囲】 反転入力端子、非反転入力端子、および出力端子を有す
   る高利得増幅回路（１０）と、 上記反転入力端子に供給する基準バイアス電圧を発生す
   るための電圧分圧ネットワーク（１２）と、 上記高利得増幅回路の利得を調整するための利得調整手
   段であって、単一レベルの電圧を供給する電源（Ｖ＿ｄ
   ＿ｄ）に接続される第１のノード、非反転入力端子に接
   続された第２のノード、入力信号源（Ｖ＿ｉ＿ｎ）に接
   続される第１の制御端子、および上記出力端子に接続さ
   れた第２の制御端子を有する利得調整手段（１４）と、 上記第２のノードに接続されたソース端子および基板端
   子、および基準電位に接続される制御端子およびドレー
   ン端子を有するＦＥＴデバイスとを含み、他の構成素子
   と共に集積回路チップ上に形成するのに適した増幅器回
   路構成。