JPH11273360A

JPH11273360A - 強誘電体記憶装置

Info

Publication number: JPH11273360A
Application number: JP10067507A
Authority: JP
Inventors: Sumio Tanaka; 寿実夫田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1998-03-17
Filing date: 1998-03-17
Publication date: 1999-10-08
Also published as: KR19990077939A; KR100320893B1; US6191971B1

Abstract

(57)【要約】【課題】ウェーハ内のチップが形成された位置によって
ビット線の高レベルと低レベルがばらついても、参照電
位と高レベルあるいは低レベルとの充分な余裕を確保で
き、データの誤読み出しを防止できる強誘電体記憶装置
を提供することを目的とする。【解決手段】強誘電体膜の分極の向きに対応した高レベ
ルと低レベルをビット線に読み出し、このビット線と対
をなす参照用のビット線に参照電位を印加し、上記ビッ
ト線の電位と参照用のビット線の参照電位とを比較して
記憶データのセンスおよび再書き込みを行う強誘電体記
憶装置において、ビット線の高レベルと低レベルに応じ
て複数の電圧レベルの中から参照電位を設定する手段１
０５，１１１，１１２を設けたことを特徴としている。
参照電位が可変であるので、強誘電体キャパシタの特性
がばらついても最適な参照電位を印加できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、キャパシタの電
極間に設けた強誘電体膜の分極の状態に応じてデータを
記憶し、この強誘電体膜の分極状態に応じたビット線電
位の変化を検知して記憶データを読み出す強誘電体記憶
装置に関する。

【０００２】

【従来の技術】従来、強誘電体記憶装置の基本となる回
路部は、例えば図１７に示すように構成されている。こ
こでは、強誘電体記憶装置におけるメモリセル、ダミー
セル、センスおよび再書き込み用アンプ（センスアン
プ）、及びその周辺回路の要部を抽出して示している。
メモリセルＭＣ１，ＭＣ２はそれぞれ、強誘電体キャパ
シタ１０，１１と選択トランジスタ１４，１５とから構
成され、ダミーセルＤＣａ，ＤＣｂはそれぞれ、強誘電
体キャパシタ１２，１３と選択トランジスタ１６，１７
とから構成されている。上記メモリセルＭＣ１における
選択トランジスタ１４のゲートにはｉ行目のワード線１
９が接続され、強誘電体キャパシタ１０のプレート電極
にはｉ行目のプレート線２３が接続される。同様に、上
記メモリセルＭＣ２における選択トランジスタ１５のゲ
ートには（ｉ＋１）行目のワード線２０が接続され、強
誘電体キャパシタ１１のプレート電極には（ｉ＋１）行
目のプレート線２４が接続される。また、上記ダミーセ
ルＤＣａにおける選択トランジスタ１６のゲートにはダ
ミーワード線ａ２１が接続され、強誘電体キャパシタ
１２のプレート電極にはダミープレート線ａ２５が接
続される。更に、上記ダミーセルＤＣｂにおける選択ト
ランジスタ１７のゲートにはダミーワード線ｂ２２が接
続され、強誘電体キャパシタ１３のプレート電極にはダ
ミープレート線ｂ２６が接続されている。

【０００３】上記メモリセルＭＣ１の選択トランジスタ
１４と上記ダミーセルＤＣｂの選択トランジスタ１７の
電流通路の一端はそれぞれビット線２７に接続され、上
記メモリセルＭＣ２の選択トランジスタ１５と上記ダミ
ーセルＤＣａの選択トランジスタ１６の電流通路の一端
はそれぞれ／ビット線（“／”はバーを意味する）２８
に接続される。そして、メモリセルＭＣ１が選択された
ときにはダミーセルＤＣａが選択され、このダミーセル
ＤＣａで生成した参照電位が／ビット線２８に印加され
ることにより、／ビット線２８がビット線２７の高レベ
ルまたは低レベルを検出するための参照用のビット線と
して用いられる。一方、メモリセルＭＣ２が選択された
ときにはダミーセルＤＣｂが選択され、このダミーセル
ＤＣｂで生成した参照電位がビット線２７に印加される
ことにより、ビット線２７が／ビット線２８の高レベル
または低レベルを検出するための参照用のビット線とし
て用いられる。

【０００４】上記ビット線対２７，２８間には、センス
および再書き込み用アンプ（センスアンプ）１８が接続
され、これらビット線対２７，２８間の電位差が増幅さ
れる。また、上記ビット線対２７，２８はそれぞれ、カ
ラムを選択するためのトランジスタ３００，３０１の電
流通路を介して共通読み出しデータ線と／データ線３０
３，３０４に接続される。上記トランジスタ３００，３
０１のゲートはそれぞれカラム選択線３０２に接続さ
れ、図示しないカラムデコーダから供給されるカラム選
択信号によって選択されたカラムのセンスアンプ１８に
よる増幅信号が共通読み出しデータ線と／データ線３０
３，３０４に供給されるようになっている。

【０００５】上記のような構成において、強誘電体キャ
パシタ１０〜１３における強誘電体膜の電界及び分極の
向き（両者の向きは一致する）を、プレート線２３，２
４及びダミープレート線２５，２６からビット線２７，
２８方向を正の向きと定める。強誘電体記憶装置では、
データを記憶している強誘電体キャパシタ１０または１
１の分極状態（分極の向き）に応じてビット線２７また
は２８のレベルに高低の差が生ずる。このビット線２７
または２８のレベルと参照用のビット線２８または２７
のレベルをセンスアンプ１８でセンス及び増幅すること
により記憶データを読み出す。具体的には、図１８のタ
イミングチャートに示すように、選択するビット線を予
め０（Ｖ）に設定しておき、選択するメモリセルに接続
されているワード線とプレート線を高レベルに立ち上げ
て選択する（時刻ｔ１）。そして、上記ビット線の電位
が変化した後でセンスアンプ１８を活性化し（時刻ｔ
２）、上記強誘電体キャパシタの分極の向きに応じてビ
ット線を高レベルまたは低レベルにする。この際、ｉ行
目のワード線１９を選択したときにはダミーワード線ａ
２１を、（ｉ＋１）行目のワード線２０を選択したと
きにはダミーワード線ｂ２２をそれぞれ選択すること
により参照電位を生成している。

【０００６】ここで、電源電圧を３（Ｖ）と仮定し、選
択されたプレート線は最大３（Ｖ）になると仮定する。
また、選択されたワード線の最大値は、ビット線の高レ
ベルが強誘電体キャパシタに伝達されるように選択トラ
ンジスタのしきい値電圧落ちを補償する電圧（例えば
４．５（Ｖ））に昇圧されているものとする。

【０００７】選択されたメモリセルＭＣにおける強誘電
体キャパシタの分極の向きが上向き（プレート線側から
ビット線側）の場合は、分極と電界の方向が同じため分
極反転しない。この時のセルの分極の変化を図１９
（ａ）に示す。この場合にはセルが放出する電荷量は少
ないためビット線のレベルは低い。これに対し、分極の
向きが下向き（ビット線側からプレート線側）の場合
は、分極と電界の方向が反対のため分極反転する。この
時のセルの分極の変化を図１９（ｂ）に示す。この場合
にはセルが放出する電荷量が多いためビット線のレベル
は高い。よって、ダミーセルＤＣａ，ＤＣｂ中の強誘電
体キャパシタ１２，１３の面積をメモリセルＭＣ１，Ｍ
Ｃ２中の強誘電体キャパシタ１０，１１のｍ（＞１）倍
にして参照電位を生成し、参照用のビット線となる一方
のビット線の電位が、データが読み出される他方のビッ
ト線の高レベルと低レベルの中間のレベルが発生するよ
うに設定すれば、センスアンプ１８によりビット線対２
７，２８のレベル差をセンスできる。但し、ダミーセル
ＤＣａ，ＤＣｂ中の強誘電体キャパシタ１２，１３は、
必ず分極反転しない状態で動作するように、ダミーワー
ド線２１，２２とダミープレート線２５，２６の駆動パ
ルスを発生する必要がある。

【０００８】なお、図１９（ａ），（ｂ）では、分極が
０になるときの電圧が２つ存在するが、いずれも抗電圧
と呼ぶ。また、電圧が０の時の分極も２つ存在するが、
いずれも残留分極と呼ぶ。

【０００９】ところで、上述したような従来の強誘電体
記憶装置においては、ウェーハ内のチップが形成された
位置によって強誘電体キャパシタの特性が変化し、分極
状態に応じたビット線の高レベルと低レベルがばらつく
ことが知られている。図２０は、ウェーハ内の異なる位
置に形成されたチップにおけるビット線の高レベルと低
レベルの関係を示している。図２０から分かるように、
ビット線の低レベルは０．９２（Ｖ）から１．１２
（Ｖ）まで２００（ｍＶ）程度、高レベルは１．１７
（Ｖ）から１．３４（Ｖ）まで約１７０（ｍＶ）程度そ
れぞればらついており、ビット線の高レベルと低レベル
のばらつき方が異なっている。このため、ダミーセルを
用いて参照電位を生成する際、単純にダミーセル用の強
誘電体キャパシタ１２，１３の面積をメモリセル用の強
誘電体キャパシタ１０，１１のｍ（＞１）倍にして、ビ
ット線の高レベルと低レベルの中間レベルの参照電位を
生成しようとすると、参照電位とデータを読み出したビ
ット線の高レベルあるいは低レベルとの余裕が少なくな
り、誤読み出しが起こる恐れがある。しかも、参照電位
を図２０の破線で示すようにウェーハ内の全てのチップ
で一定の値（一律参照電位）にできたとしても、参照電
位と高レベルあるいは低レベルとの余裕が小さくなる領
域が発生するため、上述した余裕の低下を確実に回避す
ることはできない。

【００１０】また、強誘電体記憶装置においては、メモ
リセルＭＣ１，ＭＣ２とダミーセルＤＣａ，ＤＣｂで
は、強誘電体キャパシタにおける分極のプレート電圧に
対する依存性が異なることが知られている。図１９
（ａ），（ｂ）では、プレート線の電位が一定の時の分
極の様子を表したが、図２１ではプレート線の電圧（電
源電圧）を横軸にして、分極反転しない場合（低レベ
ル）、分極反転する場合（高レベル）、及びダミーセル
によって発生した分極の変化量（電荷量）を縦軸にして
表している。高レベルと低レベルの差は正の残留分極と
負の残留分極の差に比例するので、プレート線の電圧に
は依存しない。プレート線の電圧が抗電圧以下になると
分極反転しなくなるので、図２１に示すように高レベル
と低レベルの場合の差がなくなる。ダミーセルによって
発生した分極の変化量は、分極反転しない場合のｍ（＞
１）倍なので、図１９に示したようになる。

【００１１】図２１から明らかなように、メモリセルの
強誘電体キャパシタにおける分極とダミーセルの強誘電
体キャパシタにおける分極では、プレート電圧に対する
依存性が異なっている。一方、製品を実際に使用する上
では、電源電圧にある程度の振れ（変動）を許してい
る。例えば、通常３Ｖ電源と呼ばれているものでは、実
際には２．７（Ｖ）から３．６（Ｖ）までの揺れが使用
上許されている。一般にプレート電圧は、この電源電圧
に等しいのでプレート電圧もこの範囲で揺れることにな
る。図２１から分かるように、低い電圧ではダミーセル
と分極反転しない低レベルの差が小さいが、電圧が高い
ときにはむしろダミーセルと高レベルの差が小さくな
る。このためデータ読み出しの余裕が不足し、センス動
作が不安定になったりデータの誤読み出しが起こるとい
う問題がある。

【００１２】

【発明が解決しようとする課題】上記のように従来の強
誘電体記憶装置は、ウェーハ内のチップが形成された位
置によってビット線の高レベルと低レベルがばらつき、
参照電位と高レベルあるいは低レベルとの余裕が少なく
なり、データの誤読み出しが起こるという問題があっ
た。

【００１３】また、メモリセルとダミーセルでは、強誘
電体キャパシタにおける分極のプレート電圧に対する依
存性が異なるため、センスすべきビット線と参照用のビ
ット線の電位差が電源電圧に依存して変動し、データ読
み出しの余裕が不足して誤読み出しが起こるという問題
があった。

【００１４】この発明は上記のような事情に鑑みてなさ
れたもので、その目的とするところは、ウェーハ内のチ
ップが形成された位置によってビット線の高レベルと低
レベルがばらついても、参照電位と高レベルあるいは低
レベルとの充分な余裕を確保でき、データの誤読み出し
を防止できる強誘電体記憶装置を提供することにある。

【００１５】また、センスすべきビット線と参照用のビ
ット線の電位差が電源電圧に依存して変動するのを防止
してデータの誤読み出しを回避できる強誘電体記憶装置
を提供することにある。

【００１６】

【課題を解決するための手段】この発明の請求項１に記
載した強誘電体記憶装置は、強誘電体膜の分極の向きに
対応した高レベルと低レベルをビット線に読み出し、こ
のビット線と対をなす参照用のビット線に参照電位を印
加し、上記ビット線の電位と参照用のビット線の参照電
位とを比較して記憶データのセンスおよび再書き込みを
行う強誘電体記憶装置において、上記ビット線の高レベ
ルと低レベルに応じて複数の電圧レベルの中から上記参
照電位を設定する手段を設けたことを特徴としている。

【００１７】請求項２に記載したように、請求項１の強
誘電体記憶装置において、前記参照電位を設定する手段
は、ウェーハ内のチップの形成位置によってばらつく強
誘電体キャパシタの特性に対応して参照電位を設定する
ものであることを特徴とする。

【００１８】請求項３に記載したように、請求項１また
は２の強誘電体記憶装置において、参照電位を設定する
手段は、キャパシタの変位電流あるいはセンス前にキャ
パシタに蓄積した電荷を参照用のビット線に放出するこ
とにより生成されるものであることを特徴とする。

【００１９】請求項４に記載したように、請求項３の強
誘電体記憶装置において、キャパシタは、強誘電体膜を
用いたキャパシタであることを特徴とする。

【００２０】請求項５に記載したように、請求項３の強
誘電体記憶装置において、キャパシタは、常誘電体膜を
用いたキャパシタであることを特徴とする。

【００２１】請求項６に記載したように、請求項１また
は２の強誘電体記憶装置において、参照電位の電圧レベ
ルは、チップ内で生成した固定電圧に基づくものである
ことを特徴とする。

【００２２】請求項７に記載したように、請求項１また
は２の強誘電体記憶装置において、参照電位を設定する
手段は、不揮発性の記憶素子に記憶したデータに基づい
て複数の出力レベルから上記ビット線の高レベルと低レ
ベルの中間の出力レベルを選択し、固定化するものであ
ることを特徴とする。

【００２３】また、この発明の請求項８に記載した強誘
電体記憶装置は、データの読み出し時に、選択されたメ
モリセルに対応したプレート線をパルス駆動するプレー
ト線駆動回路と、上記選択されたメモリセルが接続され
たビット線と対をなす参照用のビット線に接続されたダ
ミーセルに対応したダミープレート線をパルス駆動する
ダミープレート線駆動回路とを具備し、強誘電体膜の分
極の向きに対応した高レベルと低レベルをメモリセルか
らビット線に読み出し、このビット線と対をなす参照用
のビット線にダミーセルから参照電位を印加し、上記ビ
ット線の電位と参照用のビット線の参照電位とを比較し
て記憶データのセンスおよび再書き込みを行う強誘電体
記憶装置において、上記プレート線駆動回路及び上記ダ
ミープレート線駆動回路はともに定電圧発生回路の出力
が電源として与えられており、上記定電圧発生回路は、
バンドギャップレファレンス回路と、非反転入力端に上
記バンドギャップレファレンス回路の出力電圧が印加さ
れる演算増幅器と、この演算増幅器の出力端の電位を分
圧し、上記演算増幅器の反転入力端に供給する分圧回路
とを備え、上記演算増幅器の出力端の電位を出力するこ
とを特徴としている。

【００２４】更に、この発明の請求項９に記載した強誘
電体記憶装置は、選択されたメモリセルに対応したプレ
ート線を固定化して駆動するプレート線駆動回路と、上
記選択されたメモリセルが接続されたビット線と対をな
す参照用のビット線に接続されたダミーセルに対応した
ダミープレート線を固定化して駆動するダミープレート
線駆動回路とを具備し、強誘電体膜の分極の向きに対応
した高レベルと低レベルをメモリセルからビット線に読
み出し、このビット線と対をなす参照用のビット線にダ
ミーセルから参照電位を印加し、上記ビット線の電位と
参照用のビット線の参照電位とを比較して記憶データの
センスおよび再書き込みを行う強誘電体記憶装置におい
て、上記プレート線駆動回路及び上記ダミープレート線
駆動回路はともに定電圧発生回路の出力が電源として与
えられており、上記定電圧発生回路は、バンドギャップ
レファレンス回路と、非反転入力端に上記バンドギャッ
プレファレンス回路の出力電圧が印加される演算増幅器
と、この演算増幅器の出力端の電位を分圧し、上記演算
増幅器の反転入力端に供給する分圧回路とを備え、上記
演算増幅器の出力端の電位を出力することを特徴として
いる。

【００２５】請求項１０に記載したように、請求項８ま
たは９の強誘電体記憶装置において、演算増幅器の電源
として、チップ内部に設けられた昇圧回路または降圧回
路で生成した電圧を供給することを特徴とする。

【００２６】請求項１１に記載したように、請求項８な
いし１０いずれか１つの項に記載の強誘電体記憶装置に
おいて、ダミープレート線駆動回路に電源を与える定電
圧発生回路の分圧回路は、前記演算増幅器の出力端と接
地電源間に直列接続された３つ以上の抵抗素子を備え、
これら抵抗素子の接続点のいずれか１つが選択的に前記
演算増幅器の反転入力端に接続されてなることを特徴と
する。

【００２７】請求項１のような構成によれば、参照電位
を設定する手段において設定される参照電位が可変であ
り、ビット線の高レベルと低レベルに応じた参照電位を
設定して参照用のビット線に印加することができるの
で、ウェーハ間でビット線の高レベルと低レベルが異な
っていてもチップ毎に最適な参照電位を与えることがで
きる。よって、参照電位とビット線の高レベルあるいは
低レベルとの充分な余裕を確保でき、データの誤読み出
しを防止できる。この結果、安定したセンス及び読み出
し動作が可能となる。

【００２８】請求項２に示すように、参照電位を設定す
る手段で設定される参照電位を、ウェーハ内のチップが
形成される位置に応じて変化させれば、チップ毎の強誘
電体キャパシタの特性のばらつきに対応でき、最適な参
照電位を与えることができる。

【００２９】請求項３に示すように、参照電位はキャパ
シタの変位電流あるいはセンス前にキャパシタに蓄積し
た電荷を参照用のビット線に放出することにより生成で
きる。

【００３０】上記キャパシタは、請求項４に示すように
強誘電体膜を用いたキャパシタで形成しても良く、請求
項５に示すように常誘電体膜を用いたキャパシタで形成
しても良い。

【００３１】請求項６に示すように、参照電位はチップ
内で生成した固定電圧とすることもできる。

【００３２】上記参照電位を設定する手段は、請求項７
に示すように不揮発性の記憶素子に記憶したデータに基
づいて電圧レベルを選択し、固定化するようにしても良
い。

【００３３】また、請求項８に示すような構成によれ
ば、センスすべきビット線の高レベルと低レベル及び参
照用のビット線の参照電位が外部電源電圧や温度に依存
して変化しないので、外部電源電圧の変化や温度変化に
起因するデータの誤読み出しを回避でき、安定したセン
ス及び読み出し動作が得られる。

【００３４】更に、請求項９に示すような構成であって
も、センスすべきビット線の高レベルと低レベル及び参
照用のビット線の参照電位が外部電源電圧や温度に依存
して変化しないので、外部電源電圧の変化や温度変化に
起因するデータの誤読み出しを回避でき、安定したセン
ス及び読み出し動作が得られる。

【００３５】請求項１０に示すように、演算増幅器の電
源としては、昇圧回路や降圧回路の出力電圧を用いるこ
とができる。

【００３６】請求項１１に示すように、分圧回路を抵抗
素子で形成すれば、温度特性や製造ばらつきによる分圧
比の変化を小さくできる。

【００３７】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。

【００３８】図１は、この発明の第１の実施の形態に係
る強誘電体記憶装置の概略構成を示すブロック図であ
る。アドレス信号Ａｄｄはアドレスバッファ回路１００
に供給され、このアドレスバッファ回路１００の出力信
号がローデコーダ１０１、カラムデコーダ１０２、ダミ
ーワード線駆動回路１０３、及びプレートデコーダ１０
９に供給される。上記ローデコーダ１０１によるデコー
ド出力はメモリセルアレイ１０４に供給され、上記ダミ
ーワード線駆動回路１０３の出力はダミーセル１０５に
供給される。上記メモリセルアレイ１０４の各ビット線
対毎にセンスおよび再書き込み用アンプ１０６とカラム
選択回路１０７が設けられ、カラム選択回路１０７には
上記カラムデコーダ１０２によるデコード出力が供給さ
れる。上記メモリセルアレイ１０４から読み出したデー
タは、センスおよび再書き込み用アンプ（センスアン
プ）１０６でセンス及び増幅された後、選択されたカラ
ムのデータがカラム選択回路１０７を介して入出力回路
１０８に供給され、読み出しデータＤｏｕｔとして出力
される。また、書き込みデータＤｉｎは、入出力回路１
０８に供給され、カラム選択回路１０７及びセンスアン
プ１０６を介してメモリセルアレイ１０４中の選択され
たメモリセルに書き込まれる。

【００３９】上記メモリセルアレイ１０４中の強誘電体
キャパシタのプレート電極にはプレートデコーダ１０９
の出力信号が供給され、このプレートデコーダ１０９の
電源として定電圧発生回路１１０から出力される定電圧
（２．７Ｖ）が供給される。一方、上記ダミーセル１０
５にはダミープレート線駆動回路１１１の出力信号が供
給され、このダミープレート線駆動回路１１１には可変
電圧発生回路１１２で生成された電圧３が供給される。
この可変電圧発生回路１１２は、デコーダ回路１１３の
出力信号７５，７６，…，７７に応じて異なるレベルの
電圧を出力する。上記デコーダ回路１１３は、フリップ
フロップ１１４の出力信号２０７，２０８をデコードし
て可変電圧発生回路１１２中の分圧回路の分圧比を選択
することにより、最適な出力電圧を選択する。上記フリ
ップフロップ１１４には、抵抗選択回路１１５の出力信
号１４４、フューズ回路１１６の出力信号１６２、フリ
ップフロップ制御回路１１７の出力信号２０５、及び外
部信号またはフューズの選択回路１１８の出力信号１８
２，１８３が供給されている。上記抵抗選択回路１１５
には外部端子（パッド）１４０からの信号と動作モード
選択回路１１９の出力信号１２６が供給される。上記動
作モード選択回路１１９には、アドレス信号Ａｄｄが供
給される。また、上記動作モード選択回路１１９とフュ
ーズ回路１１６と外部信号またはフューズの選択回路１
１８にはそれぞれ、信号１２４が供給される。更に、上
記フリップフロップ制御回路１１７には、信号発生回路
１２０の出力信号２５０が供給される。この信号発生回
路１２０は、チップイネーブル信号／ＣＥに基づいて、
タイミング信号２５０を生成する。

【００４０】図２は、上記図１に示した回路におけるメ
モリセルアレイ、ダミーセル、センスおよび再書き込み
用アンプ、及びカラム選択回路の要部の構成例を示す回
路図である。メモリセルアレイ１０４、センスおよび再
書き込み用アンプ１０６、カラム選択回路１０７等は、
図１７に示した従来の強誘電体記憶装置と同様であるの
で、同一構成部には同じ符号を付してその詳細な説明は
省略する。この回路部で従来の強誘電体記憶装置と異な
るのは、参照電位を生成するためのダミーセルＤＣａ，
ＤＣｂである。すなわち、ダミーセルＤＣａは選択トラ
ンジスタ１６とダミーキャパシタ５１で構成され、ダミ
ーセルＤＣｂは選択トランジスタ１７とダミーキャパシ
タ５２で構成されており、上記ダミーキャパシタ５１，
５２にはＭＯＳトランジスタのゲート酸化膜を利用した
線形のキャパシタを用いている。そして、ダミーキャパ
シタ５１，５２の線形性を確保するために、チャネル領
域に燐や砒素をドープしたデプレーション型のＭＯＳト
ランジスタで構成している。ゲート酸化膜は、強誘電体
膜と異なり、何回読み出しても疲労せず、高温で放置し
てもほとんど劣化しないという特長がある。ダミーキャ
パシタ５１，５２の静電容量をＣ_D、ビット線の寄生容
量をＣ_B、ダミープレート線２５，２６の電位をＶ_DPと
すると、ビット線の参照電位Ｖ_Rは、Ｖ_R＝Ｃ_D×Ｖ_DP／（Ｃ_D＋Ｃ_B）…（１）となる。従って、ダミープレート線２５，２６の電位を
変えることにより参照電位を変化させることができる。

【００４１】図３は、上記図１に示した回路におけるダ
ミープレート線駆動回路１１１の構成例について説明す
るためのもので、ダミーキャパシタ５１に接続されたダ
ミープレート線ａ２５を駆動する回路部を示してい
る。ダミープレート線ｂ２６を駆動する回路部も同様
に構成されている。この回路は、Ｐチャネル型ＭＯＳ
（ＰＭＯＳ）トランジスタ５６、Ｎチャネル型ＭＯＳ
（ＮＭＯＳ）トランジスタ５７，５８、及びインバータ
５５を含んで構成されている。負荷トランジスタ５６の
ソースは電源３に、駆動トランジスタ５８のソースは接
地点２にそれぞれ接続され、これらトランジスタ５６，
５８のゲートとドレインが共通接続されてインバータが
構成されている。これらトランジスタ５６，５８のゲー
トには、制御信号５３が供給され、この信号５３を反転
してダミープレート線ａ２５に供給する。このインバ
ータに与える電源３のレベルを変化させることにより、
ダミープレート線ａ２５の高レベルを可変にできる。
但し、負荷トランジスタ５６は、電源３のレベルが低下
すると電流駆動能力が低下する。そこで、この時の電流
駆動能力を補うために、負荷トランジスタと並列に負荷
トランジスタ５７を設け、インバータ５５により信号５
３の反転信号で駆動するようにしている。上記負荷トラ
ンジスタ５６、負荷トランジスタ５７及びインバータ５
５は、電源３とダミープレート線ａ２５を信号５３に
応じて接続するためのトランスファゲートを構成してい
る。そして、このトランスファゲートでダミープレート
線ａ２５を駆動することにより、電源３のレベルの低
下による電流駆動能力の低下を補償している。

【００４２】図４は、上記図３に示したダミープレート
線駆動回路１１１に電源３を与える可変電圧発生回路１
１２である。この回路１１２は、バンドギャップレファ
レンス回路７０、演算増幅器７８、分圧回路８２及びト
ランスファゲート７９，８０，…，８１等から構成され
ている。演算増幅器７８は、非反転入力端（＋）に反転
入力点（−）より高い電圧が入力されるとその出力電圧
（電源３の電位）が減少し、逆に低い電圧が入力される
と上昇する。この演算増幅回路７８は、例えばＣＭＯＳ
型のカレントミラー回路を用いて容易に実現できる。上
記演算増幅回路７８の非反転入力端（＋）には、バンド
ギャップレファレンス回路７０の出力電圧が印加されて
いる。このバンドギャップレファレンス回路７０の出力
電圧は、約１．２Ｖで外部の電源電圧や温度変化に依存
しない。演算増幅器７８の出力端と反転入力端（−）と
の間には、分圧回路８２が設けられている。演算増幅器
７８の反転入力端（−）の電位は、出力端の電位を分圧
回路８２で抵抗分割して与えており、分圧回路８２の抵
抗値（Ｒ_T−Ｒ₁）と抵抗値Ｒ₁との比を変化させるこ
とにより出力端の電位（電源３）を自由に設定できる。

【００４３】反転入力端（−）の電位＝｛（Ｒ_T−Ｒ₁）×出力端の電位｝／Ｒ₁…（２）であるので、演算増幅器７８の反転入力端（−）の電位
が非反転入力端（＋）の電位より少しでも高くなろうと
すると、出力端の電位（電源３）が減少し、これに伴っ
て反転入力端（−）の電位が減少する。一方、反転入力
端（−）の電位が非反転入力端（＋）より下がった場合
は、逆に反転入力端（−）の電位が増加しようとする。
この結果、反転入力端（−）は、非反転入力端（＋）の
電位（１．２Ｖ）に固定され、反転入力端（−）の電位
も定常的に１．２Ｖになる。図４に示したように分圧回
路８２の抵抗値Ｒ_Tを一定にしてトランスファゲート７
９，８０，８１を選択的にオン／オフ制御して抵抗値Ｒ
₁を切り換えるようにすれば、出力端の電位（電源３の
電位）はＲ₁／Ｒ_T×１．２Ｖとなり、自由に設定でき
る。しかも、この分圧回路８２は抵抗素子で形成してい
るので、温度特性や製造ばらつきによる分圧比の変化を
小さくできる。

【００４４】図５（ａ），（ｂ）はそれぞれ、上記図４
に示した回路におけるトランスファゲート７９，８０，
…，８１の構成例について説明するためのもので、
（ａ）図はシンボル図、（ｂ）図は（ａ）図の具体的な
回路図である。各トランスファゲート７９，８０，…，
８１は、ＮＭＯＳトランジスタ３０４、ＰＭＯＳトラン
ジスタ３０６及びインバータ３０５から構成されてい
る。節点３０２が高レベルの時、ＮＭＯＳトランジスタ
３０４が導通する。節点３０３は、インバータ３０５に
より低レベルになるので、ＰＭＯＳトランジスタ３０６
も導通する。従って、節点３００と節点３０１の間は導
通する。逆に節点３０２が低レベルの時は、節点３００
と節点３０１の間は非導通になる。

【００４５】上記トランスファゲート７９，８０，…，
８１による抵抗値Ｒ₁の選択は、ウェーハ内のチップの
形成位置によってばらつく強誘電体キャパシタの特性に
合わせて行う。図６は、この選択を行う動作モードに入
るための動作モード選択回路１１９の構成例である。こ
の回路は、ＰＭＯＳトランジスタ１２７，１２８、ＮＭ
ＯＳトランジスタ１２９、ナンドゲート１３０及びイン
バータ１３１から構成されている。この選択を行う動作
モードに入るためには、パッド１４１に外部電源１の電
圧よりも高い電圧を印加する必要がある。このパッド１
４１に外部電源１の電圧より少なくともＰＭＯＳトラン
ジスタ１２７と１２８のしきい値電圧の合計分高い電圧
を印加すると、ＰＭＯＳトランジスタ１２７と１２８は
ともに導通するので、節点１２３のレベルは高くなる。
通常動作の電源立ち上げで外部電源電圧１が低い段階
で、パッド１４１に比較的高いレベルの電圧が既に印加
されていると、節点１２３が次段のナンドゲート１３０
で高レベルと判定され、誤ってテストモードと判定され
る危険性がある。そこで、電源立ち上げ時に低レベルの
信号１２４を入力し、節点１２５が高レベル、節点１２
６が低レベルになるようにして、このような誤動作を防
止している。

【００４６】なお、正規のパッド以外に抵抗値Ｒ₁の選
択を行う動作モードに入ることを指示するための余分の
パッドを設けることにより同様な機能を実現できる。

【００４７】図７は、抵抗値Ｒ₁を選択するための信号
を入力する抵抗選択回路１１５である。この回路１１５
は、ＰＭＯＳトランジスタ１４５，１４６、ＮＭＯＳト
ランジスタ１４７，１４８及びインバータ１４９を含ん
で構成され、この図７の回路を必要な数だけ用意する。
パッド１４０には、抵抗値Ｒ₁を選択するのに必要な信
号が入力される。抵抗値Ｒ₁を選択する動作モードに入
ると、ここでは動作モード選択回路１１９の出力信号１
２５は低レベルになり、ＭＯＳトランジスタ１４５がオ
ン状態、ＭＯＳトランジスタ１４８がオフ状態となり、
上記パッド１４０に入力された信号と同じ信号が出力信
号１４４として出力される。これに対し、動作モード選
択回路１１９の出力信号１２５が高レベルになると、Ｍ
ＯＳトランジスタ１４５がオフ状態、ＭＯＳトランジス
タ１４８がオン状態となり、上記パッド１４０に入力さ
れた信号は出力信号１４４には伝わらない。

【００４８】図８は、選択すべき抵抗値Ｒ₁が決定した
後に、フューズを切断することにより、この抵抗値Ｒ₁
を記憶するためのフューズ回路１１６である。この回路
１１６は、フューズ１６４、ＮＭＯＳキャパシタ１６
５、ＰＭＯＳキャパシタ１６６、ＮＭＯＳトランジスタ
１６７、ナンドゲート１６８、及びインバータ１６９等
から構成され、図７の回路と同様に必要な数だけ用意さ
れている。信号１２４は、通常は高レベルで、電源立ち
上げ時に低レベルとなる。よって、フューズ１６４を切
断しないと節点１６０が外部電源１で充電されて高レベ
ルとなり、節点１６１は低レベル、出力信号１６２は高
レベルとなる。また、フューズ１６４を切断すると節点
１６０が放電されて低レベルとなるので、節点１６１は
高レベル、出力信号１６２は低レベルとなる。

【００４９】図９は、選択すべき抵抗値をアドレス信号
のような外部信号により指定するのか、選択すべき抵抗
値が決定して図８の回路で設定された抵抗値を指定する
のかを選択するための信号を出力する回路であり、図１
に示した回路における外部信号またはフューズの選択回
路１１８に対応する。この回路１１８は、フューズ１８
４、ＮＭＯＳキャパシタ１８５、ＰＭＯＳキャパシタ１
８６、ＮＭＯＳトランジスタ１８７、ナンドゲート１８
８、及びインバータ１８９，１９０等から構成されてい
る。選択すべき抵抗値を外部信号で指定する場合は、フ
ューズ１８４を切断しないので、信号１８３は低レベル
に、抵抗値が決まりフューズ１８４を切断した後は信号
１８３は高レベルになる。

【００５０】図８及び図９に示した回路において、フュ
ーズ１６４と１８４が切断される前は、節点１６０と１
８０はフューズにより高レベルに、節点１６１と１８１
は低レベルに傾く。これに対し、フューズ１６４と１８
４が切断された後は、ＮＭＯＳキャパシタ１６５と１８
５はそれぞれ節点１６０と１８０を低レベル側に、ＰＭ
ＯＳキャパシタ１６６と１８６は外部電源１の電圧が立
ち上がるときに、それぞれ節点１６１と１８１を高レベ
ルに傾ける。フューズ１６４と１８４の切断後に、フュ
ーズが完全に切断されておらず漏れ電流が流れている
と、外部電源１を極めてゆっくり投入した場合は、キャ
パシタ１６６と１８６に流れる電流が少なくなるので、
期待通りの動作をしないことがある。そこで、信号１２
４を電源投入時に低レベルにすれば、キャパシタ１６６
と１８６が働かなくても節点１６１と１８１は高レベル
に、節点１６０と１８０は低レベルになり、上記のよう
な問題は回避される。

【００５１】図１０は、抵抗選択を外部信号で行うのか
フューズの切断によって生成した信号で行うのかを後段
に伝えて切り換えるためのフリップフロップ１１４であ
る。このフリップフロップ１１４は、トランスファゲー
ト２０９，２１０，２１１及びインバータ２１２，２１
３，２１４から構成されている。上記各トランスファゲ
ート２０９，２１０，２１１は、図５（ａ），（ｂ）と
同様に構成されている。また、上記インバータ２１２と
２１３は入力端と出力端が相互接続されてラッチ回路を
構成している。もし、図９に示した回路におけるフュー
ズ１８４が切断されていない場合は、信号１８２は高レ
ベルに、信号１８３は低レベルになるので、フューズ切
断前の外部入力信号１４４がトランスファゲート２０９
を介して節点２０４に現れる。フューズ１８４が切断さ
れている場合は、信号１８２は低レベルに、信号１８３
は高レベルになるので、図８に示した回路における出力
信号１６２がトランスファゲート２１０を介して節点２
０４に現れる。この節点２０４の電位は信号２０５に制
御されてインバータ２１２と２１３とからなるラッチ回
路に記憶され、信号２０７として出力されるとともに、
インバータ２１４で反転されて信号２０８として出力さ
れる。

【００５２】図１１は、上記図１０に示した回路におけ
るトランスファゲート２１１を制御する信号２０５を発
生するフリップフロップ制御回路１１７である。この回
路は、偶数段のインバータ遅延回路２６１、奇数段のイ
ンバータ遅延回路２６２、ナンドゲート２６３、インバ
ータ２６４、ノアゲート２６５、インバータ２６６，２
６７及びナンドゲート２６８等から構成されている。先
ずフューズ１６４，１８４の切断前の状態を考える。こ
の時、図９の選択回路１１８の出力信号１８３は低レベ
ルであるので、インバータ２６７の出力信号２５９は高
レベルになる。従って、ナンドゲート２６８は、インバ
ータ２６６の出力信号２５７の反転信号を出力信号２０
５として出力する。図６に示した抵抗選択回路１１５の
節点１４１に印加する電圧を電源電圧より充分に高くす
ると、この回路の出力信号１２６は高レベルになるの
で、インバータ２６４の出力信号２５５は低レベルにな
る。従って、ノアゲート２６５は、ナンドゲート２６３
の出力信号２５３の反転信号を出力信号２５６として出
力する。

【００５３】図１２は、この時の主な信号のタイミング
チャートであり、図１に示した回路における信号発生回
路１２０の機能を表している。図１２に示す如く、チッ
プイネーブル信号／ＣＥが低レベルになり、チップが選
択されると、少し遅れてアドレスバッファ回路１００を
活性化する信号２５０が高レベルになる。信号２５０
は、図１１の偶数段のインバータ遅延回路２６１により
少し遅れて立ち上がり、奇数段のインバータ遅延回路２
６２の時間幅経過した後にたち下がるパルス信号２０５
を発生する。従って、信号２０５が高レベルの間に図１
０のインバータ２１２と２１３とで構成されるラッチ回
路に図７の回路におけるパッド１４０への入力信号と同
じ信号１４４が記憶される。その後、図６の節点１４１
に与える信号を通常の電位に戻せば、フリップフロップ
に抵抗値を指定する情報が記憶された状態で、通常動作
を行えるようになる。この時、メモリセルの信号とダミ
ーセルの信号を比べることにより選択した抵抗値Ｒ₁が
適当か否か調べることができる。このようにして適当な
抵抗値が定まったら、図９のフューズ１８４を適宜切断
する。この時、外部信号またはフューズの選択回路１１
８の出力信号１８３は高レベルになるので、節点２５９
は低レベル、節点２０５は節点２５７の信号に無関係に
高レベルになる。図１０のフリップフロップ１１４に
は、図８のフューズ回路１１６でフューズ１６４を切断
したか否かで記憶された信号１６２が伝わる。従って、
フューズ回路１１６のフューズ１６４を抵抗値に合わせ
て切断するか否かを設定すれば、電源が立ち上がってい
る限りフリップフロップ１１４にはフューズ１６４で選
択された信号が蓄えられる。

【００５４】フリップフロップ１１４に蓄えられた抵抗
Ｒ₁を選択するための情報（信号２０７ａ／２０８ａ，
２０７ｂ／２０８ｂ，…，２０７ｃ／２０８ｃ）は、図
１３に示すようなデコーダ１１３に供給され、１つの信
号だけが高レベルになり、他の信号は全て低レベルにな
るような出力信号７５，７６，…，７７に変換される。

【００５５】なお、抵抗値の選択にフューズの切断の代
わりにフューズの溶着を用いたり、あるいは他の不揮発
性の記憶素子を設け、この記憶素子に記憶したデータを
用いて同様な選択を行うことも可能である。

【００５６】図１４は、上記図１に示した回路における
プレート線の電圧を発生するプレートデコーダ１０９の
構成例を示している。このプレートデコーダ１０９は、
ＰＭＯＳトランジスタ６４，６９，７９とＮＭＯＳトラ
ンジスタ６５，６６で構成され、全てのワード線毎に１
つずつ設けられている。このプレートデコーダ１０９
は、ワード線の電位とアドレスバッファ回路１００から
出力されるプレートクロックの論理積を取るアンドゲー
トになっており、ワード線が選択された行のプレート線
のみが選択的にプレートクロックにより制御される。こ
の時のプレート線の電位は、プレートデコーダ１０９の
電源４の電圧で決定される。

【００５７】ここで、図２１に示されるように、ビット
線７２に読み出される電位は、プレート線の電位に依存
するが、このプレートデコーダ１０９の電源４の電位を
外部の電源電圧に依存しないように設計すればプレート
線の電位は外部電源電圧に依存しなくなる。同様にダミ
ーワード線とダミープレートクロックの論理積を取るこ
とにより、ダミープレートデコーダを形成する。図３の
制御信号５３は、この論理積の否定論理で発生すること
ができる。そして、ダミープレートデコーダの電源を外
部電源電圧に依存しないようにすれば、参照電位も外部
電源電圧に依存しない。また、この時、電源４の代わり
に図４に示した可変電圧発生回路から供給される電源３
を加えれば、外部電源電圧に依存せず、且つ出力レベル
が可変であるダミープレート線の電位を直接得ることも
できる。

【００５８】図１５は、上記図１に示した回路における
定電圧発生回路１１０の構成例を示しており、上記プレ
ートデコーダ１０９に外部電源の電圧に依存しない内部
電源電圧４を発生する回路である。この回路１１０は、
バンドギャップレファレンス回路９０、演算増幅器９４
及び分圧回路９１で構成されている。演算増幅器９４の
非反転入力端（＋）にはバンドギャップレファレンス回
路９０の出力電圧が印加され、出力端と反転入力端
（−）間には分圧回路９１が設けられている。ここで、
バンドギャップレファレンス回路９０の出力電圧は約
１．２Ｖで外部の電源電圧や温度変化に依存しない。分
圧回路９１は、演算増幅器９４の出力端と接地点間に抵
抗９２，９３が直列接続されて構成され、抵抗９２，９
３の接続点が演算増幅器９４の反転入力端（−）に接続
されている。このように、分圧回路９１を抵抗素子で形
成すれば、温度特性や製造ばらつきによる分圧比の変化
を小さくできる。演算増幅器９４は、反転入力端（−）
に非反転入力端（＋）より高い電圧が入力されるとその
出力電圧（電源４の電圧）が減少し、逆に低い電圧が入
力されると上昇する。この演算増幅器９４は、ＣＭＯＳ
カレントミラー回路を用いて容易に実現できる。こうし
て、反転入力端（−）の電位は、出力電圧（電源４の電
圧）を抵抗９２と抵抗９３の抵抗分割により所定値に設
定している。

【００５９】すなわち、反転入力端（−）の電位＝Ｒ×出力端（電源３）の電位…（３）ここで、Ｒ＝抵抗９３／（抵抗９３＋抵抗９２）となる
ので、反転入力端（−）の電位が非反転入力端（＋）の
電位より少しでも高くなろうとすると反転入力端（−）
の電位は減少して出力電位は減少する。反転入力端
（−）の電位が非反転入力端（＋）より下がった場合
は、逆に反転入力端（−）の電位は増加しようとする。
このようにして、演算増幅器９４の反転入力端（−）の
電位は非反転入力端（＋）の電位（１．２Ｖ）に固定さ
れ、反転入力端（−）の電位も定常的に１．２Ｖにな
る。ここで、抵抗値の比をＲ＝１．２／２．７に設定す
れば、（３）式から明らかなように定電圧発生回路１１
０の出力電位（電源４）は外部の電源電圧に依存しない
２．７Ｖとなる。

【００６０】上記のような構成によれば、可変電圧発生
回路１１２からダミープレート線駆動回路１１１に与え
る電圧を可変にすることにより、ダミーセル１０５を用
いて参照用のビット線に与える参照電位を可変化できる
ので、ウェーハ内のチップが形成される位置によってビ
ット線の高レベルと低レベルがばらついても、チップ毎
に最適な参照電位を与えることができる。よって、参照
電位とビット線の高レベルあるいは低レベルとの充分な
余裕を確保でき、データの誤読み出しを防止できる。こ
の結果、安定したセンス及び読み出し動作が可能とな
る。

【００６１】また、定電圧発生回路１１０によって電源
電圧や温度に依存しない電圧をプレートデコーダ１０９
に与えることにより、センスすべきビット線と参照用の
ビット線の電位差が電源電圧に依存して変動するのを防
止でき、データの誤読み出しを回避できる。

【００６２】更に、この発明により、例えば図２０に破
線で示すような低レベルから一定の電圧だけ高い参照電
位をチップに合わせて発生することが可能になり、単に
歩留まりが向上するだけでなく、電気的な余裕が広い強
誘電体記憶装置を実現することができる。

【００６３】なお、この発明は上述した実施の形態に限
定されるものではなく、要旨を逸脱しない範囲で種々変
形して実施することが可能である。例えば、上記実施の
形態では、ダミーキャパシタに線形のキャパシタ５１，
５２を用いる場合を説明したが、図１６に示すように強
誘電体キャパシタ２８６，２８７を用いても良い。この
場合には、ＰＭＯＳトランジスタ２８４，２８５を設
け、チップイネーブル信号／ＣＥが高レベルであるチッ
プ非選択時に低レベルとなるダミーセルプリチャージ制
御信号２８２，２８３によって、ダミーワード線２１や
２２が閉じている間に節点２８０あるいは２８１をそれ
ぞれ内部電源３のレベルまで充電しておく。そして、ダ
ミーワード線２１あるいは２２が選択されたとき、ダミ
ーセル２８６あるいは２８７に蓄えられていた電荷を参
照用のビット線に放出してビット線の高レベルと低レベ
ルの中間の電圧を発生する。従って、内部電源３の電圧
を調整することにより、この蓄積する電荷量を変えれば
参照用のビット線のレベルも変化させることが可能にな
る。その他、どのようなダミーセルに対してもこの発明
が適用できることは明白である。

【００６４】また、上述した説明では、センス動作前の
参照用のビット線の参照電位をダミーキャパシタを用い
て発生したが、この参照用のビット線の参照電位は図１
５と同様な回路を用いてチップ内部で直接発生すること
も可能である。この場合は、図２に示した回路における
ダミーセルＤＣａ，ＤＣｂの節点３１あるいは３２に生
成した固定電位を直接印加する。但し、センス動作が開
始する前には、一旦選択したダミーワード線２１あるい
は２２を閉じて、この電位がセンスアンプの動作を妨害
しないようにする必要がある。この参照用のビット線の
参照電位は、図１５の回路と同様に変化させることは勿
論可能である。

【００６５】更に、選択したプレート線にパルスを印加
してセルの分極に従ってビット線電位を取り出し、セン
ス及び再書き込みを行う方式を例にとって説明したが、
ＤＲＡＭと同じようにプレート電圧を電源電圧の約半分
に固定電位化し、読み出す方式にも適用可能である。こ
の場合、セルが選択されていないときには、セルに電界
を印加しないように、メモリセルの記憶ノード、すなわ
ち図２の節点２９や３０、あるいはダミーセルの記憶ノ
ードである節点３１や３２にもプレート電極と同じ電位
を印加する必要がある。また、記憶ノードの電荷はリー
ク電流により少しずつ失われるので、ＤＲＡＭと同様に
一定期間でリフレッシュする必要がある。センスの前
は、ビット線を０Ｖに設定しておく。ここでワード線を
選択して選択トランジスタをオンすると、分極反転する
方が分極反転しないよりもビット線の電位が高くなるの
で、これまで説明してきた回路と同様な強誘電体記憶装
置の動作が可能になる。この場合もプレート電位を２．
７Ｖに固定化すれば、電源電圧依存性の問題がなくなる
のは明らかである。

【００６６】以上の説明では、プレート線やダミープレ
ート線の電位を外部電源電圧の仕様の最小値に設定し
た。ここで、内部の固定化した電圧が外部の電源電圧に
依存しない性質は、図１５の回路ではバンドギャップレ
ファレンス回路９０の出力が外部の電源電圧に依存しな
いことに起因する。従って、抵抗値の比を変えることに
よりこの電圧を電源電圧の仕様の最小値よりも下げるこ
とも可能である。但し、図２１からも分かるように、こ
の場合は抗電圧以下には下げられないことに注意する必
要がある。

【００６７】一般に、周辺回路は電源電圧が高い方が高
速性に優れる。この観点から、逆にプレート線やダミー
プレート線の電位を電源電圧よりも昇圧することも考え
られる。この場合は、図１５の演算増幅器９４の電源に
チップの内部回路で昇圧された電圧を印加すれば良い。
この場合も、バンドギャップレファレンス回路９０の出
力により、昇圧された電位が電源電圧に依存しないこと
が保証される。また、降圧回路で生成した電圧を供給し
ても良い。

【００６８】

【発明の効果】以上説明したように、この発明によれ
ば、ウェーハ内のチップが形成された位置によってビッ
ト線の高レベルと低レベルがばらついても、参照電位と
高レベルあるいは低レベルとの充分な余裕を確保でき、
データの誤読み出しを防止できる強誘電体記憶装置が得
られる。

【００６９】また、センスすべきビット線と参照用のビ
ット線の電位差が電源電圧に依存して変動するのを防止
してデータの誤読み出しを回避できる強誘電体記憶装置
が得られる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る強誘電体記
憶装置の概略構成を示すブロック図。

【図２】図１に示した回路におけるメモリセルアレイ、
ダミーセル、センスおよび再書き込み用アンプ、及びカ
ラム選択回路の要部の構成例を示す回路図。

【図３】図１に示した回路におけるダミープレート線駆
動回路の構成例について説明するための回路図。

【図４】図３に示したダミープレート線駆動回路に電源
を与える可変電圧発生回路の構成例を示す回路図。

【図５】図４に示した回路におけるトランスファゲート
の構成例について説明するためのもので、（ａ）図はシ
ンボル図、（ｂ）図は（ａ）図の具体的な回路図。

【図６】抵抗値の選択を行う動作モードに入るための動
作モード選択回路の構成例を示す回路図。

【図７】抵抗値を選択するための信号を入力する抵抗選
択回路の構成例を示す回路図。

【図８】抵抗値を記憶するためのフューズ回路の構成例
を示す回路図。

【図９】図１に示した回路における外部信号またはフュ
ーズの選択回路の構成例を示す回路図。

【図１０】抵抗選択を外部信号で行うのかフューズの切
断によって生成した信号で行うのかを後段に伝えて切り
換えるためのフリップフロップの構成例を示す回路図。

【図１１】図１０に示した回路におけるトランスファゲ
ートを制御する信号を発生するフリップフロップ制御回
路の構成例を示す回路図。

【図１２】図１に示した回路における信号発生回路の機
能を説明するためのタイミングチャート。

【図１３】図１に示した回路におけるデコーダ回路の構
成例を示す回路図。

【図１４】図１に示した回路におけるプレート線の電圧
を発生するプレートデコーダの構成例を示す回路図。

【図１５】図１に示した回路における定電圧発生回路の
構成例を示す回路図。

【図１６】この発明の第２の実施の形態に係る強誘電体
記憶装置について説明するためのもので、ダミーセル部
の構成例を示す回路図。

【図１７】従来の強誘電体記憶装置について説明するた
めのもので、基本構成の要部を抽出して示す回路図。

【図１８】図１７に示した回路におけるデータの読み出
し動作について説明するためのタイミングチャート。

【図１９】強誘電体膜の分極の電荷量と電極間の電圧の
関係について説明するためのもので、（ａ）図はビット
線電位が低レベルの時の関係、（ｂ）図はビット線電位
が高レベルの時の関係。

【図２０】ウェーハ内の異なる位置に形成されたチップ
におけるビット線の高レベルと低レベルの関係を示す分
布図。

【図２１】強誘電体膜の分極の電荷量と電源電圧の関係
を示す特性図。

【符号の説明】

１００…アドレスバッファ回路、１０１…ローデコー
ダ、１０２…カラムデコーダ、１０３…ダミーワード線
駆動回路、１０４…メモリセルアレイ、１０５…ダミー
セル、１０６…センスおよび再書き込み用アンプ、１０
７…カラム選択回路、１０８…入出力回路、１０９…プ
レートデコーダ、１１０…定電圧発生回路、１１１…ダ
ミープレート線駆動回路、１１２…可変電圧発生回路、
１１３…デコーダ回路、１１４…フリップフロップ、１
１５…抵抗選択回路、１１６…フューズ回路、１１７…
フリップフロップ制御回路、１１８…外部信号またはフ
ューズの選択回路、１１９…動作モード選択回路、１２
０…信号発生回路、Ａｄｄ…アドレス信号、／ＣＥ…チ
ップイネーブル信号、Ｄｉｎ…書き込みデータ、Ｄｏｕ
ｔ…読み出しデータ、７０，９０…バンドギャップレフ
ァレンス回路、７８，９４…演算増幅器、７９，８０，
８１…トランスファゲート、８２，９１…分圧回路。

Claims

【特許請求の範囲】

【請求項１】強誘電体膜の分極の向きに対応した高レ
ベルと低レベルをビット線に読み出し、このビット線と
対をなす参照用のビット線に参照電位を印加し、上記ビ
ット線の電位と参照用のビット線の参照電位とを比較し
て記憶データのセンスおよび再書き込みを行う強誘電体
記憶装置において、上記ビット線の高レベルと低レベルに応じて複数の電圧
レベルの中から上記参照電位を設定する手段を設けたこ
とを特徴とする強誘電体記憶装置。
【請求項２】前記参照電位を設定する手段は、ウェー
ハ内のチップの形成位置によってばらつく強誘電体キャ
パシタの特性に対応して参照電位を設定するものである
ことを特徴とする請求項１に記載の強誘電体記憶装置。
【請求項３】前記参照電位を設定する手段は、キャパ
シタの変位電流あるいはセンス前にキャパシタに蓄積し
た電荷を参照用のビット線に放出することにより生成さ
れるものであることを特徴とする請求項１または２に記
載の強誘電体記憶装置。
【請求項４】前記キャパシタは、強誘電体膜を用いた
キャパシタであることを特徴とする請求項３に記載の強
誘電体記憶装置。
【請求項５】前記キャパシタは、常誘電体膜を用いた
キャパシタであることを特徴とする請求項３に記載の強
誘電体記憶装置。
【請求項６】前記参照電位の電圧レベルは、チップ内
で生成した固定電圧に基づくものであることを特徴とす
る請求項１または２に記載の強誘電体記憶装置。
【請求項７】前記参照電位を設定する手段は、不揮発
性の記憶素子に記憶したデータに基づいて複数の出力レ
ベルから上記ビット線の高レベルと低レベルの中間の出
力レベルを選択し、固定化するものであることを特徴と
する請求項１または２に記載の強誘電体記憶装置。
【請求項８】データの読み出し時に、選択されたメモ
リセルに対応したプレート線をパルス駆動するプレート
線駆動回路と、上記選択されたメモリセルが接続された
ビット線と対をなす参照用のビット線に接続されたダミ
ーセルに対応したダミープレート線をパルス駆動するダ
ミープレート線駆動回路とを具備し、強誘電体膜の分極の向きに対応した高レベルと低レベル
をメモリセルからビット線に読み出し、このビット線と
対をなす参照用のビット線にダミーセルから参照電位を
印加し、上記ビット線の電位と参照用のビット線の参照
電位とを比較して記憶データのセンスおよび再書き込み
を行う強誘電体記憶装置において、上記プレート線駆動回路及び上記ダミープレート線駆動
回路はともに定電圧発生回路の出力が電源として与えら
れており、上記定電圧発生回路は、バンドギャップレファレンス回
路と、非反転入力端に上記バンドギャップレファレンス
回路の出力電圧が印加される演算増幅器と、この演算増
幅器の出力端の電位を分圧し、上記演算増幅器の反転入
力端に供給する分圧回路とを備え、上記演算増幅器の出
力端の電位を出力することを特徴とする強誘電体記憶装
置。
【請求項９】選択されたメモリセルに対応したプレー
ト線を固定化して駆動するプレート線駆動回路と、上記
選択されたメモリセルが接続されたビット線と対をなす
参照用のビット線に接続されたダミーセルに対応したダ
ミープレート線を固定化して駆動するダミープレート線
駆動回路とを具備し、強誘電体膜の分極の向きに対応した高レベルと低レベル
をメモリセルからビット線に読み出し、このビット線と
対をなす参照用のビット線にダミーセルから参照電位を
印加し、上記ビット線の電位と参照用のビット線の参照
電位とを比較して記憶データのセンスおよび再書き込み
を行う強誘電体記憶装置において、上記プレート線駆動回路及び上記ダミープレート線駆動
回路はともに定電圧発生回路の出力が電源として与えら
れており、上記定電圧発生回路は、バンドギャップレファレンス回
路と、非反転入力端に上記バンドギャップレファレンス
回路の出力電圧が印加される演算増幅器と、この演算増
幅器の出力端の電位を分圧し、上記演算増幅器の反転入
力端に供給する分圧回路とを備え、上記演算増幅器の出
力端の電位を出力することを特徴とする強誘電体記憶装
置。
【請求項１０】前記演算増幅器の電源として、チップ
内部に設けられた昇圧回路または降圧回路で生成した電
圧を供給することを特徴とする請求項８または９に記載
の強誘電体記憶装置。
【請求項１１】前記ダミープレート線駆動回路に電源
を与える定電圧発生回路の分圧回路は、前記演算増幅器
の出力端と接地電源間に直列接続された３つ以上の抵抗
素子を備え、これら抵抗素子の接続点のいずれか１つが
選択的に前記演算増幅器の反転入力端に接続されてなる
ことを特徴とする請求項８ないし１０いずれか１つの項
に記載の強誘電体記憶装置。