JP4416474B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置、特にＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）に適用して有効な技術に関する。

ＳＲＡＭメモリセルにおいては、一対の選択トランジスタ、一対のドライバトランジスタ、及び上記一対のドライバトランジスタのドレイン電極に接続された一対のプルアップ素子を含んで成る。上記プルアップ素子には負抵抗あるいはｐチャネル型ＭＯＳトランジスタが用いられるが、メモリセル面積の縮小化のため、上記プルアップ素子を多結晶シリコンで形成して選択トランジスタ及びドライバトランジスタ上に積層することが行われる。また、上記プルアップ素子をメモリセルから削減可能とする技術として、特許文献１に記載された技術が知られている。それによれば、チップ非選択モード時にはワード線が中間電位に保たれ、電源からパストランジスタを介してメモリセルに電力が供給されてデータが保持される。データ読み出しは非選択セルワード線の電位を引き上げてメモリセルとビット線を切り離し、パストランジスタのゲート電極をハイインピーダンスにしてビット線への電源供給を停止する。そして、選択セルのワード線を０Ｖにして選択トランジスタを完全にオン状態にしてデータの読み出しが行われる。上記選択トランジスタをｐチャネル型ＭＯＳトランジスタで構成し、上記ドライバトランジスタをｎチャネル型ＭＯＳトランジスタで形成し、チップ非選択モード時には上記選択トランジスタをプルアップ素子として機能させることでプルアップ素子を省略し、それによってＳＲＡＭのメモリセルを４個のトランジスタで形成することができる。

特開平７−３０２８４７号公報（図１）

ＳＲＡＭのメモリセルを４個のＭＯＳトランジスタで構成することは、素子数が少ない分、メモリセルのチップ占有面積を小さくすることができる。しかしながら、４個のＭＯＳトランジスタで構成されたメモリセル（「４Ｔメモリセル」という）は、以下に述べるように幾つかの欠点があるため、ＳＲＡＭセル構成の主流には至らない。

〔１〕第１に、４Ｔメモリセルは情報を保持するための製造及び設計マージンの確保が難しい。

４Ｔメモリセルがアレイ状に配置されて成るＳＲＡＭ（これを「４Ｔ−ＳＲＡＭ」と略記する）の情報保持条件を説明する。図３に示される４Ｔメモリセルは、互いにクロス結合された一対のドライバＭＯＳトランジスタＭＮ１，ＭＮ２と、この一対のドライバＭＯＳトランジスタのクロス結合ノードを、ワード線ＷＬの電位レベルに応じて、対応するデータ線対ＢＬ，ＢＬ＊（＊はローアクティブ又は信号反転を意味する）に結合するための一対のトランスファＭＯＳトランジスタＭＰ１，ＭＰ２とを含んで成る。上記ドライバＭＯＳトランジスタＭＮ１，ＭＮ２はｎチャネル型とされ、上記トランスファＭＯＳトランジスタＭＰ１，ＭＰ２はｐチャネル型とされる。ＭＯＳトランジスタＭＰ１のドレインがハイレベル、ＭＯＳトランジスタＭＰ２のドレインをローレベルとする。ＭＯＳトランジスタＭＰ１が流すことができるドレイン電流をＩｔ−１とし、ＭＯＳトランジスタＭＰ２が流すことができるドレイン電流をＩｔ−２とする。ＭＯＳトランジスタＭＰ１とｐチャンネル型ＭＯＳトランジスタＭＰ２は、どちらもオフ電流であり、サブスレッショルド電流が流れる。サブスレッショルド電流は、熱励起で決まる電流であり、Ｖｄｓによる電流差は小さく、ＭＯＳトランジスタＭＰ１とＭＯＳトランジスタＭＰ２は、殆ど同じオフ電流を流すことができる。

ＭＯＳトランジスタＭＮ２がオンしており、Ｉｔ−２よりはるかに大きな電流駆動能力を持つためにローレベル電位の保持は容易である。

ＭＯＳトランジスタＭＮ１はオフしており、そのリーク電流をＩｄ−１とすると、Ｉｔ−１よりＩｄ−１が小さいことがハイレベル電位の保持条件となる。

図４には４Ｔメモリセルの温度特性が示される。

図４において、Ｉｄ−２はＭＯＳトランジスタＭＮ２のゲート電流、Ｉｄ−３はＭＯＳトランジスタＭＮ１のバンド間トンネル電流（ＧＩＤＬ；Gate Induced Drain Leakage）、Ｉｄ−４はＭＯＳトランジスタＭＮ１のサブスレッショルド電流である。Ｉｄ−１は、Ｉｄ−２とＩｄ−３とＩｄ−４の総和であり、温度に対して単独のリーク電流メカニズムでは決まらない複雑な電流特性をもつ。一方、ハイレベル電位を保持する必要性からＩｄ−１よりＩｔ−１が大きいためにＭＯＳトランジスタＭＰ１に流れる電流はＩｄ−１となる。

チップ非選択モード時メモリセル消費電流は、Ｉｔ−２とＩｄ−１の和で表されるが、Ｉｔ−１よりＩｄ−１が小さいため、メモリセル消費電流はほぼＩｔ−２で決定される。

図４において、Ｉｔ−２はメモリセル消費電流についての所定の規格値である。一方、ハイレベル電位を保持するために、Ｉｄ−１に対してある程度マージンを持ってＩｔ−１を全温度範囲で確保する必要がある。トランスファＭＯＳトランジスタのオフリーク電流許容範囲は図４のＩｔ−１とＩｔ−２の間に入る必要がある。このように４Ｔ−ＳＲＡＭを低スタンバイ電流で使用すると、Ｉｔ−２が小さくなり、トランスファＭＯＳトランジスタのオフリーク電流許容範囲が狭くなる。

〔２〕第２に、４Ｔメモリセルは実用的な速度で動作させるのが困難とされる。

大容量ＳＲＡＭで一般的に採用されている高抵抗負荷又は薄膜トランジスタ（「ＴＦＴ」と略記する）負荷型等のメモリセルは、ウェーハ上にｎチャネル型ＭＯＳトランジスタのみで構成されるためウェル分離を必要としない。それに対して、４Ｔメモリセルは、ｎチャネル型ＭＯＳトランジスタが２個とｐチャネル型ＭＯＳトランジスタが２個で１ビットが構成されるために、ウェル分離が必要であり、その分、セルサイズが大きい。

セルサイズの縮小化を図るため、ＴＦＴ型メモリセルで採用されているＴＦＴをトランスファＭＯＳトランジスタに適用することが考えられる。しかしながら、４Ｔ−ＳＲＡＭのトランスファＭＯＳトランジスタは、データ線を駆動するために大きな電流を流す必要がある。

しかしながら、ＴＦＴで採用されているＭＯＳトランジスタは薄膜であり、大きな電流を流すことが難しく、実用的な速度で動作させることが困難である。

上記〔１〕，〔２〕の理由により、４Ｔメモリセルは制御が難しく、セルサイズが大きいため、工業的に採用されることが殆どなかった。

ＭＯＳトランジスタを薄膜から積層構造に変更することで４Ｔメモリセルの面積を縮小することができる。積層トランジスタを採用すると、トランスファＭＯＳトランジスタのウェル領域にコンタクトを取り、トランスファＭＯＳトランジスタのソース電位と同電位とすることが特性の安定上望ましいが、積層トランジスタのウェルにコンタクトをとると、メモリセル面積の増大や工程の増加が必要となる。そのために、ウェル領域をフローティングとするのが経済的に有利であるが、ウェル領域がフローテングになると、ヒストリー効果と称されるＭＯＳ特性変動があり、安定的なメモリセル動作を阻害する。次に、このヒストリー効果の影響について説明する。

図５のトランスファＭＯＳトランジスタＭＰ１において、ワード線がローレベルに遷移すると、ゲート・ウェル領域間容量Ｃ１によるカップリングによりウェルノードの電位が低下する。しかしながら図６に示されるように、ソース・ウェル領域間ダイオードＤ１がオンして、データ線電位はＶｆまでしか下がらない。その後、ハイレベルに遷移すると、ゲート・ウェル領域間容量Ｃ１によりウェルノードの電位が上昇する。その後、ウェルノードの電位は、図７に示されるように、ダイオードＤ１の逆方向リーク電流により徐々に低下する。

また、ハイレベルノード電位は、ワード線がローレベルに遷移すると、ゲート・ドレイン間容量Ｃ２カップリングにより低下しかける。しかしながら、トランスファＭＯＳトランジスタＭＰ１がオンするために、ハイレベルノード電位はデータ線電位近くまで速やかに上昇する。その後、図８に示されるように、ワード線がハイレベルに遷移すると、ゲート・ドレイン間容量Ｃ２により、ハイレベルノード電位はデータ線電位より上昇する。

このようにワード線を動作させた直後と、ワード線を動作させてから十分に時間が経過した場合とでは、トランスファＭＯＳトランジスタのウェルノードの電位が異なり特性が変わってくる。このように、前の状態により特性が変化する現象を「ヒストリー効果」という。そしてこの場合、ウェルノードの電位が上昇すると、トランスファＭＯＳトランジスタのしきい値（Ｖｔｈ）の絶対値が上昇し、前に述べたトランスファＭＯＳトランジスタが流し得る電流が低下する。これにより、製造・設計マージンが低下する。

さらに、ハイレベルノードの上昇は、ドライバＭＯＳトランジスタにとって過電圧印加となるため、４Ｔ−ＳＲＡＭの信頼性の低下につながる。

本発明の目的は、半導体記憶装置の信頼性の向上を図るための技術を提供することにある。

本発明の別の目的は、半導体記憶装置の製造・設計マージンの拡大を図るための技術を提供することにある。

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。

すなわち、複数のワード線と、このワード線に交差するように配置された複数のデータ線と、上記ワード線と上記データ線との交差箇所に設けられたメモリセルと、上記メモリセルからのデータ読み出し又は上記メモリセルへのデータ書き込みが可能とされるチップ選択モードと、上記メモリセルからのデータ読み出し及び上記メモリセルへのデータ書き込みが不可能とされるチップ非選択モードとの切り換えを可能とするモード切り換え手段とを含む半導体記憶装置において、上記メモリセルは、互いにクロス結合された一対のドライバＭＯＳトランジスタと、上記一対のドライバＭＯＳトランジスタのクロス結合ノードを、上記ワード線の電位レベルに応じて上記データ線に結合可能な一対のトランスファＭＯＳトランジスタとを含んで構成する。そして、上記チップ選択モード時の非選択ワード線に接続されたメモリセルにおける上記トランスファＭＯＳトランジスタに流れる電流を、上記チップ非選択モード時よりも大きくなるように制御可能な制御手段を設ける。

上記の手段によれば、上記制御手段は、上記チップ選択モード時の非選択ワード線に接続されたメモリセルにおける上記トランスファＭＯＳトランジスタに流れる電流を、上記チップ非選択モード時よりも大きくなるように制御する。このことが、チップ選択モード時のトランスファＭＯＳトランジスタのオフ電流を増大させ、ヒストリー効果でトランスファＭＯＳトランジスタのオフ電流が低減することに起因する情報破壊の防止を達成する。

また、上記トランスファＭＯＳトランジスタのゲート・ソース間電圧を制御することにより、上記チップ選択モードの非選択ワード線に接続されたメモリセルにおける上記トランスファＭＯＳトランジスタのオフ電流を、上記チップ非選択モード時におけるオフ電流よりも増大させるための制御手段を設けるようにしても、上記手段と同様に、ヒストリー効果でトランスファＭＯＳトランジスタのオフ電流が低減することに起因する情報破壊の防止を達成する。

そしてチップ非選択時の低消費電力化と、チップ選択時の高ノイズ耐性の向上を達成するには、チップ選択モード時における非選択データ線電位レベルが、上記チップ非選択モード時よりも高くなるように制御可能な制御手段を設けると良い。

さらに、非選択ワード線の電位レベルを決定するための電源回路は、上記トランスファＭＯＳトランジスタのゲート電圧レベルにかかわらず、上記トランスファＭＯＳトランジスタのゲート・ソース間電圧を所定レベルに制限するためのリファレンス電圧を生成するリファレンス回路と、上記リファレンス回路の出力電圧に基づいて、上記非選択ワード線に供給される電圧を出力可能な出力回路とを含んで構成することができる。

上記リファレンス回路は、上記トランスファＭＯＳトランジスタのゲート・ソース間電圧を所定レベルに制限し、このことが、必要以上に低リーク負荷となるのを防止する。上記リファレンス回路は、上記データ線に供給される電圧が印加される第１ＭＯＳトランジスタと、上記第１ＭＯＳトランジスタに直列接続された定電流源と、上記第１ＭＯＳトランジスタと上記定電流源との直列接続ノードの電圧が供給される非反転入力端子と、上記データ線に供給される電圧が印加される反転入力端子とを有する演算増幅器とを含めることで容易に構成することができる。このとき、上記演算増幅器は、上記非反転入力端子からの信号取り込みを可能とする第２ＭＯＳトランジスタと、上記第２ＭＯＳトランジスタに差動結合され、上記反転入力端子からの信号取り込みを可能とする第３ＭＯＳトランジスタとを含んで構成することができる。その場合において、上記第２ＭＯＳトランジスタと上記第３ＭＯＳトランジスタとのゲート幅の比率によって所定のオフセットを容易に設定することができる。

上記メモリセルを構成するＭＯＳトランジスタの温度、製造ばらつきを補正するには、上記第１ＭＯＳトランジスタを、上記メモリセルにおける上記トランスファＭＯＳトランジスタと等しい構造とし、上記定電流源には、上記メモリセルにおける上記ドライバＭＯＳトランジスタと等しい構造の第２ＭＯＳトランジスタを並列接続すると良い。

チップ選択モード時においてヒストリー効果によりトランスファＭＯＳトランジスタＭＰ１のウェルノードの電位が上がってトランスファＭＯＳトランジスタのオフ電流が低下するのを回避するには、上記チップ選択モードからチップ非選択モードへ遷移されるとき、上記差動回路の出力ノードを一時的にローレベルにすることにより、上記第１ＭＯＳトランジスタのウェルノードの電位を上昇可能な第４ＭＯＳトランジスタを設けると良い。
メモリセルのチップ占有面積の低減を図るには、上記トランスファＭＯＳトランジスタを、上記ドライバＭＯＳトランジスタに縦積みすると良い。その場合において、上記トランスファＭＯＳトランジスタをｐチャンネル型ＭＯＳトランジスタとすることができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。

すなわち、トランスファＭＯＳトランジスタのゲート・ソース間電圧を制御して、チップ選択モード時のトランスファＭＯＳトランジスタのオフ電流を多くすることにより、ヒストリー効果でトランスファＭＯＳトランジスタのオフ電流が低減することに起因する情報破壊を防止することができるため、半導体記憶装置の信頼性の向上を図ることができる。

また、チップ非選択時のデータ線電位を低下させてメモリセルのハイノード電位を低減することにより、バンド間トンネル電流（ＧＩＤＬ）や、ゲートリーク等のデバイスリーク電流を低減することができるので、製造・設計マージンを拡大することができる。

図１０には、本発明にかかる半導体記憶装置の一例である４Ｔ−ＳＲＡＭの構成例が示される。図１０に示されるように、この４Ｔ−ＳＲＡＭ１００は、特に制限されないが、電源回路１１、ロウデコーダ１２、カラムデコーダ１３、Ｉ／Ｏバッファ１４、センスアンプ及びライトドライバ１５、カラム選択回路１６、メモリセルアレイ１７を含む。

上記メモリセルアレイ１７は、複数のワード線ＷＬと、このワード線ＷＬに交差するように配置された複数のビット線対ＢＬ，ＢＬ＊と、上記ワード線と上記ビット線との交差箇所に配置された複数の４ＴメモリセルＭＣとを含む。この４ＴメモリセルＭＣは後に詳述するように、スタティック型メモリセルとされる。

ロウデコーダ１２は、チップセレクト信号ＣＳがイネーブル状態とされた状態で、ロウアドレス信号をデコードすることにより、上記複数のワード線ＷＬの中から１本のワード線ＷＬを選択レベルに駆動するための信号を生成する。チップセレクト信号ＣＳがディスエーブル状態とされた期間（チップ非選択モード時）においては、全てのワード線は非選択レベルとされる。

電源回路１１は、後に詳述するように、チップセレクト信号ＣＳに基づいて、ワード線ＷＬやビット線対ＢＬ，ＢＬ＊の電位をチップ選択モード時とチップ非選択モード時とで切り換える機能を含む。このとき、チップセレクト信号ＣＳは、チップ選択モード時とチップ非選択モード時とを識別するのに利用される。例えば、チップセレクト信号ＣＳがイネーブルとされている場合には、４Ｔ−ＳＲＡＭ１００はチップ選択モードとされ、メモリセルアレイ１７からのデータ読み出しや、当該メモリセルへのデータ書き込みが可能とされる。それに対して、チップセレクト信号ＣＳがディスエーブルの場合には、４Ｔ−ＳＲＡＭ１００はチップ非選択モードとされ、データのリードライトは不可能とされる。

カラムデコーダ１３は、入力されたカラムアドレス信号をデコードすることにより、カラム選択信号を生成する。このカラム選択信号はカラム選択回路１６に伝達される。

Ｉ／Ｏバッファ１４は、上記メモリセルアレイ１７からの読み出しデータを外部出力したり、メモリセルアレイ１７への書き込みデータを外部から取り込む。

センスアンプ及びライトドライバ１５は、上記メモリセルアレイ１７からの読み出しデータを増幅するセンスアンプ部と、メモリセルアレイ１７への書き込みデータに基づいてコモン線やビット線を駆動するためのライトドライバ部とを含む。

カラム選択回路１６は、上記カラムデコーダ１３からのカラム選択信号に基づいて、上記複数のビット線対ＢＬ，ＢＬ＊をコモン線に選択的に結合するための複数のカラムスイッチを含んで成る。カラム選択信号に基づいてビット線対ＢＬ，ＢＬ＊が選択的にコモン線に結合されることにより、当該ビット線を介して、対応するメモリセルからのデータ読み出し、及び対応するメモリセルへのデータ書き込みが可能とされる。

図１には、上記電源回路１１の構成例が示される。

図１に示されるように、上記電源回路１１は、第１電源回路１１１と、第２電源回路１１２とを含んで成る。第１電源回路１１１は、第１高電位側電圧Ｖｄｄ１を出力する。この第１高電位側電圧Ｖｄｄ１は、プリチャージ用のｐチャンネル型ＭＯＳトランジスタＭＰ３，ＭＰ４を介してデータ線対ＢＬ，ＢＬ＊に供給される。第２電源回路１１２は、第２高電位側電圧Ｖｄｄ２を生成する。この第２高電位側電圧Ｖｄｄ２は、ロウデコーダ１２にその動作用電源として給電される。本例では、４ＴメモリセルＭＣは、ハイレベル電位（Ｖｄｄ２レベル）が非選択状態とされる。

４ＴメモリセルＭＣは、互いにクロス結合された一対のｎチャネル型のドライバＭＯＳトランジスタＭＮ１，ＭＮ２と、この一対のＭＯＳトランジスタのクロス結合ノードを、ワード線ＷＬの電位レベルに応じて、対応するデータ線対ＢＬ，ＢＬ＊（＊は信号反転を意味する）に結合するための一対のｐチャネル型のトランスファＭＯＳトランジスタＭＰ１，ＭＰ２とを含んで成る。ｐチャネル型ＭＯＳトランジスタＭＰ３，ＭＰ４は、データ線ＢＬ，ＢＬ＊のプリチャージ用の素子であり、所定のプリチャージ制御信号ＣＯＮＴによって動作制御される。

第１高電位側電圧Ｖｄｄ１は、プリチャージ用のｐチャネル型ＭＯＳトランジスタＭＰ３を介してトランスファＭＯＳトランジスタＭＰ１，ＭＰ２のソース電極に伝達され、第２高電位側電圧Ｖｄｄ２は、ロウデコーダ１２を介してトランスファＭＯＳトランジスタＭＰ１，ＭＰ２のゲート電極に伝達される（図２参照）。このとき、トランスファＭＯＳトランジスタＭＰ１，ＭＰ２のオフ電流を以下のように制御することができる。

チップ選択モード時においては、図２に示されるように、第１高電位側電圧Ｖｄｄ１、第２高電位側電圧Ｖｄｄ２がトランスファＭＯＳトランジスタＭＰ１，ＭＰ２に印加された場合において、トランスファＭＯＳトランジスタＭＰ１，ＭＰ２のオフ時にソース・ドレインに流れる電流（オフ電流）の絶対値が、チップ非選択モード時のオフ電流の絶対値より大きくなるように電源回路１１において制御される。このオフ電流の制御は、トランスファＭＯＳトランジスタＭＰ１，ＭＰ２のゲート・ソース間電圧Ｖｇｓを制御することにより実現される。すなわち、動作時のゲート・ソース間電圧Ｖｇｓを、チップ非選択モード時のゲート・ソース間電圧Ｖｇｓより小さくすることでオフ電流が制御される。このようなゲート・ソース間電圧Ｖｇｓは、電源回路１１の出力電圧（Ｖｄｄ１，Ｖｄｄ２）レベルを切り換えることで可能とされる。チップ選択モードとチップ非選択モードとの切り換えは、この４Ｔ−ＳＲＡＭ１００に供給されるチップセレクト信号ＣＳに基づいて行われる。すなわち、チップセレクト信号ＣＳがイネーブル状態とされると、ロウデコーダ１２によってロウアドレス信号のデコードが行われることで、対応するワード線ＷＬが選択レベルに駆動され、メモリセルアレイ１７からのデータ読み出し又はメモリセルアレイ１７へのデータ書き込みが可能とされる。これがチップ選択モード（通常動作モード）とされる。これに対して、チップセレクト信号ＣＳがディスエーブル状態とされると、ロウデコーダ１２によって全てのワード線ＷＬは非選択レベルに固定され、メモリセルアレイ１７からのデータ読み出し及びメモリセルアレイ１７へのデータ書き込みが不可能とされる。これがチップ非選択モード（待機モード）とされる。上記チップセレクト信号ＣＳは、ロウデコーダ１２を介して上記電源回路１１へ伝達される。上記電源回路１１は、上記チップセレクト信号ＣＳに基づいて上記トランスファＭＯＳトランジスタＭＰ１，ＭＰ２のオフ電流制御を行う。このような意味で電源回路１１は、本発明における制御手段の一例とされる。

図１１には、上記第１電源回路１１１の構成例が示される。

上記第１電源回路１１１は、特に制限されないが、図１１に示されるように、第１定電圧Ｖｒｅｆを発生させるための第１定電圧発生回路１１１Ａと、その後段に配置され、上記第１定電圧Ｖｒｅｆに基づいて第１高電位側電圧Ｖｄｄ１を形成するための第１電圧出力部１１１Ｂと、第２定電圧Ｖｒｅｆ２を発生させるための第２定電圧発生回路１１１Ｃと、上記第２定電圧Ｖｒｅｆ２に基づいて第１高電位側電圧Ｖｄｄ１を形成するための第２電圧出力部１１１Ｄとを含んで成る。上記ｐチャネル型ＭＯＳトランジスタＭＰ５，ＭＰ６，ＭＰ７，ＭＰ８のソース電極は、高電位側電源Ｖｄｄに結合されている。上記第１電圧出力部１１１Ｂは、ｐチャネル型ＭＯＳトランジスタＭＰ５，ＭＰ６、ｎチャネル型ＭＯＳトランジスタＭＮ３，ＭＮ４，ＭＮ５が結合されて成る差動アンプと、この差動アンプの出力電圧を出力するためのｐチャネル型ＭＯＳトランジスタＭＰ８と、チップセレクト信号ＣＳに応じて上記ｐチャネル型ＭＯＳトランジスタＭＰ８のゲート電圧を制御するためのｐチャネル型ＭＯＳトランジスタＭＰ７とを含んで成る。第１定電圧Ｖｒｅｆは、第２定電圧Ｖｒｅｆよりも電圧レベルが高く設定されている。

チップセレクト信号ＣＳは、ｐチャネル型ＭＯＳトランジスタＭＰ７のゲート電極と、ｎチャネル型ＭＯＳトランジスタＭＮ５のゲート電極に伝達される。上記第１定電圧発生回路１１１Ａから出力された第１定電圧Ｖｒｅｆ１はｎチャネル型ＭＯＳトランジスタＭＮ３のゲート電極に伝達される。チップセレクト信号ＣＳがハイレベル（イネーブル）のとき、ｎチャネル型ＭＯＳトランジスタＭＮ５がオンされ、ｐチャネル型ＭＯＳトランジスタＭＰ７がオフされることで、上記第１定電圧Ｖｒｅｆ１に基づく電圧出力が行われる。このとき、第１高電位側電圧Ｖｄｄ１は、第１定電圧Ｖｒｅｆにほぼ等しくされる。

これに対してチップセレクト信号ＣＳがローレベル（ディスエーブル）のとき、ｎチャネル型ＭＯＳトランジスタＭＮ５がオフされ、ｐチャネル型ＭＯＳトランジスタＭＰ７がオンされる。ｎチャネル型ＭＯＳトランジスタＭＮ５がオフされることで差動アンプは非動作状態とされる。ｐチャネル型ＭＯＳトランジスタＭＰ７がオンされることでｐチャネル型ＭＯＳトランジスタＭＰ８がオフされ、第１電圧出力部１１１Ｂは高インピーダンス状態とされることから、第１定電圧Ｖｒｅｆ１に基づく電圧出力は行われない。このとき、第２電圧出力部１１１Ｄを介して電圧出力が行われているため、第１高電位側電圧Ｖｄｄ１は、第２定電圧Ｖｒｅｆ２にほぼ等しくされる。このように第１電源回路１１１から出力される高電位側電圧Ｖｄｄ１の電圧レベルをチップセレクト信号ＣＳに基づいて切り換えることができる。

図１２には、上記第２電源回路１１２の構成例が示される。

第２電源回路１１２は、図１２に示されるように、上記第１高電位側電圧Ｖｄｄ１に基づいて、それよりも僅かに低い第３定電圧（例えばＶｄｄ１−５０ｍＶ）Ｖｒｅｆ３を発生させるための第３定電圧発生回路１１２Ａと、その後段に配置され、上記第３定電圧Ｖｒｅｆ３に基づいて第２高電位側電圧Ｖｄｄ２を形成するための第３電圧出力部１１２Ｂと、第２定電圧Ｖｒｅｆ２に基づいて、それよりも僅かに低い第４定電圧（Ｖｒｅｆ２−５０ｍＶ）Ｖｒｅｆ４を発生させるための第４定電圧発生回路１１２Ｃと、その後段に配置され、上記第４定電圧Ｖｒｅｆ４に基づいて第２高電位側電圧Ｖｄｄ２を形成するための第４電圧出力部１１２Ｄとを含んで成る。

上記第３電圧出力部１１２Ｂは、上記第３定電圧Ｖｒｅｆ３を取り込む演算増幅器３１と、その出力電圧が伝達されるｐチャネル型ＭＯＳトランジスタＭＰ１２と、このｐチャネル型ＭＯＳトランジスタＭＰ１２に直列接続された定電流源３２と、上記演算増幅器３１の出力電圧が伝達される演算増幅器３３と、この演算増幅器３３の出力側に設けられたｐチャネル型ＭＯＳトランジスタＭＰ１３と、チップセレクト信号ＣＳを論理反転してから上記ｐチャネル型ＭＯＳトランジスタＭＰ１３のゲート電極に供給するためのインバータ３４とを含んで成る。上記ｐチャネル型ＭＯＳトランジスタＭＰ１２のソース電極には上記第１高電位側電圧Ｖｄｄ１が供給される。上記ｐチャネル型ＭＯＳトランジスタＭＰ１２と上記定電流源３２との直列接続ノードの電圧が、上記演算増幅器３１の非反転入力端子（＋）にフィードバックされることで演算増幅器３１の出力電圧が、Ｖｄｄ１のレベル変動に連動するようになっている。ここで、ｐチャンネル型ＭＯＳトランジスタＭＰ１２は、４ＴメモリセルＭＣにおけるトランスファＭＯＳトランジスタと同一の種類のＭＯＳが多数個並列接続されて成る。定電流源３２の定電流I１は、動作時の１個あたり４ＴメモリセルＭＣにおけるトランスファＭＯＳトランジスタのオフ電流の設定値と、ｐチャンネル型ＭＯＳトランジスタＭＰ１２の個数との積に等しくなるように設定される。

上記第４電圧出力部１１２Ｄは、上記第４定電圧Ｖｒｅｆ４を取り込む演算増幅器３５と、その出力電圧が伝達されるｐチャネル型ＭＯＳトランジスタＭＰ１４と、このｐチャネル型ＭＯＳトランジスタＭＰ１４に直列接続された定電流源３６と、上記演算増幅器３５の出力電圧が伝達される演算増幅器３７と、この演算増幅器３７の出力側に設けられたｐチャネル型ＭＯＳトランジスタＭＰ１５とを含んで成る。上記ｐチャネル型ＭＯＳトランジスタＭＰ１５のゲート電極にはチップセレクト信号ＣＳが供給される。上記ｐチャネル型ＭＯＳトランジスタＭＰ１４のソース電極には上記第２定電圧Ｖｒｅｆ２が供給される。上記ｐチャネル型ＭＯＳトランジスタＭＰ１４と上記定電流源３６との直列接続ノードの電圧が、上記演算増幅器３５の非反転入力端子（＋）にフィードバックされることで演算増幅器３５の出力電圧がＶｒｅｆ２の変化に連動するようになっている。ここで、ｐチャンネル型ＭＯＳトランジスタＭＰ１４は、４ＴメモリセルＭＣにおけるトランスファＭＯＳトランジスタと同一の種類のＭＯＳが多数個並列接続される。定電流源３６の定電流I２は、チップ非選択モード時の１個あたり４ＴメモリセルＭＣにおけるトランスファＭＯＳトランジスタのオフ電流設定値と、ｐチャンネル型ＭＯＳトランジスタＭＰ１４の個数との積に等しくなるように設定される。

上記の構成において、チップセレクト信号ＣＳがハイレベル（イネーブル）の場合、ｐチャネル型ＭＯＳトランジスタＭＰ１３がオンされることで、第２高電位側電圧Ｖｄｄ２が第３電圧出力部１１２Ｂの出力電圧に等しくされる。また、チップセレクト信号ＣＳがローレベル（ディスエーブル）の場合、ｐチャネル型ＭＯＳトランジスタＭＰ１５がオンされることで、第２高電位側電圧Ｖｄｄ２が第４電圧出力部１１２Ｄの出力電圧に等しくされる。

図１３には、上記第１電源回路１１１及び上記第２電源回路１１２における各出力電圧の電源電圧（高電位側電源Ｖｄｄ）依存性が示される。チップ選択モード時のＶｄｄ１のレベルが最も高く、Ｖｄｄ２はそれよりも若干低めに設定される。また、チップ非選択モード時のＶｄｄ１はチップ選択モード時のＶｄｄ２よりも低く設定され、チップ非選択モード時のＶｄｄ２は、チップ非選択モード時のＶｄｄ１よりも若干低めに設定される。高電位側電源Ｖｄｄが所定電圧以上の場合、上記第１電源回路１１１及び上記第２電源回路１１２における各出力電圧は、高電位側電源Ｖｄｄの変動にかかわらず、安定化される。

図１４には、４Ｔ−ＳＲＡＭ１００の動作例が示される。チップ選択時と非選択時との電圧レベルの違いにより、図１４（１）〜（３）に示される動作例が挙げられる。

図１４（１）に示される第１動作例では、ΔＶをチップ選択状態とチップ非選択状態とで別電位に制御される。つまり、チップ選択状態では、非選択ワード線にＶｄｄ１＋ΔＶ１（例えば１．２Ｖ）の電位が供給されるのに対して、チップ非選択状態では、非選択ワード線の電位はＶｄｄ１＋ΔＶ２（例えば０．８Ｖ）とされることで、耐ノイズ性の向上を図ることができる。

図１４（２）に示される第２動作例では、チップ非選択時の電圧が、チップ選択時の電圧より低くなるように設定される。つまり、チップ選択状態では、非選択ワード線にＶｄｄ１＋ΔＶの電位が供給されるのに対して、チップ非選択状態では、非選択ワード線の電位はＶｄｄ１＿ｓ＋ΔＶとされる。ここで、Ｖｄｄ１＿ｓはチップ非選択時のデータ線電位であり、Ｖｄｄ１より低い。そして、データ線ＢＬ，ＢＬ＊の電位は、チップ選択マットの場合、Ｖｄｄ１（例えば１．８Ｖ）であるのに対して、チップ非選択モードではＶｄｄ１＿ｓ（例えば１．２Ｖ）に低下されることで、チップ非選択時の低消費電力化と、チップ選択時の高ノイズ耐性の向上を図ることができる。

図１４（３）に示される動作例は、図１４（１），（２）を組み合わせたもので、チップ選択状態では、非選択ワード線にＶｄｄ１＋ΔＶ１の電位が供給されるのに対して、チップ非選択状態では、非選択ワード線の電位はＶｄｄ１＿ｓ＋ΔＶ２とされる。そして、データ線電位は、非選択マットの場合、Ｖｄｄ１であるのに対して、チップ非選択モードではＶｄｄ１＿ｓに低下される。

図１に示される４ＴメモリセルＭＣにおけるトランスファＭＯＳトランジスタＭＰ１，ＭＰ２には、縦型構造を採用することができる。

図１５には、図１に示される４ＴメモリセルＭＣの主要部の断面が示される。尚、図１及び図１５におけるＮ１，Ｎ２，Ｎ３は、主要トランジスタの電極の対応関係の明確化のために付されている。

ｐチャネル型のトランスファＭＯＳトランジスタＭＰ１，ＭＰ２は、縦型構造とされ、ｎチャネル型のドライバＭＯＳトランジスタＭＮ１，ＭＮ２に積み上げるように形成される。チャネルは基盤１５１に対して垂直となる方向に形成され、側壁にゲート（ワード線）が形成される。このため、下地はＭＯＳトランジスタ（ＭＮ１，ＭＮ２）２個分のスペースがあれば十分であり、４ＴメモリセルＭＣは、バルク構造に比べてチップ占有面積の縮小化を図ることができる。また、トランスファＭＯＳトランジスタＭＰ１，ＭＰ２は、ＳＯＩ（silicon on insulator）に形成されるため、ウェル分離は不要とされる。また、縦型構造の場合、それ自体がコンタクトを兼用することから、バルク構成の場合に不可欠であったコンタクトホールが不要とされる。

上記の例によれば、以下の作用効果を得ることができる。

（１）チップセレクト信号ＣＳに応じて出力電圧レベルの切り換えを可能とする電源回路１１を設けることにより、トランスファＭＯＳトランジスタのオフ電流は、チップ選択時には大きくされ、チップ非選択時に小さくなるように制御される。チップ非選択時の消費電流はバッテリで情報保持動作をすることの多いＳＲＡＭの重要なスペックであり、１μＡ／Ｍｂｉｔ以下を保証する場合も少なくない。また、チップ非選択時は、全メモリセルのワード線が非選択状態であり、単に情報を保持するだけでよい。一方、チップ選択時は、デコーダや周辺回路、メモリセルが動作されることで、数十ｍＡ程度の消費電力が許容される。上記積層構造のメモリセルを採用した場合に不都合となるヒストリー効果が生じるのは、ワード線が遷移するチップ選択モードだけであるため、トランスファＭＯＳトランジスタのゲート・ソース間電圧Ｖｇｓを制御し、チップ選択モード時のトランスファＭＯＳトランジスタのオフ電流を多くする。そのようにすることにより、ヒストリー効果でトランスファＭＯＳトランジスタのオフ電流が低減することに起因する情報破壊を防止することができる。このため、ＳＲＡＭの信頼性の向上を図ることができる。

（２）４ＴメモリセルＭＣ内のハイノードの電位上昇を低減することができる。例えば、図９に示されるように、ワード線ＷＬがハイになり、メモリセルのハイノードが上昇すると、オフ電流が大きい場合はメモリセルのハイノードからデータ線への電流Ｉ１が生じ、メモリセルハイノードの過剰な上昇を抑制することができる。また、上記製造・設計マージンからチップ非選択時のドライバＭＯＳトランジスタのリーク電流Ｉｄ−１を低減できればマージンが広がることがわかる。しかしながら、デバイスの製造プロセス及び構造との関係でリーク電流の低減は簡単ではない。そこで、チップ非選択時のデータ線電位を低下させてメモリセルのハイノード電位を低減する。すると、ＧＩＤＬ電流やゲートリーク等のデバイスリーク電流を低減することができるので、製造・設計マージンを拡大することができる。

（３）ｐチャネル型のトランスファＭＯＳトランジスタＭＰ１，ＭＰ２に縦型構造を採用することで、４ＴメモリセルＭＣのチップ占有面積の縮小化を図ることができる。

次に、４Ｔ−ＳＲＡＭ１００における第２電源回路１１２の別の構成例について説明する。

ここで、先ず、図１６に示される構成の第２電源回路１１２を用いてワード線ＷＬの非選択電位を制御する場合について考える。ロウデコーダ１２（図１参照）の出力部１２０によって、ワード線ＷＬの電圧レベルの切り換えが行われる。つまり、デコード信号がハイレベルの場合、ワード線ＷＬはグランドレベル（選択レベル）とされるのに対して、デコード信号がローレベルの場合、ワード線ＷＬには第２電源回路１１２で生成された電圧Ｖｄｄ２（非選択レベルの電圧）が供給される。

ｐチャンネル型ＭＯＳトランジスタＭＰ２０は、４ＴメモリセルＭＣのトランスファＭＯＳトランジスタＭＰ１，ＭＰ２と同一の種類のＭＯＳトランジスタが多数個並列接続されて成る。ｐチャンネル型ＭＯＳトランジスタＭＰ２０のソース電極には高電位側電圧Ｖｄｄ１が供給される。ｐチャンネル型ＭＯＳトランジスタＭＰ２０には定電流源１９４が直列接続され、このｐチャンネル型ＭＯＳトランジスタＭＰ２０と定電流源１９４との直列接続ノードｎ１が演算増幅器１６１の非反転入力端子に結合されている。この演算増幅器１６１は、定電圧発生回路１６２からの定電圧Ｖｒｅｆと上記ノードｎ１の電圧とを比較する。この比較結果はノードｎ２を介してｐチャネル型ＭＯＳトランジスタＭＰ２０のゲート電極に伝達されることで演算増幅器１６１にフィードバックされるとともに、後段の演算増幅器（ボルテージホロワ）１９３を介してデコーダ１２の出力部１２０に供給される。上記ｐチャネル型ＭＯＳトランジスタＭＰ２０に流れる電流I１は、所望の１個あたりメモリセルトランスファＭＯＳトランジスタオフ電流設定値とトランスファＭＯＳトランジスタＭＰ１の数の積となるように設定される。定電圧Ｖｒｅｆ１は、４ＴメモリセルＭＣのハイレベルノードの電位に反映される。４ＴメモリセルＭＣのハイレベルノードの電位とローレベルノードの電位差は、メモリセル情報の電位差であり、ハイレベル電位が高いほどより安定的な動作をすることができる。メモリセルハイレベル電位の供給電圧であるデータ線に近いほど安定的に情報保持や動作ができる。そこで、定電圧Ｖｒｅｆ１１もノイズやデバイスばらつきを考慮すると、データ線電位からわずかに下がった電位（例えはＶｄｄ−７０ｍＶ）に設定する必要がある。このように定電圧Ｖｒｅｆ１は、データ線電位を参照電位として生成することが必要である。高電位側電源電圧Ｖｄｄと定電圧Ｖｒｅｆ１との差が演算増幅器１６１のデバイスばらつきを越えると、演算増幅器１６１の出力側ノードｎ２は、接地（ＧＮＤ）電位まで下がってしまうことがある。また、接地電位を基準に定電圧Ｖｒｅｆ１電位を生成すると、データ線電位と別の動作となり、電位変動等に弱い構成となる。定電圧生成回路１６２は、例えば図１７に示されるように、互いに直列接続された抵抗Ｒ１，Ｒ２によって形成される。高電位側電源電圧Ｖｄｄが抵抗Ｒ１，Ｒ２により分圧されて定電圧Ｖｒｅｆ１が生成される。これは簡単かつ精度の高い回路であるが、図１８に示されるように、電源電圧が低い側でＶｄｄ１と定電圧Ｖｒｅｆ１との差が小さくなってしまう。また、メモリ全体で１μＡ以下の低くい待機電流が必要な場合、数ＭΩ〜数百Ωのリニアリティのある高い抵抗が必要であり、それを半導体集積回路で作ると大面積を必要とする。従って、半導体集積回路において、７０ｍＶ程度の小さい電位差を安定的かつ低電力で生成することは容易ではない。

４ＴメモリセルＭＣのドライバＭＯＳトランジスタのリーク電流は、サブスレッショルト電流、ＧＩＤＬ電流、ゲート電流等温度特性の異なった電流の総和である。サブスレッショルド電流は、熱励起により流れる電流であり、大きな温度特性をもつ。バンド間トンネル電流、ゲート電流は、トンネル電流であり、温度特性は小さい。これらのメカニズムの異なる電流の総和がドライバＭＯＳトランジスタＭトランジスタＭＮ１，ＭＮ２のリーク電流となる。このリーク電流を上回る電流をトランスファＭＯＳトランジスタのオフ電流として供給する必要がある。しかしながら、定電流で駆動すると、温度特性がトランスファＭＯＳトランジスタの特性を反映するのみであり、ドライバＭＯＳトランジスタの複雑なリーク電流をカバーし難い。

例えばドライバＭＯＳトランジスタを複数個設けることでリーク電流を反映させることが考えられるが、低温では極めて小さい電流値であることから不安定な値となり、定常電圧になるまでに長時間を要する。

トランスファＭＯＳトランジスタＭＰ１，ＭＰ２のウェル領域がフローティグの構造をしている４ＴメモリセルＭＣにおいては、チップ選択モード時は、ヒストリー効果によりウェルノードの電位が上がり、トランスファＭＯＳトランジスタのオフ電流が低下して情報破壊の危険性を増大させる。

そこで、第２電源回路１１２を図１９に示されるように構成する。

図１９に示される第２電源回路１１２は、リファレンス回路１９１と、そのリファレンス回路１９１の出力に基づいて、非選択モード時のワード線ＷＬに供給される電圧を形成するための演算増幅器１９３とを含む。

図２０には、上記リファレンス回路１１２の構成例が示される。

上記演算増幅器１６１は、図２０に示されるように、ｎチャネル型ＭＯＳトランジスタＭＮ２１，ＭＮ２２とが結合されて成る差動回路と、この差動回路に流れる電流を決定するための定電流源１９５と、上記差動回路の負荷を構成するｐチャネル型ＭＯＳトランジスタＭＰ２１，ＭＰ２２とを含んで成る。ｐチャネル型ＭＯＳトランジスタＭＰ２２は、ｐチャネル型ＭＯＳトランジスタＭＰ２１にカレントミラー接続される。ｎチャネル型ＭＯＳトランジスタＭＮ２１，ＭＮ２２のソース電極はｐチャネル型ＭＯＳトランジスタＭＰ２１，ＭＰ２２を介して高電位側電源Ｖｃｃに結合される。ＭＯＳトランジスタＭＰ２２，ＭＮ２２との直列接続ノード（ｎ４）から差動出力が得られる。この差動出力電圧によってｐチャネル型ＭＯＳトランジスタＭＰ２０が制御され、このｐチャネル型ＭＯＳトランジスタＭＰ２０と定電流源１９４との直列接続ノードｎ３の電圧がｎチャネル型ＭＯＳトランジスタＭＮ２１のゲート電極に伝達されることで、上記差動回路には所定のオフセットが形成される。このとき、ｎチャネル型ＭＯＳトランジスタＭＭＮ２１のゲート幅をｎチャネル型ＭＯＳトランジスタＭＮ２２より大きくし、ノードｎ３の電位がノードｎ４の電位より低いときに差動バランスがとれる。そして、低電力化のために定電流源１９５の電流Ｉ３をｎＡ（ナノ・アンペア）オーダーに設定すると、リファレンス回路１９１のカレントミラー回路は、サブスレッショルド電流領域で動作し、一般的なＭＯＳトランジスタでは９０ｍＶ／Ｄｅｃ.のＶｇｓ-Ｉｄｓ特性をもつ。そのため、ｎチャネル型ＭＯＳトランジスタＭＮ２１とｎチャネル型ＭＯＳトランジスタＭＮ２２のゲート長を互いに等しくし、ｎチャネル型ＭＯＳトランジスタＭＮ２１のゲート幅をｎチャネル型ＭＯＳトランジスタＭＮ２２の１０倍にすると、９０ｍＶのオフセットを持ち、ノードｎ３は、高電位側電圧Ｖｄｄ１より９０ｍＶ下がった電位となる。このオフセット値は、ｎチャネル型ＭＯＳトランジスタＭＮ２１とｎチャネル型ＭＯＳトランジスタＭＮ２２のゲート幅の比率で設計できる。このように図１９及び図２０に示される構成によれば、ノードｎ３の電位レベルが高電位側電圧Ｖｄｄ１より上記差動回路のオフセット電位分下がった電位に設定されることから、ノードｎ４の電位は、この高電位側電圧Ｖｄｄ１に追随し、且つ、それよりもわずかに低下した電圧となり、それが、演算増幅器１９３及び出力部１２０を介して、非選択ワード線ＷＬに供給されることにより、トランスファＭＯＳトランジスタＭＰ１，ＭＰ２に対して適切なゲート・ソース間電圧Ｖｇｓを与えることができるので、必要以上に低リーク負荷となるのを防止することができる。

４ＴメモリセルＭＣにおけるトランスファＭＯＳトランジスタＭＰ１，ＭＰ２と、ドライバＭＯＳトランジスタＭＮ１，ＭＮ２の温度、製造ばらつきの補正を可能にするには、上記４Ｔ−ＳＲＡＭ１００における第２電源回路１１２を、次のように構成すると良い。すなわち、図２１に示される第２電源回路１１２において、２１０で示される部分を、図２２に示される回路構成とする。つまり、定電流源１９４にｎチャネル型ＭＯＳトランジスタＭＮ２３を並列接続する。

ｐチャンネル型ＭＯＳトランジスタＭＰ２０は、４ＴメモリセルＭＣにおけるトランスファＭＯＳトランジスタＭＰ１，ＭＰ２と同一構造のＭＯＳであり、ゲート幅が拡大され又は複数個が並列接続されている。ｎチャネル型ＭＯＳトランジスタＭＮ３は、４ＴメモリセルＭＣにおけるドライバＭＯＳトランジスタＭＮ１，ＭＮ２と同一の構造のＭＯＳであり、ゲート幅が拡大され又は複数個が並列接続されている。定電流源１９４に対してｎチャネル型ＭＯＳトランジスタＭＮ２３による分流経路が形成されるため、定電流源１９４の電流をＩ５とし、ｎチャネル型ＭＯＳトランジスタＭＮ２３に流れる電流をＩ４としたとき、それらの合成電流（Ｉ４＋Ｉ５）が、図２１に示される回路構成の場合の定電流源１９４の電流Ｉ２に等しくなるように定電流源１９４の定数設定が行われる。かかる構成において、電流Ｉ４，Ｉ５，Ｉ４＋Ｉ５は、図２３に示されるような温度特性を有する。ｎチャネル型ＭＯＳトランジスタＭＮ２３に流れる電流Ｉ４は、高温で顕著に大きくなるサブスレッショルド電流である。このような電流Ｉ４が流れることにより、ノードｎ４の出力電圧は、図２４においてｎ４で示される温度特性となる。つまり、電流Ｉ４が流れない場合には、図２４においてｎ４ａで示される温度特性になるのに対して、高温で顕著に大きくなるサブスレッショルド電流Ｉ４が流れることにより、演算増幅器１６１の出力ノードｎ４の電圧は、図２４においてｎ４で示される温度特性となる。従って、４ＴメモリセルＭＣのトランスファＭＯＳトランジスタＭＰ１，ＭＰ２のゲート・ソース間電圧Ｖｇｓも、図２４においてｎ４で示されるような温度特性となり、４ＴメモリセルＭＣにおけるトランスファＭＯＳトランジスタＭＰ１，ＭＰ２と、ドライバＭＯＳトランジスタＭＮ１，ＭＮ２の温度、製造ばらつきが補正される。

また、図２５に示されるように、上記第２電源回路１１２において、ノードｎ４とグランドとの間に、ｎチャネル型ＭＯＳトランジスタＭＮ２４を設けることができる。このｎチャネル型ＭＯＳトランジスタＭＮ２４のゲート電極には、制御信号ｎ１０が入力されるようになっている。制御信号ｎ１０は、チップ選択モードからチップ非選択モードに遷移する際に、所定時間だけハイレベルになるパルス状の信号であり、チップセレクト信号ＣＳがイネーブル状態からディスエーブル状態への遷移に基づいて１個のパルス信号を形成するモノマルチバイブレータによって生成することができる。チップ選択モードからチップ非選択モードに遷移する際に制御信号ｎ１０が一時的にハイレベルとされることで、ｎチャネル型ＭＯＳトランジスタＭＮ２４がオンされ、ノードｎ４の電位がグランドレベルにまで低下される。このような制御をすることにより、ｐチャンネル型ＭＯＳトランジスタＭＰ２０のウェルノードn１２の電位を上昇させて高電位側電圧Ｖｄｄ２を制御することにより４ＴメモリセルＭＣの情報破壊の防止を図ることができる。それについて図２６を参照しながら説明する。

図２６において、チップセレクト信号ＣＳは、ＳＲＡＭを動作と待機を制御するＳＲＡＭ外部から入ってくる制御信号である。ここでは、チップセレクト信号ＣＳのハイレベルがチップ選択状態、ローレベルがチップ非選択状態とする。このチップセレクト信号ＣＳに基づいて内部制御信号ＣＳ_intの論理が変化される。チップセレクト信号ＣＳ信号又は内部制御信号ＣＳ_intがハイレベルからローレベルに遷移される際に、制御信号ｎ１０が一時的にハイレベルにされることで、ノードｎ４がグランドレベルに引き下げられ、ｐチャネル型ＭＯＳトランジスタＭＰ２０のウェルノードn１２の電位が上昇される。すると、ｐチャネル型ＭＯＳトランジスタＭＰ２０のリーク電流が低減され、高電位側電圧Ｖｄｄ２が低下されるため、ｐチャネル型ＭＯＳトランジスタＭＰ１のゲート電位が低下される。これは、チップ選択モード時においてヒストリー効果によりトランスファＭＯＳトランジスタＭＰ１のウェルノードの電位が上がり、トランスファＭＯＳトランジスタのオフ電流が低下するのを回避する。それにより、ヒストリー効果に起因する情報破壊が回避され、信頼性の向上を図ることができる。

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば、上記の例では、メモリＬＳＩとして形成される場合について説明したが、４Ｔ−ＳＲＡＭが例えばマイクロコンピュータに内蔵される場合にも適用することができる。また、トランスファＭＯＳトランジスタＭＰ１，ＭＰ２をバルク構造とすることができる。

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である４Ｔ−ＳＲＡＭに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体記憶装置に広く適用することができる。

本発明は、少なくともメモリセルを含むことを条件に適用することができる。

本発明にかかる半導体記憶装置の一例である４Ｔ−ＳＲＡＭにおける主要部の構成例回路図である。 上記４Ｔ−ＳＲＡＭのメモリセルに含まれるトランスファＭＯＳトランジスタに印加される電圧の説明図である。 ４Ｔメモリセルの情報保持条件を説明するための回路図である。 上記４Ｔメモリセルにおいて流れる電流の温度特性図である。 上記４Ｔメモリセルにおけるヒストリー効果の影響を説明するための回路図である。 上記４Ｔメモリセルにおけるヒストリー効果の影響を説明するための回路図である。 上記４Ｔメモリセルにおける主要部電位レベルの時間的変化の特性図である。 上記４Ｔメモリセルにおける主要部電位レベルの時間的変化の特性図である。 上記４Ｔメモリセルにおけるハイノードの電位上昇の低減を説明するための回路図である。 本発明にかかる半導体記憶装置の一例である４Ｔ−ＳＲＡＭの全体的な構成例ブロック図である。 上記４Ｔ−ＳＲＡＭにおける第１電源回路の構成例回路図である。 上記４Ｔ−ＳＲＡＭにおける第２電源回路の構成例回路図である。 上記第１電源回路及び上記第２電源回路における各出力電圧の電源電圧依存特性図である。 上記４Ｔ−ＳＲＡＭの動作例説明図である。 上記４Ｔメモリセルにおける主要部の断面図である。 上記第２電源回路の構成例回路図である。 上記第２電源回路に適用可能な定電圧生成回路の構成例回路図である。 図１７に示される定電圧生成回路の出力電圧特性図である。 上記第２電源回路の構成例回路図である。 図１９に示される第２電源回路における主要部の詳細な構成例回路図である。 上記第２電源回路の構成例回路図である。 上記第２電源回路における主要部の構成例回路図である。 図２２に示される回路の主要部に流れる電流の温度特性図である。 図２２に示される回路の主要部における電位の温度特性図である。 上記第２電源回路の構成例回路図である。 図２５に示される回路の動作説明のための波形図である。

符号の説明

１１ 電源回路
１２ ロウデコーダ
１３ カラムデコーダ
１４ Ｉ／Ｏバッファ
１５ センスアンプ及びライトアンプ
１６ カラムスイッチ
１７ メモリセルアレイ
１００ ４Ｔ−ＳＲＡＭ
１１１ 第１電源回路
１１２ 第２電源回路
ＭＣ ４Ｔメモリセル
ＷＬ ワード線
ＢＬ，ＢＬ＊ データ線

Claims (7)

1. 複数のワード線と、
   上記ワード線に交差するように配置された複数のデータ線と、
   上記ワード線と上記データ線との交差箇所に設けられたメモリセルと、
   上記メモリセルからのデータ読み出し又は上記メモリセルへのデータ書き込みが可能とされるチップ選択モードと、上記メモリセルからのデータ読み出し及び上記メモリセルへのデータ書き込みが不可能とされるチップ非選択モードとの切り換えを可能とするモード切り換え手段と、を含み、
   上記メモリセルは、互いにクロス結合された一対のドライバＭＯＳトランジスタと、
   上記一対のドライバＭＯＳトランジスタのクロス結合ノードを、上記ワード線の電位レベルに応じて上記データ線に結合可能な一対のトランスファＭＯＳトランジスタと、を含んで成る半導体記憶装置であって、
   非選択ワード線の電位レベルを決定するための電源回路を含み、上記電源回路は、上記トランスファＭＯＳトランジスタのゲート電圧レベルにかかわらず、上記トランスファＭＯＳトランジスタのゲート・ソース間電圧を所定レベルに制限するためのリファレンス電圧を生成するリファレンス回路と、
   上記リファレンス回路の出力電圧に基づいて、上記非選択ワード線に供給される電圧を出力可能な出力回路と、を含んで成ることを特徴とする半導体記憶装置。
2. 上記リファレンス回路は、上記データ線に供給される電圧が印加される第１ＭＯＳトランジスタと、
   上記第１ＭＯＳトランジスタに直列接続された定電流源と、
   上記第１ＭＯＳトランジスタと上記定電流源との直列接続ノードの電圧が供給される非反転入力端子と、上記データ線に供給される電圧が印加される反転入力端子とを有する演算増幅器と、を含んで成り、
   上記演算増幅器の出力電圧が上記出力回路に供給されるとともに、上記第１ＭＯＳトランジスタのゲート電極に供給される請求項１記載の半導体記憶装置。
3. 上記演算増幅器は、上記非反転入力端子からの信号取り込みを可能とする第２ＭＯＳトランジスタと、
   上記第２ＭＯＳトランジスタに差動結合され、上記反転入力端子からの信号取り込みを可能とする第３ＭＯＳトランジスタと、を含み、
   上記第２ＭＯＳトランジスタと上記第３ＭＯＳトランジスタとのゲート幅の比率によって所定のオフセットが設定されて成る請求項２記載の半導体記憶装置。
4. 上記第１ＭＯＳトランジスタは、上記メモリセルにおける上記トランスファＭＯＳトランジスタと等しい構造とされ、上記定電流源には、上記メモリセルにおける上記ドライバＭＯＳトランジスタと等しい構造の第２ＭＯＳトランジスタが並列接続されて成る請求項２記載の半導体記憶装置。
5. 上記チップ選択モードからチップ非選択モードへ遷移されるとき、上記演算増幅器の出力ノードを一時的にローレベルにすることにより、上記第１ＭＯＳトランジスタのウェルノードの電位を上昇可能な第４ＭＯＳトランジスタを含む請求項２乃至４の何れか１項記載の半導体記憶装置。
6. 上記トランスファＭＯＳトランジスタは、上記ドライバＭＯＳトランジスタに縦積みされて成る請求項１乃至５の何れか１項記載の半導体記憶装置。
7. 上記トランスファＭＯＳトランジスタはｐチャンネル型ＭＯＳトランジスタとされた請求項６記載の半導体記憶装置。

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