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JP4416474B2 - Semiconductor memory device - Google Patents

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JP4416474B2
JP4416474B2 JP2003367239A JP2003367239A JP4416474B2 JP 4416474 B2 JP4416474 B2 JP 4416474B2 JP 2003367239 A JP2003367239 A JP 2003367239A JP 2003367239 A JP2003367239 A JP 2003367239A JP 4416474 B2 JP4416474 B2 JP 4416474B2
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良和 斉藤
健一 長田
直樹 北井
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Renesas Technology Corp
Hitachi Solutions Technology Ltd
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Renesas Technology Corp
Hitachi ULSI Systems Co Ltd
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  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

本発明は、半導体記憶装置、特にSRAM(スタティック・ランダム・アクセス・メモリ)に適用して有効な技術に関する。   The present invention relates to a technology that is effective when applied to a semiconductor memory device, particularly an SRAM (Static Random Access Memory).

SRAMメモリセルにおいては、一対の選択トランジスタ、一対のドライバトランジスタ、及び上記一対のドライバトランジスタのドレイン電極に接続された一対のプルアップ素子を含んで成る。上記プルアップ素子には負抵抗あるいはpチャネル型MOSトランジスタが用いられるが、メモリセル面積の縮小化のため、上記プルアップ素子を多結晶シリコンで形成して選択トランジスタ及びドライバトランジスタ上に積層することが行われる。また、上記プルアップ素子をメモリセルから削減可能とする技術として、特許文献1に記載された技術が知られている。それによれば、チップ非選択モード時にはワード線が中間電位に保たれ、電源からパストランジスタを介してメモリセルに電力が供給されてデータが保持される。データ読み出しは非選択セルワード線の電位を引き上げてメモリセルとビット線を切り離し、パストランジスタのゲート電極をハイインピーダンスにしてビット線への電源供給を停止する。そして、選択セルのワード線を0Vにして選択トランジスタを完全にオン状態にしてデータの読み出しが行われる。上記選択トランジスタをpチャネル型MOSトランジスタで構成し、上記ドライバトランジスタをnチャネル型MOSトランジスタで形成し、チップ非選択モード時には上記選択トランジスタをプルアップ素子として機能させることでプルアップ素子を省略し、それによってSRAMのメモリセルを4個のトランジスタで形成することができる。   The SRAM memory cell includes a pair of selection transistors, a pair of driver transistors, and a pair of pull-up elements connected to the drain electrodes of the pair of driver transistors. A negative resistance or p-channel MOS transistor is used as the pull-up element. To reduce the memory cell area, the pull-up element is formed of polycrystalline silicon and stacked on the selection transistor and the driver transistor. Is done. Further, as a technique that makes it possible to reduce the pull-up element from the memory cell, a technique described in Patent Document 1 is known. According to this, in the chip non-selection mode, the word line is maintained at an intermediate potential, and power is supplied from the power source to the memory cell via the pass transistor to retain data. For data reading, the potential of the unselected cell word line is raised to disconnect the memory cell from the bit line, the gate electrode of the pass transistor is set to high impedance, and the power supply to the bit line is stopped. Then, the word line of the selected cell is set to 0V, and the selection transistor is completely turned on to read data. The selection transistor is composed of a p-channel MOS transistor, the driver transistor is formed of an n-channel MOS transistor, and the pull-up element is omitted by causing the selection transistor to function as a pull-up element in the chip non-selection mode. Thereby, the SRAM memory cell can be formed by four transistors.

特開平7−302847号公報(図1)Japanese Patent Laid-Open No. 7-302847 (FIG. 1)

SRAMのメモリセルを4個のMOSトランジスタで構成することは、素子数が少ない分、メモリセルのチップ占有面積を小さくすることができる。しかしながら、4個のMOSトランジスタで構成されたメモリセル(「4Tメモリセル」という)は、以下に述べるように幾つかの欠点があるため、SRAMセル構成の主流には至らない。   By configuring the SRAM memory cell with four MOS transistors, the chip occupation area of the memory cell can be reduced as the number of elements is smaller. However, a memory cell composed of four MOS transistors (referred to as a “4T memory cell”) has several drawbacks as described below, and therefore does not reach the mainstream of SRAM cell configuration.

〔1〕第1に、4Tメモリセルは情報を保持するための製造及び設計マージンの確保が難しい。   [1] First, it is difficult to secure a manufacturing margin and a design margin for holding information in the 4T memory cell.

4Tメモリセルがアレイ状に配置されて成るSRAM(これを「4T−SRAM」と略記する)の情報保持条件を説明する。図3に示される4Tメモリセルは、互いにクロス結合された一対のドライバMOSトランジスタMN1,MN2と、この一対のドライバMOSトランジスタのクロス結合ノードを、ワード線WLの電位レベルに応じて、対応するデータ線対BL,BL*(*はローアクティブ又は信号反転を意味する)に結合するための一対のトランスファMOSトランジスタMP1,MP2とを含んで成る。上記ドライバMOSトランジスタMN1,MN2はnチャネル型とされ、上記トランスファMOSトランジスタMP1,MP2はpチャネル型とされる。MOSトランジスタMP1のドレインがハイレベル、MOSトランジスタMP2のドレインをローレベルとする。MOSトランジスタMP1が流すことができるドレイン電流をIt−1とし、MOSトランジスタMP2が流すことができるドレイン電流をIt−2とする。MOSトランジスタMP1とpチャンネル型MOSトランジスタMP2は、どちらもオフ電流であり、サブスレッショルド電流が流れる。サブスレッショルド電流は、熱励起で決まる電流であり、Vdsによる電流差は小さく、MOSトランジスタMP1とMOSトランジスタMP2は、殆ど同じオフ電流を流すことができる。   An information holding condition of an SRAM in which 4T memory cells are arranged in an array (hereinafter abbreviated as “4T-SRAM”) will be described. The 4T memory cell shown in FIG. 3 includes a pair of driver MOS transistors MN1 and MN2 cross-coupled to each other and a cross-coupled node of the pair of driver MOS transistors according to the potential level of the word line WL. It comprises a pair of transfer MOS transistors MP1, MP2 for coupling to a line pair BL, BL * (* means low active or signal inversion). The driver MOS transistors MN1 and MN2 are n-channel type, and the transfer MOS transistors MP1 and MP2 are p-channel type. The drain of the MOS transistor MP1 is set to the high level, and the drain of the MOS transistor MP2 is set to the low level. It is assumed that a drain current that can be passed through the MOS transistor MP1 is It-1, and a drain current that can be passed through the MOS transistor MP2 is It-2. Both the MOS transistor MP1 and the p-channel MOS transistor MP2 are off currents, and a subthreshold current flows. The subthreshold current is a current determined by thermal excitation, the current difference due to Vds is small, and the MOS transistor MP1 and the MOS transistor MP2 can pass almost the same off current.

MOSトランジスタMN2がオンしており、It−2よりはるかに大きな電流駆動能力を持つためにローレベル電位の保持は容易である。   Since the MOS transistor MN2 is turned on and has a current driving capability much larger than that of It-2, it is easy to hold the low level potential.

MOSトランジスタMN1はオフしており、そのリーク電流をId−1とすると、It−1よりId−1が小さいことがハイレベル電位の保持条件となる。   When the MOS transistor MN1 is off and its leakage current is Id-1, the holding condition of the high level potential is that Id-1 is smaller than It-1.

図4には4Tメモリセルの温度特性が示される。   FIG. 4 shows the temperature characteristics of the 4T memory cell.

図4において、Id−2はMOSトランジスタMN2のゲート電流、Id−3はMOSトランジスタMN1のバンド間トンネル電流(GIDL;Gate Induced Drain Leakage)、Id−4はMOSトランジスタMN1のサブスレッショルド電流である。Id−1は、Id−2とId−3とId−4の総和であり、温度に対して単独のリーク電流メカニズムでは決まらない複雑な電流特性をもつ。一方、ハイレベル電位を保持する必要性からId−1よりIt−1が大きいためにMOSトランジスタMP1に流れる電流はId−1となる。   In FIG. 4, Id-2 is a gate current of the MOS transistor MN2, Id-3 is a band-to-band tunnel current (GIDL) of the MOS transistor MN1, and Id-4 is a subthreshold current of the MOS transistor MN1. Id-1 is the sum of Id-2, Id-3, and Id-4, and has complex current characteristics that are not determined by a single leakage current mechanism with respect to temperature. On the other hand, since It-1 is larger than Id-1 due to the necessity of maintaining the high level potential, the current flowing through the MOS transistor MP1 becomes Id-1.

チップ非選択モード時メモリセル消費電流は、It−2とId−1の和で表されるが、It−1よりId−1が小さいため、メモリセル消費電流はほぼIt−2で決定される。   The memory cell consumption current in the chip non-selection mode is expressed as the sum of It-2 and Id-1, but since Id-1 is smaller than It-1, the memory cell consumption current is determined approximately by It-2. .

図4において、It−2はメモリセル消費電流についての所定の規格値である。一方、ハイレベル電位を保持するために、Id−1に対してある程度マージンを持ってIt−1を全温度範囲で確保する必要がある。トランスファMOSトランジスタのオフリーク電流許容範囲は図4のIt−1とIt−2の間に入る必要がある。このように4T−SRAMを低スタンバイ電流で使用すると、It−2が小さくなり、トランスファMOSトランジスタのオフリーク電流許容範囲が狭くなる。   In FIG. 4, It-2 is a predetermined standard value for the memory cell consumption current. On the other hand, in order to maintain the high level potential, it is necessary to secure It-1 over the entire temperature range with a certain margin with respect to Id-1. The allowable range of off-leakage current of the transfer MOS transistor needs to fall between It-1 and It-2 in FIG. When the 4T-SRAM is used at a low standby current in this way, It-2 becomes small and the allowable range of off-leakage current of the transfer MOS transistor becomes narrow.

〔2〕第2に、4Tメモリセルは実用的な速度で動作させるのが困難とされる。   [2] Second, it is difficult to operate 4T memory cells at a practical speed.

大容量SRAMで一般的に採用されている高抵抗負荷又は薄膜トランジスタ(「TFT」と略記する)負荷型等のメモリセルは、ウェーハ上にnチャネル型MOSトランジスタのみで構成されるためウェル分離を必要としない。それに対して、4Tメモリセルは、nチャネル型MOSトランジスタが2個とpチャネル型MOSトランジスタが2個で1ビットが構成されるために、ウェル分離が必要であり、その分、セルサイズが大きい。   A memory cell such as a high resistance load or a thin film transistor (abbreviated as “TFT”) load type generally used in a large-capacity SRAM is composed of only an n-channel MOS transistor on the wafer, so that well isolation is required. And not. On the other hand, since the 4T memory cell is composed of two n-channel MOS transistors and two p-channel MOS transistors to form one bit, well isolation is necessary, and the cell size is correspondingly large. .

セルサイズの縮小化を図るため、TFT型メモリセルで採用されているTFTをトランスファMOSトランジスタに適用することが考えられる。しかしながら、4T−SRAMのトランスファMOSトランジスタは、データ線を駆動するために大きな電流を流す必要がある。   In order to reduce the cell size, it is conceivable to apply the TFT employed in the TFT memory cell to the transfer MOS transistor. However, the transfer MOS transistor of 4T-SRAM needs to pass a large current in order to drive the data line.

しかしながら、TFTで採用されているMOSトランジスタは薄膜であり、大きな電流を流すことが難しく、実用的な速度で動作させることが困難である。   However, the MOS transistor employed in the TFT is a thin film, and it is difficult to flow a large current, and it is difficult to operate at a practical speed.

上記〔1〕,〔2〕の理由により、4Tメモリセルは制御が難しく、セルサイズが大きいため、工業的に採用されることが殆どなかった。   For the reasons [1] and [2] above, the 4T memory cell is difficult to control and has a large cell size, so it has hardly been adopted industrially.

MOSトランジスタを薄膜から積層構造に変更することで4Tメモリセルの面積を縮小することができる。積層トランジスタを採用すると、トランスファMOSトランジスタのウェル領域にコンタクトを取り、トランスファMOSトランジスタのソース電位と同電位とすることが特性の安定上望ましいが、積層トランジスタのウェルにコンタクトをとると、メモリセル面積の増大や工程の増加が必要となる。そのために、ウェル領域をフローティングとするのが経済的に有利であるが、ウェル領域がフローテングになると、ヒストリー効果と称されるMOS特性変動があり、安定的なメモリセル動作を阻害する。次に、このヒストリー効果の影響について説明する。   The area of the 4T memory cell can be reduced by changing the MOS transistor from a thin film to a laminated structure. When a stacked transistor is used, it is desirable to stabilize the characteristics by making a contact with the well region of the transfer MOS transistor and making it the same potential as the source potential of the transfer MOS transistor. It is necessary to increase the number of processes and processes. For this reason, it is economically advantageous to make the well region floating. However, when the well region becomes floating, there is a variation in MOS characteristics called a history effect, which inhibits stable memory cell operation. Next, the influence of this history effect will be described.

図5のトランスファMOSトランジスタMP1において、ワード線がローレベルに遷移すると、ゲート・ウェル領域間容量C1によるカップリングによりウェルノードの電位が低下する。しかしながら図6に示されるように、ソース・ウェル領域間ダイオードD1がオンして、データ線電位はVfまでしか下がらない。その後、ハイレベルに遷移すると、ゲート・ウェル領域間容量C1によりウェルノードの電位が上昇する。その後、ウェルノードの電位は、図7に示されるように、ダイオードD1の逆方向リーク電流により徐々に低下する。   In the transfer MOS transistor MP1 of FIG. 5, when the word line transitions to the low level, the potential of the well node decreases due to coupling by the gate-well region capacitance C1. However, as shown in FIG. 6, the source-well region diode D1 is turned on, and the data line potential only drops to Vf. Thereafter, when transitioning to a high level, the potential of the well node rises due to the gate-well region capacitance C1. Thereafter, the potential of the well node gradually decreases due to the reverse leakage current of the diode D1, as shown in FIG.

また、ハイレベルノード電位は、ワード線がローレベルに遷移すると、ゲート・ドレイン間容量C2カップリングにより低下しかける。しかしながら、トランスファMOSトランジスタMP1がオンするために、ハイレベルノード電位はデータ線電位近くまで速やかに上昇する。その後、図8に示されるように、ワード線がハイレベルに遷移すると、ゲート・ドレイン間容量C2により、ハイレベルノード電位はデータ線電位より上昇する。   Further, the high-level node potential is lowered due to the gate-drain capacitance C2 coupling when the word line transitions to the low level. However, since the transfer MOS transistor MP1 is turned on, the high level node potential quickly rises to near the data line potential. Thereafter, as shown in FIG. 8, when the word line transitions to the high level, the high-level node potential rises from the data line potential due to the gate-drain capacitance C2.

このようにワード線を動作させた直後と、ワード線を動作させてから十分に時間が経過した場合とでは、トランスファMOSトランジスタのウェルノードの電位が異なり特性が変わってくる。このように、前の状態により特性が変化する現象を「ヒストリー効果」という。そしてこの場合、ウェルノードの電位が上昇すると、トランスファMOSトランジスタのしきい値(Vth)の絶対値が上昇し、前に述べたトランスファMOSトランジスタが流し得る電流が低下する。これにより、製造・設計マージンが低下する。   As described above, the potential of the well node of the transfer MOS transistor differs and the characteristics change immediately after the word line is operated and when a sufficient time has elapsed since the word line was operated. A phenomenon in which the characteristics change in accordance with the previous state is called “history effect”. In this case, when the potential of the well node increases, the absolute value of the threshold value (Vth) of the transfer MOS transistor increases, and the current that can be passed through the transfer MOS transistor described above decreases. This reduces the manufacturing / design margin.

さらに、ハイレベルノードの上昇は、ドライバMOSトランジスタにとって過電圧印加となるため、4T−SRAMの信頼性の低下につながる。   Furthermore, since the rise of the high level node causes an overvoltage application to the driver MOS transistor, it leads to a decrease in the reliability of the 4T-SRAM.

本発明の目的は、半導体記憶装置の信頼性の向上を図るための技術を提供することにある。   An object of the present invention is to provide a technique for improving the reliability of a semiconductor memory device.

本発明の別の目的は、半導体記憶装置の製造・設計マージンの拡大を図るための技術を提供することにある。   Another object of the present invention is to provide a technique for increasing the manufacturing / design margin of a semiconductor memory device.

本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。   The following is a brief description of an outline of typical inventions disclosed in the present application.

すなわち、複数のワード線と、このワード線に交差するように配置された複数のデータ線と、上記ワード線と上記データ線との交差箇所に設けられたメモリセルと、上記メモリセルからのデータ読み出し又は上記メモリセルへのデータ書き込みが可能とされるチップ選択モードと、上記メモリセルからのデータ読み出し及び上記メモリセルへのデータ書き込みが不可能とされるチップ非選択モードとの切り換えを可能とするモード切り換え手段とを含む半導体記憶装置において、上記メモリセルは、互いにクロス結合された一対のドライバMOSトランジスタと、上記一対のドライバMOSトランジスタのクロス結合ノードを、上記ワード線の電位レベルに応じて上記データ線に結合可能な一対のトランスファMOSトランジスタとを含んで構成する。そして、上記チップ選択モード時の非選択ワード線に接続されたメモリセルにおける上記トランスファMOSトランジスタに流れる電流を、上記チップ非選択モード時よりも大きくなるように制御可能な制御手段を設ける。   That is, a plurality of word lines, a plurality of data lines arranged so as to cross the word lines, memory cells provided at intersections of the word lines and the data lines, and data from the memory cells It is possible to switch between a chip selection mode in which reading or data writing to the memory cell is possible and a chip non-selection mode in which data reading from the memory cell and data writing to the memory cell are impossible. The memory cell includes a pair of driver MOS transistors cross-coupled to each other and a cross-coupled node of the pair of driver MOS transistors according to the potential level of the word line. Including a pair of transfer MOS transistors that can be coupled to the data line. It is formed. Control means is provided that can control the current flowing through the transfer MOS transistor in the memory cell connected to the non-selected word line in the chip selection mode to be larger than that in the chip non-selection mode.

上記の手段によれば、上記制御手段は、上記チップ選択モード時の非選択ワード線に接続されたメモリセルにおける上記トランスファMOSトランジスタに流れる電流を、上記チップ非選択モード時よりも大きくなるように制御する。このことが、チップ選択モード時のトランスファMOSトランジスタのオフ電流を増大させ、ヒストリー効果でトランスファMOSトランジスタのオフ電流が低減することに起因する情報破壊の防止を達成する。   According to the above means, the control means causes the current flowing through the transfer MOS transistor in the memory cell connected to the non-selected word line in the chip selection mode to be larger than that in the chip non-selection mode. Control. This increases the off-current of the transfer MOS transistor in the chip selection mode, and achieves prevention of information destruction due to the reduction of the off-current of the transfer MOS transistor due to the history effect.

また、上記トランスファMOSトランジスタのゲート・ソース間電圧を制御することにより、上記チップ選択モードの非選択ワード線に接続されたメモリセルにおける上記トランスファMOSトランジスタのオフ電流を、上記チップ非選択モード時におけるオフ電流よりも増大させるための制御手段を設けるようにしても、上記手段と同様に、ヒストリー効果でトランスファMOSトランジスタのオフ電流が低減することに起因する情報破壊の防止を達成する。   Further, by controlling the gate-source voltage of the transfer MOS transistor, the off-current of the transfer MOS transistor in the memory cell connected to the non-selected word line in the chip selection mode is reduced in the chip non-selection mode. Even if control means for increasing the off-current is provided, the information destruction caused by the reduction of the off-current of the transfer MOS transistor due to the history effect is achieved as in the above-described means.

そしてチップ非選択時の低消費電力化と、チップ選択時の高ノイズ耐性の向上を達成するには、チップ選択モード時における非選択データ線電位レベルが、上記チップ非選択モード時よりも高くなるように制御可能な制御手段を設けると良い。   In order to achieve low power consumption when the chip is not selected and high noise resistance when the chip is selected, the non-selected data line potential level in the chip selection mode is higher than that in the chip non-selection mode. It is preferable to provide control means that can be controlled.

さらに、非選択ワード線の電位レベルを決定するための電源回路は、上記トランスファMOSトランジスタのゲート電圧レベルにかかわらず、上記トランスファMOSトランジスタのゲート・ソース間電圧を所定レベルに制限するためのリファレンス電圧を生成するリファレンス回路と、上記リファレンス回路の出力電圧に基づいて、上記非選択ワード線に供給される電圧を出力可能な出力回路とを含んで構成することができる。   Further, the power supply circuit for determining the potential level of the non-selected word line includes a reference voltage for limiting the gate-source voltage of the transfer MOS transistor to a predetermined level regardless of the gate voltage level of the transfer MOS transistor. A reference circuit that generates a voltage and an output circuit that can output a voltage supplied to the unselected word line based on the output voltage of the reference circuit.

上記リファレンス回路は、上記トランスファMOSトランジスタのゲート・ソース間電圧を所定レベルに制限し、このことが、必要以上に低リーク負荷となるのを防止する。上記リファレンス回路は、上記データ線に供給される電圧が印加される第1MOSトランジスタと、上記第1MOSトランジスタに直列接続された定電流源と、上記第1MOSトランジスタと上記定電流源との直列接続ノードの電圧が供給される非反転入力端子と、上記データ線に供給される電圧が印加される反転入力端子とを有する演算増幅器とを含めることで容易に構成することができる。このとき、上記演算増幅器は、上記非反転入力端子からの信号取り込みを可能とする第2MOSトランジスタと、上記第2MOSトランジスタに差動結合され、上記反転入力端子からの信号取り込みを可能とする第3MOSトランジスタとを含んで構成することができる。その場合において、上記第2MOSトランジスタと上記第3MOSトランジスタとのゲート幅の比率によって所定のオフセットを容易に設定することができる。   The reference circuit limits the gate-source voltage of the transfer MOS transistor to a predetermined level, and prevents this from causing an unnecessarily low leakage load. The reference circuit includes a first MOS transistor to which a voltage supplied to the data line is applied, a constant current source connected in series to the first MOS transistor, and a series connection node of the first MOS transistor and the constant current source. It can be easily configured by including an operational amplifier having a non-inverting input terminal to which a voltage of 1 is supplied and an inverting input terminal to which a voltage supplied to the data line is applied. At this time, the operational amplifier includes a second MOS transistor capable of capturing a signal from the non-inverting input terminal, and a third MOS differentially coupled to the second MOS transistor and capable of capturing a signal from the inverting input terminal. A transistor can be included. In that case, a predetermined offset can be easily set by the ratio of the gate widths of the second MOS transistor and the third MOS transistor.

上記メモリセルを構成するMOSトランジスタの温度、製造ばらつきを補正するには、上記第1MOSトランジスタを、上記メモリセルにおける上記トランスファMOSトランジスタと等しい構造とし、上記定電流源には、上記メモリセルにおける上記ドライバMOSトランジスタと等しい構造の第2MOSトランジスタを並列接続すると良い。   In order to correct the temperature and manufacturing variations of the MOS transistors constituting the memory cell, the first MOS transistor has the same structure as the transfer MOS transistor in the memory cell, and the constant current source includes the above-mentioned in the memory cell. A second MOS transistor having the same structure as the driver MOS transistor may be connected in parallel.

チップ選択モード時においてヒストリー効果によりトランスファMOSトランジスタMP1のウェルノードの電位が上がってトランスファMOSトランジスタのオフ電流が低下するのを回避するには、上記チップ選択モードからチップ非選択モードへ遷移されるとき、上記差動回路の出力ノードを一時的にローレベルにすることにより、上記第1MOSトランジスタのウェルノードの電位を上昇可能な第4MOSトランジスタを設けると良い。
メモリセルのチップ占有面積の低減を図るには、上記トランスファMOSトランジスタを、上記ドライバMOSトランジスタに縦積みすると良い。その場合において、上記トランスファMOSトランジスタをpチャンネル型MOSトランジスタとすることができる。
In order to avoid a rise in the potential of the well node of the transfer MOS transistor MP1 due to the history effect in the chip selection mode and a decrease in the off-current of the transfer MOS transistor, the transition from the chip selection mode to the chip non-selection mode is performed It is preferable to provide a fourth MOS transistor that can raise the potential of the well node of the first MOS transistor by temporarily setting the output node of the differential circuit to a low level.
In order to reduce the chip occupation area of the memory cell, the transfer MOS transistor is preferably stacked vertically on the driver MOS transistor. In that case, the transfer MOS transistor can be a p-channel MOS transistor.

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記の通りである。   The effects obtained by the representative ones of the inventions disclosed in the present application will be briefly described as follows.

すなわち、トランスファMOSトランジスタのゲート・ソース間電圧を制御して、チップ選択モード時のトランスファMOSトランジスタのオフ電流を多くすることにより、ヒストリー効果でトランスファMOSトランジスタのオフ電流が低減することに起因する情報破壊を防止することができるため、半導体記憶装置の信頼性の向上を図ることができる。   That is, by controlling the gate-source voltage of the transfer MOS transistor and increasing the off-current of the transfer MOS transistor in the chip selection mode, information resulting from the reduction of the off-current of the transfer MOS transistor due to the history effect Since breakdown can be prevented, the reliability of the semiconductor memory device can be improved.

また、チップ非選択時のデータ線電位を低下させてメモリセルのハイノード電位を低減することにより、バンド間トンネル電流(GIDL)や、ゲートリーク等のデバイスリーク電流を低減することができるので、製造・設計マージンを拡大することができる。   Further, by reducing the data line potential when the chip is not selected to reduce the high node potential of the memory cell, it is possible to reduce the band leakage current between devices (GIDL) and device leakage current such as gate leakage.・ The design margin can be expanded.

図10には、本発明にかかる半導体記憶装置の一例である4T−SRAMの構成例が示される。図10に示されるように、この4T−SRAM100は、特に制限されないが、電源回路11、ロウデコーダ12、カラムデコーダ13、I/Oバッファ14、センスアンプ及びライトドライバ15、カラム選択回路16、メモリセルアレイ17を含む。   FIG. 10 shows a configuration example of a 4T-SRAM which is an example of a semiconductor memory device according to the present invention. As shown in FIG. 10, the 4T-SRAM 100 is not particularly limited, but includes a power supply circuit 11, a row decoder 12, a column decoder 13, an I / O buffer 14, a sense amplifier and write driver 15, a column selection circuit 16, and a memory. A cell array 17 is included.

上記メモリセルアレイ17は、複数のワード線WLと、このワード線WLに交差するように配置された複数のビット線対BL,BL*と、上記ワード線と上記ビット線との交差箇所に配置された複数の4TメモリセルMCとを含む。この4TメモリセルMCは後に詳述するように、スタティック型メモリセルとされる。   The memory cell array 17 is arranged at the intersection of a plurality of word lines WL, a plurality of bit line pairs BL and BL * arranged to intersect the word lines WL, and the word lines and the bit lines. A plurality of 4T memory cells MC. The 4T memory cell MC is a static memory cell, as will be described in detail later.

ロウデコーダ12は、チップセレクト信号CSがイネーブル状態とされた状態で、ロウアドレス信号をデコードすることにより、上記複数のワード線WLの中から1本のワード線WLを選択レベルに駆動するための信号を生成する。チップセレクト信号CSがディスエーブル状態とされた期間(チップ非選択モード時)においては、全てのワード線は非選択レベルとされる。   The row decoder 12 decodes the row address signal in a state where the chip select signal CS is enabled, thereby driving one word line WL from the plurality of word lines WL to a selected level. Generate a signal. During the period when the chip select signal CS is disabled (in the chip non-selection mode), all the word lines are set to the non-selection level.

電源回路11は、後に詳述するように、チップセレクト信号CSに基づいて、ワード線WLやビット線対BL,BL*の電位をチップ選択モード時とチップ非選択モード時とで切り換える機能を含む。このとき、チップセレクト信号CSは、チップ選択モード時とチップ非選択モード時とを識別するのに利用される。例えば、チップセレクト信号CSがイネーブルとされている場合には、4T−SRAM100はチップ選択モードとされ、メモリセルアレイ17からのデータ読み出しや、当該メモリセルへのデータ書き込みが可能とされる。それに対して、チップセレクト信号CSがディスエーブルの場合には、4T−SRAM100はチップ非選択モードとされ、データのリードライトは不可能とされる。   As will be described in detail later, the power supply circuit 11 includes a function of switching the potential of the word line WL and the bit line pair BL, BL * between the chip selection mode and the chip non-selection mode based on the chip select signal CS. . At this time, the chip select signal CS is used to distinguish between the chip selection mode and the chip non-selection mode. For example, when the chip select signal CS is enabled, the 4T-SRAM 100 is set to the chip selection mode, and data can be read from the memory cell array 17 and data can be written to the memory cell. On the other hand, when the chip select signal CS is disabled, the 4T-SRAM 100 is set to the chip non-selection mode and data read / write is impossible.

カラムデコーダ13は、入力されたカラムアドレス信号をデコードすることにより、カラム選択信号を生成する。このカラム選択信号はカラム選択回路16に伝達される。   The column decoder 13 generates a column selection signal by decoding the input column address signal. This column selection signal is transmitted to the column selection circuit 16.

I/Oバッファ14は、上記メモリセルアレイ17からの読み出しデータを外部出力したり、メモリセルアレイ17への書き込みデータを外部から取り込む。   The I / O buffer 14 outputs read data from the memory cell array 17 to the outside and takes in write data to the memory cell array 17 from the outside.

センスアンプ及びライトドライバ15は、上記メモリセルアレイ17からの読み出しデータを増幅するセンスアンプ部と、メモリセルアレイ17への書き込みデータに基づいてコモン線やビット線を駆動するためのライトドライバ部とを含む。   The sense amplifier and write driver 15 includes a sense amplifier unit that amplifies read data from the memory cell array 17 and a write driver unit that drives common lines and bit lines based on write data to the memory cell array 17. .

カラム選択回路16は、上記カラムデコーダ13からのカラム選択信号に基づいて、上記複数のビット線対BL,BL*をコモン線に選択的に結合するための複数のカラムスイッチを含んで成る。カラム選択信号に基づいてビット線対BL,BL*が選択的にコモン線に結合されることにより、当該ビット線を介して、対応するメモリセルからのデータ読み出し、及び対応するメモリセルへのデータ書き込みが可能とされる。   The column selection circuit 16 includes a plurality of column switches for selectively coupling the plurality of bit line pairs BL and BL * to a common line based on a column selection signal from the column decoder 13. The bit line pair BL, BL * is selectively coupled to the common line based on the column selection signal, thereby reading data from the corresponding memory cell and data to the corresponding memory cell via the bit line. Writing is enabled.

図1には、上記電源回路11の構成例が示される。   FIG. 1 shows a configuration example of the power supply circuit 11.

図1に示されるように、上記電源回路11は、第1電源回路111と、第2電源回路112とを含んで成る。第1電源回路111は、第1高電位側電圧Vdd1を出力する。この第1高電位側電圧Vdd1は、プリチャージ用のpチャンネル型MOSトランジスタMP3,MP4を介してデータ線対BL,BL*に供給される。第2電源回路112は、第2高電位側電圧Vdd2を生成する。この第2高電位側電圧Vdd2は、ロウデコーダ12にその動作用電源として給電される。本例では、4TメモリセルMCは、ハイレベル電位(Vdd2レベル)が非選択状態とされる。   As shown in FIG. 1, the power supply circuit 11 includes a first power supply circuit 111 and a second power supply circuit 112. The first power supply circuit 111 outputs the first high potential side voltage Vdd1. The first high potential side voltage Vdd1 is supplied to the data line pair BL, BL * via precharge p-channel MOS transistors MP3, MP4. The second power supply circuit 112 generates the second high potential side voltage Vdd2. The second high potential side voltage Vdd2 is supplied to the row decoder 12 as an operation power source. In this example, the high level potential (Vdd2 level) is not selected in the 4T memory cell MC.

4TメモリセルMCは、互いにクロス結合された一対のnチャネル型のドライバMOSトランジスタMN1,MN2と、この一対のMOSトランジスタのクロス結合ノードを、ワード線WLの電位レベルに応じて、対応するデータ線対BL,BL*(*は信号反転を意味する)に結合するための一対のpチャネル型のトランスファMOSトランジスタMP1,MP2とを含んで成る。pチャネル型MOSトランジスタMP3,MP4は、データ線BL,BL*のプリチャージ用の素子であり、所定のプリチャージ制御信号CONTによって動作制御される。   The 4T memory cell MC includes a pair of n-channel type driver MOS transistors MN1 and MN2 cross-coupled to each other and a cross-coupled node of the pair of MOS transistors corresponding to the potential level of the word line WL. It includes a pair of p-channel type transfer MOS transistors MP1 and MP2 for coupling to the pair BL and BL * (* means signal inversion). The p-channel MOS transistors MP3 and MP4 are elements for precharging the data lines BL and BL *, and their operations are controlled by a predetermined precharge control signal CONT.

第1高電位側電圧Vdd1は、プリチャージ用のpチャネル型MOSトランジスタMP3を介してトランスファMOSトランジスタMP1,MP2のソース電極に伝達され、第2高電位側電圧Vdd2は、ロウデコーダ12を介してトランスファMOSトランジスタMP1,MP2のゲート電極に伝達される(図2参照)。このとき、トランスファMOSトランジスタMP1,MP2のオフ電流を以下のように制御することができる。   The first high potential side voltage Vdd1 is transmitted to the source electrodes of the transfer MOS transistors MP1 and MP2 via the precharge p-channel MOS transistor MP3, and the second high potential side voltage Vdd2 is transmitted via the row decoder 12. It is transmitted to the gate electrodes of the transfer MOS transistors MP1 and MP2 (see FIG. 2). At this time, the off currents of the transfer MOS transistors MP1 and MP2 can be controlled as follows.

チップ選択モード時においては、図2に示されるように、第1高電位側電圧Vdd1、第2高電位側電圧Vdd2がトランスファMOSトランジスタMP1,MP2に印加された場合において、トランスファMOSトランジスタMP1,MP2のオフ時にソース・ドレインに流れる電流(オフ電流)の絶対値が、チップ非選択モード時のオフ電流の絶対値より大きくなるように電源回路11において制御される。このオフ電流の制御は、トランスファMOSトランジスタMP1,MP2のゲート・ソース間電圧Vgsを制御することにより実現される。すなわち、動作時のゲート・ソース間電圧Vgsを、チップ非選択モード時のゲート・ソース間電圧Vgsより小さくすることでオフ電流が制御される。このようなゲート・ソース間電圧Vgsは、電源回路11の出力電圧(Vdd1,Vdd2)レベルを切り換えることで可能とされる。チップ選択モードとチップ非選択モードとの切り換えは、この4T−SRAM100に供給されるチップセレクト信号CSに基づいて行われる。すなわち、チップセレクト信号CSがイネーブル状態とされると、ロウデコーダ12によってロウアドレス信号のデコードが行われることで、対応するワード線WLが選択レベルに駆動され、メモリセルアレイ17からのデータ読み出し又はメモリセルアレイ17へのデータ書き込みが可能とされる。これがチップ選択モード(通常動作モード)とされる。これに対して、チップセレクト信号CSがディスエーブル状態とされると、ロウデコーダ12によって全てのワード線WLは非選択レベルに固定され、メモリセルアレイ17からのデータ読み出し及びメモリセルアレイ17へのデータ書き込みが不可能とされる。これがチップ非選択モード(待機モード)とされる。上記チップセレクト信号CSは、ロウデコーダ12を介して上記電源回路11へ伝達される。上記電源回路11は、上記チップセレクト信号CSに基づいて上記トランスファMOSトランジスタMP1,MP2のオフ電流制御を行う。このような意味で電源回路11は、本発明における制御手段の一例とされる。   In the chip selection mode, as shown in FIG. 2, when the first high potential side voltage Vdd1 and the second high potential side voltage Vdd2 are applied to the transfer MOS transistors MP1 and MP2, the transfer MOS transistors MP1 and MP2 Is controlled in the power supply circuit 11 so that the absolute value of the current (off-state current) flowing in the source / drain at the time of OFF is larger than the absolute value of the off-current in the chip non-selection mode. This off-current control is realized by controlling the gate-source voltage Vgs of the transfer MOS transistors MP1 and MP2. That is, the off-current is controlled by making the gate-source voltage Vgs during operation smaller than the gate-source voltage Vgs during the chip non-selection mode. Such a gate-source voltage Vgs is made possible by switching the output voltage (Vdd1, Vdd2) level of the power supply circuit 11. Switching between the chip selection mode and the chip non-selection mode is performed based on the chip select signal CS supplied to the 4T-SRAM 100. In other words, when the chip select signal CS is enabled, the row address signal is decoded by the row decoder 12, whereby the corresponding word line WL is driven to the selected level, and data reading from the memory cell array 17 or memory Data can be written into the cell array 17. This is the chip selection mode (normal operation mode). On the other hand, when the chip select signal CS is disabled, all the word lines WL are fixed to the non-selected level by the row decoder 12 and data reading from the memory cell array 17 and data writing to the memory cell array 17 are performed. Is impossible. This is a chip non-selection mode (standby mode). The chip select signal CS is transmitted to the power supply circuit 11 via the row decoder 12. The power supply circuit 11 performs off-current control of the transfer MOS transistors MP1 and MP2 based on the chip select signal CS. In this sense, the power supply circuit 11 is an example of control means in the present invention.

図11には、上記第1電源回路111の構成例が示される。   FIG. 11 shows a configuration example of the first power supply circuit 111.

上記第1電源回路111は、特に制限されないが、図11に示されるように、第1定電圧Vrefを発生させるための第1定電圧発生回路111Aと、その後段に配置され、上記第1定電圧Vrefに基づいて第1高電位側電圧Vdd1を形成するための第1電圧出力部111Bと、第2定電圧Vref2を発生させるための第2定電圧発生回路111Cと、上記第2定電圧Vref2に基づいて第1高電位側電圧Vdd1を形成するための第2電圧出力部111Dとを含んで成る。上記pチャネル型MOSトランジスタMP5,MP6,MP7,MP8のソース電極は、高電位側電源Vddに結合されている。上記第1電圧出力部111Bは、pチャネル型MOSトランジスタMP5,MP6、nチャネル型MOSトランジスタMN3,MN4,MN5が結合されて成る差動アンプと、この差動アンプの出力電圧を出力するためのpチャネル型MOSトランジスタMP8と、チップセレクト信号CSに応じて上記pチャネル型MOSトランジスタMP8のゲート電圧を制御するためのpチャネル型MOSトランジスタMP7とを含んで成る。第1定電圧Vrefは、第2定電圧Vrefよりも電圧レベルが高く設定されている。   Although the first power supply circuit 111 is not particularly limited, as shown in FIG. 11, the first constant voltage generation circuit 111A for generating the first constant voltage Vref and the first constant voltage generation circuit 111A are arranged in the subsequent stage, and the first constant voltage generation circuit 111A. The first voltage output unit 111B for forming the first high potential side voltage Vdd1 based on the voltage Vref, the second constant voltage generation circuit 111C for generating the second constant voltage Vref2, and the second constant voltage Vref2 And a second voltage output unit 111D for forming the first high potential side voltage Vdd1. The source electrodes of the p-channel MOS transistors MP5, MP6, MP7, and MP8 are coupled to the high potential side power supply Vdd. The first voltage output unit 111B includes a differential amplifier formed by combining p-channel MOS transistors MP5 and MP6 and n-channel MOS transistors MN3, MN4, and MN5, and outputs an output voltage of the differential amplifier. It includes a p-channel MOS transistor MP8 and a p-channel MOS transistor MP7 for controlling the gate voltage of the p-channel MOS transistor MP8 according to the chip select signal CS. The first constant voltage Vref is set to have a higher voltage level than the second constant voltage Vref.

チップセレクト信号CSは、pチャネル型MOSトランジスタMP7のゲート電極と、nチャネル型MOSトランジスタMN5のゲート電極に伝達される。上記第1定電圧発生回路111Aから出力された第1定電圧Vref1はnチャネル型MOSトランジスタMN3のゲート電極に伝達される。チップセレクト信号CSがハイレベル(イネーブル)のとき、nチャネル型MOSトランジスタMN5がオンされ、pチャネル型MOSトランジスタMP7がオフされることで、上記第1定電圧Vref1に基づく電圧出力が行われる。このとき、第1高電位側電圧Vdd1は、第1定電圧Vrefにほぼ等しくされる。   The chip select signal CS is transmitted to the gate electrode of the p-channel MOS transistor MP7 and the gate electrode of the n-channel MOS transistor MN5. The first constant voltage Vref1 output from the first constant voltage generation circuit 111A is transmitted to the gate electrode of the n-channel MOS transistor MN3. When the chip select signal CS is at a high level (enable), the n-channel MOS transistor MN5 is turned on and the p-channel MOS transistor MP7 is turned off, so that voltage output based on the first constant voltage Vref1 is performed. At this time, the first high potential side voltage Vdd1 is made substantially equal to the first constant voltage Vref.

これに対してチップセレクト信号CSがローレベル(ディスエーブル)のとき、nチャネル型MOSトランジスタMN5がオフされ、pチャネル型MOSトランジスタMP7がオンされる。nチャネル型MOSトランジスタMN5がオフされることで差動アンプは非動作状態とされる。pチャネル型MOSトランジスタMP7がオンされることでpチャネル型MOSトランジスタMP8がオフされ、第1電圧出力部111Bは高インピーダンス状態とされることから、第1定電圧Vref1に基づく電圧出力は行われない。このとき、第2電圧出力部111Dを介して電圧出力が行われているため、第1高電位側電圧Vdd1は、第2定電圧Vref2にほぼ等しくされる。このように第1電源回路111から出力される高電位側電圧Vdd1の電圧レベルをチップセレクト信号CSに基づいて切り換えることができる。   On the other hand, when the chip select signal CS is at a low level (disabled), the n-channel MOS transistor MN5 is turned off and the p-channel MOS transistor MP7 is turned on. When the n-channel type MOS transistor MN5 is turned off, the differential amplifier is inactivated. When the p-channel MOS transistor MP7 is turned on, the p-channel MOS transistor MP8 is turned off and the first voltage output unit 111B is in a high impedance state, so that voltage output based on the first constant voltage Vref1 is performed. Absent. At this time, since the voltage output is performed via the second voltage output unit 111D, the first high potential side voltage Vdd1 is substantially equal to the second constant voltage Vref2. In this manner, the voltage level of the high potential side voltage Vdd1 output from the first power supply circuit 111 can be switched based on the chip select signal CS.

図12には、上記第2電源回路112の構成例が示される。   FIG. 12 shows a configuration example of the second power supply circuit 112.

第2電源回路112は、図12に示されるように、上記第1高電位側電圧Vdd1に基づいて、それよりも僅かに低い第3定電圧(例えばVdd1−50mV)Vref3を発生させるための第3定電圧発生回路112Aと、その後段に配置され、上記第3定電圧Vref3に基づいて第2高電位側電圧Vdd2を形成するための第3電圧出力部112Bと、第2定電圧Vref2に基づいて、それよりも僅かに低い第4定電圧(Vref2−50mV)Vref4を発生させるための第4定電圧発生回路112Cと、その後段に配置され、上記第4定電圧Vref4に基づいて第2高電位側電圧Vdd2を形成するための第4電圧出力部112Dとを含んで成る。   As shown in FIG. 12, the second power supply circuit 112 generates a third constant voltage (for example, Vdd1-50 mV) Vref3 slightly lower than the first high potential side voltage Vdd1 based on the first high potential side voltage Vdd1. A third constant voltage generation circuit 112A, a third voltage output unit 112B which is disposed in the subsequent stage and forms the second high potential side voltage Vdd2 based on the third constant voltage Vref3, and a second constant voltage Vref2. A fourth constant voltage generation circuit 112C for generating a fourth constant voltage (Vref2-50 mV) Vref4 slightly lower than the fourth constant voltage generation circuit 112C and a second high voltage based on the fourth constant voltage Vref4. And a fourth voltage output unit 112D for forming the potential side voltage Vdd2.

上記第3電圧出力部112Bは、上記第3定電圧Vref3を取り込む演算増幅器31と、その出力電圧が伝達されるpチャネル型MOSトランジスタMP12と、このpチャネル型MOSトランジスタMP12に直列接続された定電流源32と、上記演算増幅器31の出力電圧が伝達される演算増幅器33と、この演算増幅器33の出力側に設けられたpチャネル型MOSトランジスタMP13と、チップセレクト信号CSを論理反転してから上記pチャネル型MOSトランジスタMP13のゲート電極に供給するためのインバータ34とを含んで成る。上記pチャネル型MOSトランジスタMP12のソース電極には上記第1高電位側電圧Vdd1が供給される。上記pチャネル型MOSトランジスタMP12と上記定電流源32との直列接続ノードの電圧が、上記演算増幅器31の非反転入力端子(+)にフィードバックされることで演算増幅器31の出力電圧が、Vdd1のレベル変動に連動するようになっている。ここで、pチャンネル型MOSトランジスタMP12は、4TメモリセルMCにおけるトランスファMOSトランジスタと同一の種類のMOSが多数個並列接続されて成る。定電流源32の定電流I1は、動作時の1個あたり4TメモリセルMCにおけるトランスファMOSトランジスタのオフ電流の設定値と、pチャンネル型MOSトランジスタMP12の個数との積に等しくなるように設定される。   The third voltage output unit 112B includes an operational amplifier 31 that takes in the third constant voltage Vref3, a p-channel MOS transistor MP12 to which the output voltage is transmitted, and a constant connected in series to the p-channel MOS transistor MP12. The current source 32, the operational amplifier 33 to which the output voltage of the operational amplifier 31 is transmitted, the p-channel MOS transistor MP13 provided on the output side of the operational amplifier 33, and the chip select signal CS are logically inverted. And an inverter 34 for supplying to the gate electrode of the p-channel MOS transistor MP13. The first high potential side voltage Vdd1 is supplied to the source electrode of the p-channel MOS transistor MP12. The voltage at the serial connection node of the p-channel MOS transistor MP12 and the constant current source 32 is fed back to the non-inverting input terminal (+) of the operational amplifier 31, so that the output voltage of the operational amplifier 31 becomes Vdd1. It is linked to the level fluctuation. Here, the p-channel MOS transistor MP12 is formed by connecting in parallel many MOSs of the same type as the transfer MOS transistor in the 4T memory cell MC. The constant current I1 of the constant current source 32 is set so as to be equal to the product of the set value of the off-current of the transfer MOS transistor in the 4T memory cell MC and the number of p-channel MOS transistors MP12 during operation. The

上記第4電圧出力部112Dは、上記第4定電圧Vref4を取り込む演算増幅器35と、その出力電圧が伝達されるpチャネル型MOSトランジスタMP14と、このpチャネル型MOSトランジスタMP14に直列接続された定電流源36と、上記演算増幅器35の出力電圧が伝達される演算増幅器37と、この演算増幅器37の出力側に設けられたpチャネル型MOSトランジスタMP15とを含んで成る。上記pチャネル型MOSトランジスタMP15のゲート電極にはチップセレクト信号CSが供給される。上記pチャネル型MOSトランジスタMP14のソース電極には上記第2定電圧Vref2が供給される。上記pチャネル型MOSトランジスタMP14と上記定電流源36との直列接続ノードの電圧が、上記演算増幅器35の非反転入力端子(+)にフィードバックされることで演算増幅器35の出力電圧がVref2の変化に連動するようになっている。ここで、pチャンネル型MOSトランジスタMP14は、4TメモリセルMCにおけるトランスファMOSトランジスタと同一の種類のMOSが多数個並列接続される。定電流源36の定電流I2は、チップ非選択モード時の1個あたり4TメモリセルMCにおけるトランスファMOSトランジスタのオフ電流設定値と、pチャンネル型MOSトランジスタMP14の個数との積に等しくなるように設定される。   The fourth voltage output unit 112D includes an operational amplifier 35 that takes in the fourth constant voltage Vref4, a p-channel MOS transistor MP14 to which the output voltage is transmitted, and a constant connected in series to the p-channel MOS transistor MP14. It includes a current source 36, an operational amplifier 37 to which the output voltage of the operational amplifier 35 is transmitted, and a p-channel MOS transistor MP15 provided on the output side of the operational amplifier 37. A chip select signal CS is supplied to the gate electrode of the p-channel MOS transistor MP15. The second constant voltage Vref2 is supplied to the source electrode of the p-channel MOS transistor MP14. The voltage at the series connection node of the p-channel MOS transistor MP14 and the constant current source 36 is fed back to the non-inverting input terminal (+) of the operational amplifier 35, so that the output voltage of the operational amplifier 35 changes Vref2. It is to be linked to. Here, the p-channel MOS transistor MP14 is connected in parallel with a number of MOSs of the same type as the transfer MOS transistor in the 4T memory cell MC. The constant current I2 of the constant current source 36 is equal to the product of the off-current setting value of the transfer MOS transistor in the 4T memory cell MC and the number of p-channel MOS transistors MP14 in one chip non-selection mode. Is set.

上記の構成において、チップセレクト信号CSがハイレベル(イネーブル)の場合、pチャネル型MOSトランジスタMP13がオンされることで、第2高電位側電圧Vdd2が第3電圧出力部112Bの出力電圧に等しくされる。また、チップセレクト信号CSがローレベル(ディスエーブル)の場合、pチャネル型MOSトランジスタMP15がオンされることで、第2高電位側電圧Vdd2が第4電圧出力部112Dの出力電圧に等しくされる。   In the above configuration, when the chip select signal CS is at a high level (enable), the p-channel MOS transistor MP13 is turned on so that the second high potential side voltage Vdd2 is equal to the output voltage of the third voltage output unit 112B. Is done. When the chip select signal CS is at a low level (disabled), the p-channel MOS transistor MP15 is turned on so that the second high potential side voltage Vdd2 becomes equal to the output voltage of the fourth voltage output unit 112D. .

図13には、上記第1電源回路111及び上記第2電源回路112における各出力電圧の電源電圧(高電位側電源Vdd)依存性が示される。チップ選択モード時のVdd1のレベルが最も高く、Vdd2はそれよりも若干低めに設定される。また、チップ非選択モード時のVdd1はチップ選択モード時のVdd2よりも低く設定され、チップ非選択モード時のVdd2は、チップ非選択モード時のVdd1よりも若干低めに設定される。高電位側電源Vddが所定電圧以上の場合、上記第1電源回路111及び上記第2電源回路112における各出力電圧は、高電位側電源Vddの変動にかかわらず、安定化される。   FIG. 13 shows the dependency of each output voltage in the first power supply circuit 111 and the second power supply circuit 112 on the power supply voltage (high potential side power supply Vdd). In the chip selection mode, the level of Vdd1 is the highest, and Vdd2 is set slightly lower than that. Further, Vdd1 in the chip non-selection mode is set lower than Vdd2 in the chip non-selection mode, and Vdd2 in the chip non-selection mode is set slightly lower than Vdd1 in the chip non-selection mode. When the high potential side power supply Vdd is equal to or higher than the predetermined voltage, the output voltages in the first power supply circuit 111 and the second power supply circuit 112 are stabilized regardless of the fluctuation of the high potential side power supply Vdd.

図14には、4T−SRAM100の動作例が示される。チップ選択時と非選択時との電圧レベルの違いにより、図14(1)〜(3)に示される動作例が挙げられる。   FIG. 14 shows an operation example of the 4T-SRAM 100. Examples of operations shown in FIGS. 14 (1) to (3) are given depending on the voltage level difference between when the chip is selected and when it is not selected.

図14(1)に示される第1動作例では、ΔVをチップ選択状態とチップ非選択状態とで別電位に制御される。つまり、チップ選択状態では、非選択ワード線にVdd1+ΔV1(例えば1.2V)の電位が供給されるのに対して、チップ非選択状態では、非選択ワード線の電位はVdd1+ΔV2(例えば0.8V)とされることで、耐ノイズ性の向上を図ることができる。   In the first operation example shown in FIG. 14A, ΔV is controlled to a different potential depending on the chip selection state and the chip non-selection state. That is, in the chip selection state, the potential of Vdd1 + ΔV1 (for example, 1.2V) is supplied to the unselected word line, whereas in the chip non-selection state, the potential of the unselected word line is Vdd1 + ΔV2 (for example, 0.8V). Thus, noise resistance can be improved.

図14(2)に示される第2動作例では、チップ非選択時の電圧が、チップ選択時の電圧より低くなるように設定される。つまり、チップ選択状態では、非選択ワード線にVdd1+ΔVの電位が供給されるのに対して、チップ非選択状態では、非選択ワード線の電位はVdd1_s+ΔVとされる。ここで、Vdd1_sはチップ非選択時のデータ線電位であり、Vdd1より低い。そして、データ線BL,BL*の電位は、チップ選択マットの場合、Vdd1(例えば1.8V)であるのに対して、チップ非選択モードではVdd1_s(例えば1.2V)に低下されることで、チップ非選択時の低消費電力化と、チップ選択時の高ノイズ耐性の向上を図ることができる。   In the second operation example shown in FIG. 14B, the voltage when the chip is not selected is set to be lower than the voltage when the chip is selected. That is, in the chip selected state, the potential of Vdd1 + ΔV is supplied to the unselected word line, whereas in the chip unselected state, the potential of the unselected word line is set to Vdd1_s + ΔV. Here, Vdd1_s is a data line potential when the chip is not selected, and is lower than Vdd1. The potential of the data lines BL and BL * is Vdd1 (for example, 1.8 V) in the case of the chip selection mat, whereas it is lowered to Vdd1_s (for example, 1.2 V) in the chip non-selection mode. Therefore, it is possible to reduce the power consumption when the chip is not selected and to improve the high noise resistance when the chip is selected.

図14(3)に示される動作例は、図14(1),(2)を組み合わせたもので、チップ選択状態では、非選択ワード線にVdd1+ΔV1の電位が供給されるのに対して、チップ非選択状態では、非選択ワード線の電位はVdd1_s+ΔV2とされる。そして、データ線電位は、非選択マットの場合、Vdd1であるのに対して、チップ非選択モードではVdd1_sに低下される。   The operation example shown in FIG. 14 (3) is a combination of FIGS. 14 (1) and (2). In the chip selection state, the potential of Vdd1 + ΔV1 is supplied to the non-selected word line. In the non-selected state, the potential of the non-selected word line is set to Vdd1_s + ΔV2. The data line potential is Vdd1 in the non-selected mat, but is lowered to Vdd1_s in the chip non-selection mode.

図1に示される4TメモリセルMCにおけるトランスファMOSトランジスタMP1,MP2には、縦型構造を採用することができる。   A vertical structure can be adopted for the transfer MOS transistors MP1 and MP2 in the 4T memory cell MC shown in FIG.

図15には、図1に示される4TメモリセルMCの主要部の断面が示される。尚、図1及び図15におけるN1,N2,N3は、主要トランジスタの電極の対応関係の明確化のために付されている。   FIG. 15 shows a cross section of the main part of the 4T memory cell MC shown in FIG. Note that N1, N2, and N3 in FIGS. 1 and 15 are attached to clarify the correspondence of the electrodes of the main transistor.

pチャネル型のトランスファMOSトランジスタMP1,MP2は、縦型構造とされ、nチャネル型のドライバMOSトランジスタMN1,MN2に積み上げるように形成される。チャネルは基盤151に対して垂直となる方向に形成され、側壁にゲート(ワード線)が形成される。このため、下地はMOSトランジスタ(MN1,MN2)2個分のスペースがあれば十分であり、4TメモリセルMCは、バルク構造に比べてチップ占有面積の縮小化を図ることができる。また、トランスファMOSトランジスタMP1,MP2は、SOI(silicon on insulator)に形成されるため、ウェル分離は不要とされる。また、縦型構造の場合、それ自体がコンタクトを兼用することから、バルク構成の場合に不可欠であったコンタクトホールが不要とされる。   The p-channel type transfer MOS transistors MP1 and MP2 have a vertical structure and are formed so as to be stacked on the n-channel type driver MOS transistors MN1 and MN2. The channel is formed in a direction perpendicular to the base 151, and a gate (word line) is formed on the side wall. For this reason, it is sufficient for the base to have a space for two MOS transistors (MN1, MN2), and the 4T memory cell MC can reduce the chip occupation area as compared with the bulk structure. Further, since the transfer MOS transistors MP1 and MP2 are formed on SOI (silicon on insulator), well isolation is not necessary. Further, in the case of the vertical structure, since the contact itself also serves as a contact, the contact hole that is indispensable in the case of the bulk configuration is unnecessary.

上記の例によれば、以下の作用効果を得ることができる。   According to the above example, the following effects can be obtained.

(1)チップセレクト信号CSに応じて出力電圧レベルの切り換えを可能とする電源回路11を設けることにより、トランスファMOSトランジスタのオフ電流は、チップ選択時には大きくされ、チップ非選択時に小さくなるように制御される。チップ非選択時の消費電流はバッテリで情報保持動作をすることの多いSRAMの重要なスペックであり、1μA/Mbit以下を保証する場合も少なくない。また、チップ非選択時は、全メモリセルのワード線が非選択状態であり、単に情報を保持するだけでよい。一方、チップ選択時は、デコーダや周辺回路、メモリセルが動作されることで、数十mA程度の消費電力が許容される。上記積層構造のメモリセルを採用した場合に不都合となるヒストリー効果が生じるのは、ワード線が遷移するチップ選択モードだけであるため、トランスファMOSトランジスタのゲート・ソース間電圧Vgsを制御し、チップ選択モード時のトランスファMOSトランジスタのオフ電流を多くする。そのようにすることにより、ヒストリー効果でトランスファMOSトランジスタのオフ電流が低減することに起因する情報破壊を防止することができる。このため、SRAMの信頼性の向上を図ることができる。   (1) By providing the power supply circuit 11 capable of switching the output voltage level in accordance with the chip select signal CS, the off-current of the transfer MOS transistor is increased when the chip is selected, and is controlled so as to decrease when the chip is not selected. Is done. The current consumption when the chip is not selected is an important specification of an SRAM that often performs an information holding operation with a battery. In many cases, the current consumption is guaranteed to be 1 μA / Mbit or less. When the chip is not selected, the word lines of all the memory cells are in a non-selected state, and it is only necessary to hold information. On the other hand, when a chip is selected, power consumption of about several tens of mA is allowed by operating a decoder, peripheral circuits, and memory cells. Since the history effect which is inconvenient when the memory cell having the above-mentioned stacked structure is adopted is only in the chip selection mode in which the word line transitions, the gate-source voltage Vgs of the transfer MOS transistor is controlled to select the chip. Increase the off current of the transfer MOS transistor in the mode. By doing so, it is possible to prevent information destruction due to the reduction of the off-current of the transfer MOS transistor due to the history effect. For this reason, the reliability of the SRAM can be improved.

(2)4TメモリセルMC内のハイノードの電位上昇を低減することができる。例えば、図9に示されるように、ワード線WLがハイになり、メモリセルのハイノードが上昇すると、オフ電流が大きい場合はメモリセルのハイノードからデータ線への電流I1が生じ、メモリセルハイノードの過剰な上昇を抑制することができる。また、上記製造・設計マージンからチップ非選択時のドライバMOSトランジスタのリーク電流Id−1を低減できればマージンが広がることがわかる。しかしながら、デバイスの製造プロセス及び構造との関係でリーク電流の低減は簡単ではない。そこで、チップ非選択時のデータ線電位を低下させてメモリセルのハイノード電位を低減する。すると、GIDL電流やゲートリーク等のデバイスリーク電流を低減することができるので、製造・設計マージンを拡大することができる。   (2) The potential increase of the high node in the 4T memory cell MC can be reduced. For example, as shown in FIG. 9, when the word line WL goes high and the high node of the memory cell rises, if the off-current is large, a current I1 from the high node of the memory cell to the data line is generated, and the memory cell high node Excessive rise can be suppressed. In addition, it can be seen from the manufacturing / design margin that the margin increases if the leakage current Id-1 of the driver MOS transistor when the chip is not selected can be reduced. However, it is not easy to reduce the leakage current due to the manufacturing process and structure of the device. Therefore, the data line potential when the chip is not selected is lowered to reduce the high node potential of the memory cell. Then, device leakage current such as GIDL current and gate leakage can be reduced, so that the manufacturing / design margin can be expanded.

(3)pチャネル型のトランスファMOSトランジスタMP1,MP2に縦型構造を採用することで、4TメモリセルMCのチップ占有面積の縮小化を図ることができる。   (3) By adopting a vertical structure for the p-channel type transfer MOS transistors MP1 and MP2, the chip occupation area of the 4T memory cell MC can be reduced.

次に、4T−SRAM100における第2電源回路112の別の構成例について説明する。   Next, another configuration example of the second power supply circuit 112 in the 4T-SRAM 100 will be described.

ここで、先ず、図16に示される構成の第2電源回路112を用いてワード線WLの非選択電位を制御する場合について考える。ロウデコーダ12(図1参照)の出力部120によって、ワード線WLの電圧レベルの切り換えが行われる。つまり、デコード信号がハイレベルの場合、ワード線WLはグランドレベル(選択レベル)とされるのに対して、デコード信号がローレベルの場合、ワード線WLには第2電源回路112で生成された電圧Vdd2(非選択レベルの電圧)が供給される。   First, consider a case where the non-selection potential of the word line WL is controlled using the second power supply circuit 112 having the configuration shown in FIG. The output level 120 of the row decoder 12 (see FIG. 1) switches the voltage level of the word line WL. That is, when the decode signal is high level, the word line WL is set to the ground level (selection level), whereas when the decode signal is low level, the word line WL is generated by the second power supply circuit 112. The voltage Vdd2 (non-selection level voltage) is supplied.

pチャンネル型MOSトランジスタMP20は、4TメモリセルMCのトランスファMOSトランジスタMP1,MP2と同一の種類のMOSトランジスタが多数個並列接続されて成る。pチャンネル型MOSトランジスタMP20のソース電極には高電位側電圧Vdd1が供給される。pチャンネル型MOSトランジスタMP20には定電流源194が直列接続され、このpチャンネル型MOSトランジスタMP20と定電流源194との直列接続ノードn1が演算増幅器161の非反転入力端子に結合されている。この演算増幅器161は、定電圧発生回路162からの定電圧Vrefと上記ノードn1の電圧とを比較する。この比較結果はノードn2を介してpチャネル型MOSトランジスタMP20のゲート電極に伝達されることで演算増幅器161にフィードバックされるとともに、後段の演算増幅器(ボルテージホロワ)193を介してデコーダ12の出力部120に供給される。上記pチャネル型MOSトランジスタMP20に流れる電流I1は、所望の1個あたりメモリセルトランスファMOSトランジスタオフ電流設定値とトランスファMOSトランジスタMP1の数の積となるように設定される。定電圧Vref1は、4TメモリセルMCのハイレベルノードの電位に反映される。4TメモリセルMCのハイレベルノードの電位とローレベルノードの電位差は、メモリセル情報の電位差であり、ハイレベル電位が高いほどより安定的な動作をすることができる。メモリセルハイレベル電位の供給電圧であるデータ線に近いほど安定的に情報保持や動作ができる。そこで、定電圧Vref11もノイズやデバイスばらつきを考慮すると、データ線電位からわずかに下がった電位(例えはVdd−70mV)に設定する必要がある。このように定電圧Vref1は、データ線電位を参照電位として生成することが必要である。高電位側電源電圧Vddと定電圧Vref1との差が演算増幅器161のデバイスばらつきを越えると、演算増幅器161の出力側ノードn2は、接地(GND)電位まで下がってしまうことがある。また、接地電位を基準に定電圧Vref1電位を生成すると、データ線電位と別の動作となり、電位変動等に弱い構成となる。定電圧生成回路162は、例えば図17に示されるように、互いに直列接続された抵抗R1,R2によって形成される。高電位側電源電圧Vddが抵抗R1,R2により分圧されて定電圧Vref1が生成される。これは簡単かつ精度の高い回路であるが、図18に示されるように、電源電圧が低い側でVdd1と定電圧Vref1との差が小さくなってしまう。また、メモリ全体で1μA以下の低くい待機電流が必要な場合、数MΩ〜数百Ωのリニアリティのある高い抵抗が必要であり、それを半導体集積回路で作ると大面積を必要とする。従って、半導体集積回路において、70mV程度の小さい電位差を安定的かつ低電力で生成することは容易ではない。   The p-channel MOS transistor MP20 is formed by connecting in parallel many MOS transistors of the same type as the transfer MOS transistors MP1 and MP2 of the 4T memory cell MC. The high potential side voltage Vdd1 is supplied to the source electrode of the p-channel MOS transistor MP20. A constant current source 194 is connected in series to the p-channel MOS transistor MP20, and a series connection node n1 between the p-channel MOS transistor MP20 and the constant current source 194 is coupled to the non-inverting input terminal of the operational amplifier 161. The operational amplifier 161 compares the constant voltage Vref from the constant voltage generation circuit 162 with the voltage at the node n1. The comparison result is fed back to the operational amplifier 161 by being transmitted to the gate electrode of the p-channel MOS transistor MP20 via the node n2, and the output of the decoder 12 via the subsequent operational amplifier (voltage follower) 193. Supplied to the unit 120. The current I1 flowing through the p-channel MOS transistor MP20 is set to be the product of the desired number of memory cell transfer MOS transistor off-current setting values and the number of transfer MOS transistors MP1. The constant voltage Vref1 is reflected in the potential of the high level node of the 4T memory cell MC. The potential difference between the high-level node and the low-level node of the 4T memory cell MC is the potential difference of the memory cell information, and the higher the high-level potential, the more stable operation can be performed. The closer to the data line that is the supply voltage of the memory cell high-level potential, the more stably information can be held and operated. Therefore, the constant voltage Vref11 needs to be set to a potential slightly lower than the data line potential (for example, Vdd-70 mV) in consideration of noise and device variations. Thus, the constant voltage Vref1 needs to be generated using the data line potential as a reference potential. If the difference between the high-potential-side power supply voltage Vdd and the constant voltage Vref1 exceeds the device variation of the operational amplifier 161, the output-side node n2 of the operational amplifier 161 may drop to the ground (GND) potential. In addition, when the constant voltage Vref1 potential is generated with reference to the ground potential, the operation is different from the data line potential, and the configuration is vulnerable to potential fluctuations. For example, as shown in FIG. 17, the constant voltage generating circuit 162 is formed by resistors R1 and R2 connected in series with each other. The high-potential-side power supply voltage Vdd is divided by the resistors R1 and R2 to generate a constant voltage Vref1. Although this is a simple and highly accurate circuit, as shown in FIG. 18, the difference between Vdd1 and constant voltage Vref1 becomes small on the side where the power supply voltage is low. Further, when a low standby current of 1 μA or less is required for the entire memory, a high resistance with a linearity of several MΩ to several hundreds Ω is required, and if it is made of a semiconductor integrated circuit, a large area is required. Therefore, it is not easy to generate a small potential difference of about 70 mV stably and with low power in a semiconductor integrated circuit.

4TメモリセルMCのドライバMOSトランジスタのリーク電流は、サブスレッショルト電流、GIDL電流、ゲート電流等温度特性の異なった電流の総和である。サブスレッショルド電流は、熱励起により流れる電流であり、大きな温度特性をもつ。バンド間トンネル電流、ゲート電流は、トンネル電流であり、温度特性は小さい。これらのメカニズムの異なる電流の総和がドライバMOSトランジスタMトランジスタMN1,MN2のリーク電流となる。このリーク電流を上回る電流をトランスファMOSトランジスタのオフ電流として供給する必要がある。しかしながら、定電流で駆動すると、温度特性がトランスファMOSトランジスタの特性を反映するのみであり、ドライバMOSトランジスタの複雑なリーク電流をカバーし難い。   The leak current of the driver MOS transistor of the 4T memory cell MC is the sum of currents having different temperature characteristics such as subthreshold current, GIDL current, and gate current. The subthreshold current is a current that flows due to thermal excitation, and has a large temperature characteristic. The band-to-band tunnel current and the gate current are tunnel currents and have low temperature characteristics. The sum of the different currents of these mechanisms becomes the leakage current of the driver MOS transistor M transistors MN1 and MN2. It is necessary to supply a current exceeding the leakage current as an off-current of the transfer MOS transistor. However, when driven with a constant current, the temperature characteristics only reflect the characteristics of the transfer MOS transistor, and it is difficult to cover the complicated leak current of the driver MOS transistor.

例えばドライバMOSトランジスタを複数個設けることでリーク電流を反映させることが考えられるが、低温では極めて小さい電流値であることから不安定な値となり、定常電圧になるまでに長時間を要する。   For example, it is conceivable that a leakage current is reflected by providing a plurality of driver MOS transistors. However, since the current value is extremely small at a low temperature, it becomes an unstable value, and it takes a long time to reach a steady voltage.

トランスファMOSトランジスタMP1,MP2のウェル領域がフローティグの構造をしている4TメモリセルMCにおいては、チップ選択モード時は、ヒストリー効果によりウェルノードの電位が上がり、トランスファMOSトランジスタのオフ電流が低下して情報破壊の危険性を増大させる。   In the 4T memory cell MC in which the well regions of the transfer MOS transistors MP1 and MP2 have a floating structure, in the chip selection mode, the potential of the well node increases due to the history effect, and the off-current of the transfer MOS transistor decreases. Increase the risk of information destruction.

そこで、第2電源回路112を図19に示されるように構成する。   Therefore, the second power supply circuit 112 is configured as shown in FIG.

図19に示される第2電源回路112は、リファレンス回路191と、そのリファレンス回路191の出力に基づいて、非選択モード時のワード線WLに供給される電圧を形成するための演算増幅器193とを含む。   The second power supply circuit 112 shown in FIG. 19 includes a reference circuit 191 and an operational amplifier 193 for forming a voltage supplied to the word line WL in the non-selection mode based on the output of the reference circuit 191. Including.

図20には、上記リファレンス回路112の構成例が示される。   FIG. 20 shows a configuration example of the reference circuit 112.

上記演算増幅器161は、図20に示されるように、nチャネル型MOSトランジスタMN21,MN22とが結合されて成る差動回路と、この差動回路に流れる電流を決定するための定電流源195と、上記差動回路の負荷を構成するpチャネル型MOSトランジスタMP21,MP22とを含んで成る。pチャネル型MOSトランジスタMP22は、pチャネル型MOSトランジスタMP21にカレントミラー接続される。nチャネル型MOSトランジスタMN21,MN22のソース電極はpチャネル型MOSトランジスタMP21,MP22を介して高電位側電源Vccに結合される。MOSトランジスタMP22,MN22との直列接続ノード(n4)から差動出力が得られる。この差動出力電圧によってpチャネル型MOSトランジスタMP20が制御され、このpチャネル型MOSトランジスタMP20と定電流源194との直列接続ノードn3の電圧がnチャネル型MOSトランジスタMN21のゲート電極に伝達されることで、上記差動回路には所定のオフセットが形成される。このとき、nチャネル型MOSトランジスタMMN21のゲート幅をnチャネル型MOSトランジスタMN22より大きくし、ノードn3の電位がノードn4の電位より低いときに差動バランスがとれる。そして、低電力化のために定電流源195の電流I3をnA(ナノ・アンペア)オーダーに設定すると、リファレンス回路191のカレントミラー回路は、サブスレッショルド電流領域で動作し、一般的なMOSトランジスタでは90mV/Dec.のVgs-Ids特性をもつ。そのため、nチャネル型MOSトランジスタMN21とnチャネル型MOSトランジスタMN22のゲート長を互いに等しくし、nチャネル型MOSトランジスタMN21のゲート幅をnチャネル型MOSトランジスタMN22の10倍にすると、90mVのオフセットを持ち、ノードn3は、高電位側電圧Vdd1より90mV下がった電位となる。このオフセット値は、nチャネル型MOSトランジスタMN21とnチャネル型MOSトランジスタMN22のゲート幅の比率で設計できる。このように図19及び図20に示される構成によれば、ノードn3の電位レベルが高電位側電圧Vdd1より上記差動回路のオフセット電位分下がった電位に設定されることから、ノードn4の電位は、この高電位側電圧Vdd1に追随し、且つ、それよりもわずかに低下した電圧となり、それが、演算増幅器193及び出力部120を介して、非選択ワード線WLに供給されることにより、トランスファMOSトランジスタMP1,MP2に対して適切なゲート・ソース間電圧Vgsを与えることができるので、必要以上に低リーク負荷となるのを防止することができる。   As shown in FIG. 20, the operational amplifier 161 includes a differential circuit formed by coupling n-channel MOS transistors MN21 and MN22, and a constant current source 195 for determining a current flowing through the differential circuit. And p-channel MOS transistors MP21 and MP22 constituting the load of the differential circuit. The p-channel MOS transistor MP22 is current mirror connected to the p-channel MOS transistor MP21. The source electrodes of the n-channel MOS transistors MN21 and MN22 are coupled to the high potential side power supply Vcc via the p-channel MOS transistors MP21 and MP22. A differential output is obtained from a series connection node (n4) with the MOS transistors MP22 and MN22. The p-channel MOS transistor MP20 is controlled by this differential output voltage, and the voltage at the serial connection node n3 between the p-channel MOS transistor MP20 and the constant current source 194 is transmitted to the gate electrode of the n-channel MOS transistor MN21. Thus, a predetermined offset is formed in the differential circuit. At this time, when the gate width of the n-channel MOS transistor MMN21 is made larger than that of the n-channel MOS transistor MN22, the differential balance is achieved when the potential of the node n3 is lower than the potential of the node n4. When the current I3 of the constant current source 195 is set to nA (nano ampere) order to reduce power consumption, the current mirror circuit of the reference circuit 191 operates in the subthreshold current region. It has a Vgs-Ids characteristic of 90 mV / Dec. Therefore, if the gate lengths of the n-channel MOS transistor MN21 and the n-channel MOS transistor MN22 are equal to each other and the gate width of the n-channel MOS transistor MN21 is 10 times that of the n-channel MOS transistor MN22, the offset is 90 mV. The node n3 has a potential that is 90 mV lower than the high potential side voltage Vdd1. This offset value can be designed by the ratio of the gate widths of the n-channel MOS transistor MN21 and the n-channel MOS transistor MN22. 19 and 20, the potential level of the node n3 is set to a potential lower than the high potential side voltage Vdd1 by the offset potential of the differential circuit. Follows the high potential side voltage Vdd1 and becomes a voltage slightly lower than that, and is supplied to the non-selected word line WL via the operational amplifier 193 and the output unit 120. Since an appropriate gate-source voltage Vgs can be applied to the transfer MOS transistors MP1 and MP2, it is possible to prevent an unnecessarily low leakage load.

4TメモリセルMCにおけるトランスファMOSトランジスタMP1,MP2と、ドライバMOSトランジスタMN1,MN2の温度、製造ばらつきの補正を可能にするには、上記4T−SRAM100における第2電源回路112を、次のように構成すると良い。すなわち、図21に示される第2電源回路112において、210で示される部分を、図22に示される回路構成とする。つまり、定電流源194にnチャネル型MOSトランジスタMN23を並列接続する。   In order to enable correction of temperature and manufacturing variations of the transfer MOS transistors MP1 and MP2 and driver MOS transistors MN1 and MN2 in the 4T memory cell MC, the second power supply circuit 112 in the 4T-SRAM 100 is configured as follows. Good. That is, in the second power supply circuit 112 shown in FIG. 21, the part indicated by 210 has the circuit configuration shown in FIG. That is, the n-channel MOS transistor MN23 is connected in parallel to the constant current source 194.

pチャンネル型MOSトランジスタMP20は、4TメモリセルMCにおけるトランスファMOSトランジスタMP1,MP2と同一構造のMOSであり、ゲート幅が拡大され又は複数個が並列接続されている。nチャネル型MOSトランジスタMN3は、4TメモリセルMCにおけるドライバMOSトランジスタMN1,MN2と同一の構造のMOSであり、ゲート幅が拡大され又は複数個が並列接続されている。定電流源194に対してnチャネル型MOSトランジスタMN23による分流経路が形成されるため、定電流源194の電流をI5とし、nチャネル型MOSトランジスタMN23に流れる電流をI4としたとき、それらの合成電流(I4+I5)が、図21に示される回路構成の場合の定電流源194の電流I2に等しくなるように定電流源194の定数設定が行われる。かかる構成において、電流I4,I5,I4+I5は、図23に示されるような温度特性を有する。nチャネル型MOSトランジスタMN23に流れる電流I4は、高温で顕著に大きくなるサブスレッショルド電流である。このような電流I4が流れることにより、ノードn4の出力電圧は、図24においてn4で示される温度特性となる。つまり、電流I4が流れない場合には、図24においてn4aで示される温度特性になるのに対して、高温で顕著に大きくなるサブスレッショルド電流I4が流れることにより、演算増幅器161の出力ノードn4の電圧は、図24においてn4で示される温度特性となる。従って、4TメモリセルMCのトランスファMOSトランジスタMP1,MP2のゲート・ソース間電圧Vgsも、図24においてn4で示されるような温度特性となり、4TメモリセルMCにおけるトランスファMOSトランジスタMP1,MP2と、ドライバMOSトランジスタMN1,MN2の温度、製造ばらつきが補正される。   The p-channel MOS transistor MP20 is a MOS having the same structure as the transfer MOS transistors MP1 and MP2 in the 4T memory cell MC, and the gate width is enlarged or a plurality of MOS transistors are connected in parallel. The n-channel MOS transistor MN3 is a MOS having the same structure as that of the driver MOS transistors MN1 and MN2 in the 4T memory cell MC, and the gate width is enlarged or a plurality of MOS transistors are connected in parallel. A shunt path is formed by the n-channel MOS transistor MN23 with respect to the constant current source 194. Therefore, when the current of the constant current source 194 is I5 and the current flowing through the n-channel MOS transistor MN23 is I4, their synthesis The constant of the constant current source 194 is set so that the current (I4 + I5) becomes equal to the current I2 of the constant current source 194 in the case of the circuit configuration shown in FIG. In such a configuration, the currents I4, I5, I4 + I5 have temperature characteristics as shown in FIG. A current I4 flowing through the n-channel MOS transistor MN23 is a subthreshold current that becomes significantly large at a high temperature. When such a current I4 flows, the output voltage of the node n4 has a temperature characteristic indicated by n4 in FIG. That is, when the current I4 does not flow, the temperature characteristic indicated by n4a in FIG. 24 is obtained, whereas the subthreshold current I4 that significantly increases at a high temperature flows, so that the output node n4 of the operational amplifier 161 The voltage has a temperature characteristic indicated by n4 in FIG. Accordingly, the gate-source voltage Vgs of the transfer MOS transistors MP1 and MP2 of the 4T memory cell MC also has a temperature characteristic as indicated by n4 in FIG. 24, and the transfer MOS transistors MP1 and MP2 in the 4T memory cell MC and the driver MOS. The temperature and manufacturing variations of the transistors MN1 and MN2 are corrected.

また、図25に示されるように、上記第2電源回路112において、ノードn4とグランドとの間に、nチャネル型MOSトランジスタMN24を設けることができる。このnチャネル型MOSトランジスタMN24のゲート電極には、制御信号n10が入力されるようになっている。制御信号n10は、チップ選択モードからチップ非選択モードに遷移する際に、所定時間だけハイレベルになるパルス状の信号であり、チップセレクト信号CSがイネーブル状態からディスエーブル状態への遷移に基づいて1個のパルス信号を形成するモノマルチバイブレータによって生成することができる。チップ選択モードからチップ非選択モードに遷移する際に制御信号n10が一時的にハイレベルとされることで、nチャネル型MOSトランジスタMN24がオンされ、ノードn4の電位がグランドレベルにまで低下される。このような制御をすることにより、pチャンネル型MOSトランジスタMP20のウェルノードn12の電位を上昇させて高電位側電圧Vdd2を制御することにより4TメモリセルMCの情報破壊の防止を図ることができる。それについて図26を参照しながら説明する。   As shown in FIG. 25, in the second power supply circuit 112, an n-channel MOS transistor MN24 can be provided between the node n4 and the ground. A control signal n10 is input to the gate electrode of the n-channel MOS transistor MN24. The control signal n10 is a pulse-like signal that becomes high level for a predetermined time when transitioning from the chip selection mode to the chip non-selection mode. Based on the transition of the chip selection signal CS from the enable state to the disable state. It can be generated by a mono multivibrator that forms one pulse signal. When the control signal n10 is temporarily set to the high level when the chip selection mode is shifted to the chip non-selection mode, the n-channel MOS transistor MN24 is turned on, and the potential of the node n4 is lowered to the ground level. . By performing such control, it is possible to prevent information destruction of the 4T memory cell MC by raising the potential of the well node n12 of the p-channel MOS transistor MP20 and controlling the high potential side voltage Vdd2. This will be described with reference to FIG.

図26において、チップセレクト信号CSは、SRAMを動作と待機を制御するSRAM外部から入ってくる制御信号である。ここでは、チップセレクト信号CSのハイレベルがチップ選択状態、ローレベルがチップ非選択状態とする。このチップセレクト信号CSに基づいて内部制御信号CS_intの論理が変化される。チップセレクト信号CS信号又は内部制御信号CS_intがハイレベルからローレベルに遷移される際に、制御信号n10が一時的にハイレベルにされることで、ノードn4がグランドレベルに引き下げられ、pチャネル型MOSトランジスタMP20のウェルノードn12の電位が上昇される。すると、pチャネル型MOSトランジスタMP20のリーク電流が低減され、高電位側電圧Vdd2が低下されるため、pチャネル型MOSトランジスタMP1のゲート電位が低下される。これは、チップ選択モード時においてヒストリー効果によりトランスファMOSトランジスタMP1のウェルノードの電位が上がり、トランスファMOSトランジスタのオフ電流が低下するのを回避する。それにより、ヒストリー効果に起因する情報破壊が回避され、信頼性の向上を図ることができる。 In FIG. 26, a chip select signal CS is a control signal that enters from the outside of the SRAM that controls the operation and standby of the SRAM. Here, the high level of the chip select signal CS is the chip selection state, and the low level is the chip non-selection state. Based on the chip select signal CS, the logic of the internal control signal CS_int is changed. When the chip select signal CS signal or the internal control signal CS_int transitions from the high level to the low level, the control signal n10 is temporarily set to the high level, whereby the node n4 is pulled down to the ground level, and the p-channel type The potential of well node n12 of MOS transistor MP20 is raised. Then, the leakage current of the p-channel MOS transistor MP20 is reduced and the high-potential side voltage Vdd2 is lowered, so that the gate potential of the p-channel MOS transistor MP1 is lowered. This avoids an increase in the potential of the well node of the transfer MOS transistor MP1 due to the history effect in the chip selection mode and a decrease in the off-current of the transfer MOS transistor. As a result, information destruction due to the history effect is avoided, and reliability can be improved.

以上本発明者によってなされた発明を具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。   Although the invention made by the present inventor has been specifically described above, the present invention is not limited thereto, and it goes without saying that various changes can be made without departing from the scope of the invention.

例えば、上記の例では、メモリLSIとして形成される場合について説明したが、4T−SRAMが例えばマイクロコンピュータに内蔵される場合にも適用することができる。また、トランスファMOSトランジスタMP1,MP2をバルク構造とすることができる。   For example, in the above example, the case where it is formed as a memory LSI has been described, but the present invention can also be applied to a case where a 4T-SRAM is built in, for example, a microcomputer. Further, the transfer MOS transistors MP1 and MP2 can have a bulk structure.

以上の説明では主として本発明者によってなされた発明をその背景となった利用分野である4T−SRAMに適用した場合について説明したが、本発明はそれに限定されるものではなく、各種半導体記憶装置に広く適用することができる。   In the above description, the case where the invention made mainly by the present inventor is applied to the 4T-SRAM, which is the field of use behind the present invention, has been described. However, the present invention is not limited to this and is applied to various semiconductor memory devices. Can be widely applied.

本発明は、少なくともメモリセルを含むことを条件に適用することができる。   The present invention can be applied on condition that at least a memory cell is included.

本発明にかかる半導体記憶装置の一例である4T−SRAMにおける主要部の構成例回路図である。FIG. 3 is a circuit diagram illustrating a configuration example of a main part in a 4T-SRAM which is an example of a semiconductor memory device according to the present invention. 上記4T−SRAMのメモリセルに含まれるトランスファMOSトランジスタに印加される電圧の説明図である。It is explanatory drawing of the voltage applied to the transfer MOS transistor contained in the memory cell of the said 4T-SRAM. 4Tメモリセルの情報保持条件を説明するための回路図である。It is a circuit diagram for demonstrating the information retention conditions of 4T memory cell. 上記4Tメモリセルにおいて流れる電流の温度特性図である。It is a temperature characteristic figure of the electric current which flows in the said 4T memory cell. 上記4Tメモリセルにおけるヒストリー効果の影響を説明するための回路図である。It is a circuit diagram for demonstrating the influence of the history effect in the said 4T memory cell. 上記4Tメモリセルにおけるヒストリー効果の影響を説明するための回路図である。It is a circuit diagram for demonstrating the influence of the history effect in the said 4T memory cell. 上記4Tメモリセルにおける主要部電位レベルの時間的変化の特性図である。It is a characteristic view of the time change of the principal part electric potential level in the said 4T memory cell. 上記4Tメモリセルにおける主要部電位レベルの時間的変化の特性図である。It is a characteristic view of the time change of the principal part electric potential level in the said 4T memory cell. 上記4Tメモリセルにおけるハイノードの電位上昇の低減を説明するための回路図である。FIG. 6 is a circuit diagram for explaining reduction in potential rise at a high node in the 4T memory cell. 本発明にかかる半導体記憶装置の一例である4T−SRAMの全体的な構成例ブロック図である。1 is a block diagram illustrating an example of the overall configuration of a 4T-SRAM that is an example of a semiconductor memory device according to the present invention. 上記4T−SRAMにおける第1電源回路の構成例回路図である。It is a circuit diagram of a configuration example of a first power supply circuit in the 4T-SRAM. 上記4T−SRAMにおける第2電源回路の構成例回路図である。It is a circuit diagram of a configuration example of a second power supply circuit in the 4T-SRAM. 上記第1電源回路及び上記第2電源回路における各出力電圧の電源電圧依存特性図である。It is a power supply voltage dependence characteristic view of each output voltage in the first power supply circuit and the second power supply circuit. 上記4T−SRAMの動作例説明図である。It is operation | movement explanatory drawing of the said 4T-SRAM. 上記4Tメモリセルにおける主要部の断面図である。It is sectional drawing of the principal part in the said 4T memory cell. 上記第2電源回路の構成例回路図である。It is a circuit diagram of a configuration example of the second power supply circuit. 上記第2電源回路に適用可能な定電圧生成回路の構成例回路図である。It is a circuit diagram of a configuration example of a constant voltage generation circuit applicable to the second power supply circuit. 図17に示される定電圧生成回路の出力電圧特性図である。FIG. 18 is an output voltage characteristic diagram of the constant voltage generation circuit shown in FIG. 17. 上記第2電源回路の構成例回路図である。It is a circuit diagram of a configuration example of the second power supply circuit. 図19に示される第2電源回路における主要部の詳細な構成例回路図である。FIG. 20 is a circuit diagram illustrating a detailed configuration example of a main part in the second power supply circuit illustrated in FIG. 19. 上記第2電源回路の構成例回路図である。It is a circuit diagram of a configuration example of the second power supply circuit. 上記第2電源回路における主要部の構成例回路図である。FIG. 6 is a circuit diagram illustrating a configuration example of a main part in the second power supply circuit. 図22に示される回路の主要部に流れる電流の温度特性図である。It is a temperature characteristic figure of the electric current which flows into the principal part of the circuit shown by FIG. 図22に示される回路の主要部における電位の温度特性図である。FIG. 23 is a temperature characteristic diagram of a potential in a main part of the circuit shown in FIG. 22. 上記第2電源回路の構成例回路図である。It is a circuit diagram of a configuration example of the second power supply circuit. 図25に示される回路の動作説明のための波形図である。FIG. 26 is a waveform diagram for explaining the operation of the circuit shown in FIG. 25.

符号の説明Explanation of symbols

11 電源回路
12 ロウデコーダ
13 カラムデコーダ
14 I/Oバッファ
15 センスアンプ及びライトアンプ
16 カラムスイッチ
17 メモリセルアレイ
100 4T−SRAM
111 第1電源回路
112 第2電源回路
MC 4Tメモリセル
WL ワード線
BL,BL* データ線
DESCRIPTION OF SYMBOLS 11 Power supply circuit 12 Row decoder 13 Column decoder 14 I / O buffer 15 Sense amplifier and write amplifier 16 Column switch 17 Memory cell array 100 4T-SRAM
111 First power supply circuit 112 Second power supply circuit MC 4T memory cell WL Word line BL, BL * Data line

Claims (7)

複数のワード線と、
上記ワード線に交差するように配置された複数のデータ線と、
上記ワード線と上記データ線との交差箇所に設けられたメモリセルと、
上記メモリセルからのデータ読み出し又は上記メモリセルへのデータ書き込みが可能とされるチップ選択モードと、上記メモリセルからのデータ読み出し及び上記メモリセルへのデータ書き込みが不可能とされるチップ非選択モードとの切り換えを可能とするモード切り換え手段と、を含み、
上記メモリセルは、互いにクロス結合された一対のドライバMOSトランジスタと、
上記一対のドライバMOSトランジスタのクロス結合ノードを、上記ワード線の電位レベルに応じて上記データ線に結合可能な一対のトランスファMOSトランジスタと、を含んで成る半導体記憶装置であって、
非選択ワード線の電位レベルを決定するための電源回路を含み、上記電源回路は、上記トランスファMOSトランジスタのゲート電圧レベルにかかわらず、上記トランスファMOSトランジスタのゲート・ソース間電圧を所定レベルに制限するためのリファレンス電圧を生成するリファレンス回路と、
上記リファレンス回路の出力電圧に基づいて、上記非選択ワード線に供給される電圧を出力可能な出力回路と、を含んで成ることを特徴とする半導体記憶装置。
Multiple word lines,
A plurality of data lines arranged to intersect the word line;
A memory cell provided at an intersection of the word line and the data line;
Chip select mode in which data can be read from or written to the memory cell, and chip non-select mode in which data cannot be read from or written to the memory cell Mode switching means that enables switching between and
The memory cell includes a pair of driver MOS transistors that are cross-coupled to each other, and
A pair of transfer MOS transistors capable of coupling a cross coupling node of the pair of driver MOS transistors to the data line in accordance with a potential level of the word line, and a semiconductor memory device comprising:
Including a power supply circuit for determining a potential level of an unselected word line, and the power supply circuit limits a gate-source voltage of the transfer MOS transistor to a predetermined level regardless of a gate voltage level of the transfer MOS transistor. A reference circuit for generating a reference voltage for
An output circuit capable of outputting a voltage supplied to the non-selected word line based on an output voltage of the reference circuit.
上記リファレンス回路は、上記データ線に供給される電圧が印加される第1MOSトランジスタと、
上記第1MOSトランジスタに直列接続された定電流源と、
上記第1MOSトランジスタと上記定電流源との直列接続ノードの電圧が供給される非反転入力端子と、上記データ線に供給される電圧が印加される反転入力端子とを有する演算増幅器と、を含んで成り、
上記演算増幅器の出力電圧が上記出力回路に供給されるとともに、上記第1MOSトランジスタのゲート電極に供給される請求項記載の半導体記憶装置。
The reference circuit includes a first MOS transistor to which a voltage supplied to the data line is applied;
A constant current source connected in series to the first MOS transistor;
An operational amplifier having a non-inverting input terminal to which a voltage of a node connected in series between the first MOS transistor and the constant current source is supplied, and an inverting input terminal to which a voltage supplied to the data line is applied. Consisting of
2. The semiconductor memory device according to claim 1 , wherein an output voltage of the operational amplifier is supplied to the output circuit and to the gate electrode of the first MOS transistor.
上記演算増幅器は、上記非反転入力端子からの信号取り込みを可能とする第2MOSトランジスタと、
上記第2MOSトランジスタに差動結合され、上記反転入力端子からの信号取り込みを可能とする第3MOSトランジスタと、を含み、
上記第2MOSトランジスタと上記第3MOSトランジスタとのゲート幅の比率によって所定のオフセットが設定されて成る請求項記載の半導体記憶装置。
The operational amplifier includes a second MOS transistor capable of capturing a signal from the non-inverting input terminal;
A third MOS transistor differentially coupled to the second MOS transistor and capable of capturing a signal from the inverting input terminal;
3. The semiconductor memory device according to claim 2 , wherein a predetermined offset is set according to a ratio of a gate width between the second MOS transistor and the third MOS transistor.
上記第1MOSトランジスタは、上記メモリセルにおける上記トランスファMOSトランジスタと等しい構造とされ、上記定電流源には、上記メモリセルにおける上記ドライバMOSトランジスタと等しい構造の第2MOSトランジスタが並列接続されて成る請求項2記載の半導体記憶装置。 The first MOS transistor has a structure equal to that of the transfer MOS transistor in the memory cell, and a second MOS transistor having a structure equal to that of the driver MOS transistor in the memory cell is connected in parallel to the constant current source. 2 Symbol mounting the semiconductor memory device. 上記チップ選択モードからチップ非選択モードへ遷移されるとき、上記演算増幅器の出力ノードを一時的にローレベルにすることにより、上記第1MOSトランジスタのウェルノードの電位を上昇可能な第4MOSトランジスタを含む請求項乃至の何れか1項記載の半導体記憶装置。 A fourth MOS transistor capable of raising the potential of the well node of the first MOS transistor by temporarily setting the output node of the operational amplifier to a low level when transitioning from the chip selection mode to the chip non-selection mode; the semiconductor memory device according to any one of claims 2 to 4. 上記トランスファMOSトランジスタは、上記ドライバMOSトランジスタに縦積みされて成る請求項1乃至の何れか1項記載の半導体記憶装置。 The transfer MOS transistor, the semiconductor memory device of any one of claims 1 to 5 formed by vertically stacked in the driver MOS transistor. 上記トランスファMOSトランジスタはpチャンネル型MOSトランジスタとされた請求項記載の半導体記憶装置。 7. The semiconductor memory device according to claim 6 , wherein said transfer MOS transistor is a p-channel MOS transistor.
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