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KR101062096B1 - 데이터 판독 회로 및 이 회로를 갖는 반도체 장치 - Google Patents

데이터 판독 회로 및 이 회로를 갖는 반도체 장치 Download PDF

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KR101062096B1
KR101062096B1 KR1020050031550A KR20050031550A KR101062096B1 KR 101062096 B1 KR101062096 B1 KR 101062096B1 KR 1020050031550 A KR1020050031550 A KR 1020050031550A KR 20050031550 A KR20050031550 A KR 20050031550A KR 101062096 B1 KR101062096 B1 KR 101062096B1
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KR
South Korea
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bit line
current
capacitor
change memory
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가쯔또시 모리야마
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소니 주식회사
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Abstract

비트선의 전위를 미리 결정된 바이어스 전위로 설정하고, 저항 변화 기억 소자내에 흐르는 전류값을 검출함으로써 비트선과 워드선과의 교차부에 배치된 상기 저항 변화 기억 소자로부터 기억 데이터를 판독하도록 구성된 데이터 판독 회로는, 스위칭 소자를 통하여 상기 비트선에 접속된 용량 소자 및 상기 스위칭 소자의 양단에 접속되고, 상기 비트선의 전위가 상기 용량 소자의 전위와 동등하게 되도록 상기 비트선에 전류를 공급하는 전류 공급 회로를 포함한다.
Figure R1020050031550
기억 데이터, 바이어스 전위, 스위칭 소자, 전류 공급 회로, 용량 소자

Description

데이터 판독 회로 및 이 회로를 갖는 반도체 장치{DATA READOUT CIRCUIT AND SEMICONDUCTOR DEVICE HAVING THE SAME}
도 1은 본 발명의 실시예에 따른 반도체 장치를 도시하는 회로도.
도 2는 본 발명의 실시예에 따른 데이터 판독 회로의 동작을 설명하는 도면.
도 3은 본 발명의 실시예에 따른 데이터 판독 회로의 동작을 설명하는 도면.
도 4는 본 발명의 실시예에 따른 데이터 판독 회로의 동작을 설명하는 도면.
도 5는 본 발명의 실시예에 따른 데이터 판독 회로의 동작을 설명하는 도면.
도 6은 본 발명의 실시예에 따른 데이터 판독 회로의 동작 타이밍을 설명하는 타이밍차트.
도 7은 종래의 데이터 판독 회로를 도시하는 회로도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2 : 비트선
3 : 워드선
4 : MRAM
5 : 기억 회로
6 : 데이터 판독 회로
10 : 바이어스 전위 설정 회로
11 : 전류 공급 회로
12 : 센스 앰프
13 : 스위치
14 : 용량 소자
15 : 스위칭 트랜지스터
17 : 오피 앰프
18 : 스위치
20, 21 : 트랜지스터
GND : 그라운드 단자
VDD : 전원 단자
C1∼C5 : 컨덴서
SW1∼SW3 : 스위치
<특허 문헌1> 미국 특허 제6205073호 명세서
본 발명은 데이터 판독 회로 및 이 회로를 갖는 반도체 장치에 관한 것이다.
최근, 대용량의 불휘발성 메모리로서, 반도체 기판 상에 고밀도로 실장 가능한 저항 변화 기억 소자를 이용한 반도체 장치가 주목받아 오고 있다. 이 저항 변화 기억 소자는, MRAM(Magnetic Random Access Memory)로 대표되듯이, 기억 데이터(「0」 또는 「1」)에 따라 내부의 저항값이 증감하도록 구성하고 있다.
이 저항 변화 기억 소자를 이용한 반도체 장치는 비트선과 워드선과의 교차부에 저항 변화 기억 소자를 배치함과 함께, 이 저항 변화 기억 소자에 데이터 판독 회로를 접속하여, 이 데이터 판독 회로를 이용하여 비트선의 전위를 미리 결정된 바이어스 전위로 설정했을 때에 저항 변화 기억 소자로 흐르는 전류값을 검출함으로써 저항 변화 기억 소자에 기억된 데이터를 판독하도록 구성하고 있다.
그리고, 도 7에 도시한 바와 같이 종래의 반도체 장치에 내장된 데이터 판독 회로(101)에서는, 비트선(102)의 전위를 미리 결정된 바이어스 전위로 설정하기 위해, 저항 변화 기억 소자(103)에 커런트 컨베이어 회로(current conveyer circuit)(104)를 병렬 접속하고, 이 커런트 컨베이어 회로(104)를 이용하여 데이터의 판독 시에 비트선(102)의 전위를 미리 결정된 바이어스 전위로까지 상승시킴으로써 저항 변화 기억 소자(103)에 바이어스 전위를 인가하도록 구성하고 있었다(예를 들면, 특허 문헌1 참조). 도면에서, 참조 부호 105는 디코더, 참조 부호 106은 전류원을 나타낸다.
그런데, 종래의 커런트 컨베이어 회로(104)를 이용한 데이터 판독 회로(101)에서는, 데이터 판독 시에 비트선(102)의 전위를 초기값(통상 0V)으로부터 미리 결정된 바이어스 전위(예를 들면, 0.4V)까지 상승시키도록 하였기 때문에, 비트선(102)의 전위가 바이어스 전위로 안정될 때까지 대략 수 ㎲ 정도의 시간을 필요로 하였다.
그 때문에, 종래의 데이터 판독 회로(101)를 이용한 반도체 장치에서는, 연속하여 고속으로 데이터의 판독을 행하는 것이 곤란하였다.
본 발명의 제1 양태에 따르면, 비트선의 전위를 미리 결정된 바이어스 전위로 설정하여, 저항 변화 기억 소자로 흐르는 전류값을 검출함으로써 비트선과 워드선과의 교차부에 배치된 저항 변화 기억 소자로부터 기억 데이터를 판독하도록 구성한 데이터 판독 회로가 제공되고, 상기 데이터 판독 회로는, 스위칭 소자를 통하여 상기 비트선에 접속된 용량 소자 및 이 스위칭 소자의 양단에 접속되고, 상기 비트선의 전위가 상기 용량 소자의 전위와 동등하게 되도록 상기 비트선에 전류를 공급하는 전류 공급 회로를 포함하고, 상기 스위칭 소자를 절단한 상태에서 상기 용량 소자에 미리 결정된 양의 전하가 축적된 후, 상기 스위칭 소자를 접속한 상태로 함으로써, 상기 용량 소자에 축적한 전하를 이 용량 소자의 용량과 상기 비트선의 용량으로 분배하여, 상기 용량 소자의 전위를 상기 바이어스 전위로 설정하고, 상기 스위칭 소자를 절단한 상태로 하고, 상기 비트선의 전위를 미리 결정된 전위까지 미리 상승시킨 후 상기 전류 공급 회로를 이용하여 상기 비트선의 전위를 상기 바이어스 전위로 상승시켜, 상기 저항 변화 기억 소자로부터 기억 데이터가 판독된다.
또한, 본 발명의 제2 양태에 따르면, 제1 양태의 데이터 판독 회로에서는, 상기 전류 공급 회로에 센스 앰프를 접속하고, 이 센스 앰프는, 상기 전류 공급 회로로부터 상기 저항 변화 기억 소자에 공급되는 판독 전류를 증폭함과 함께, 상기 저항 변화 기억 소자에서의 기억 상태를 판정할 때 임계값으로 되는 참조 전류를 증폭하여, 증폭된 판독 전류와 증폭된 참조 전류간의 전류 차를 출력하도록 구성된다.
또한, 본 발명의 제3 양태에 따르면, 비트선과 워드선과의 교차부에 배치된 메모리 셀로서의 저항 변화 기억 소자 및 상기 저항 변화 기억 소자에 접속된 데이터 판독 회로 - 상기 데이터 판독 회로는 상기 비트선의 전위를 미리 결정된 바이어스 전위로 설정했을 때 상기 저항 변화 기억 소자내에 흐르는 전류값을 검출함으로써 기억 데이터를 판독함 - 를 갖는 반도체 장치가 제공되고, 상기 데이터 판독 회로는, 스위칭 소자를 통해 상기 비트선에 접속된 용량 소자 및 이 스위칭 소자의 양단에 접속되고, 상기 비트선의 전위가 상기 용량 소자의 전위와 동등하게 되도록 상기 비트선에 전류를 공급하는 전류 공급 회로를 포함하고, 상기 스위칭 소자가 절단된 상태에서 상기 용량 소자에 미리 결정된 양의 전하가 축적된 후, 상기 스위칭 소자를 접속한 상태로 하여, 상기 용량 소자에 축적된 전하를 상기 용량 소자의 용량과 상기 비트선의 용량으로 분배하여, 상기 용량 소자의 전위를 상기 바이어스 전위로 설정하고, 상기 스위칭 소자를 절단한 상태로 하고, 상기 비트선의 전위를 미리 결정된 전위까지 미리 상승시킨 후, 상기 전류 공급 회로를 이용하여 상기 비트선의 전위를 상기 바이어스 전위로 상승시켜, 상기 저항 변화 기억 소자로부터 기억 데이터가 판독된다.
본 발명의 제4 양태에 따르면, 제3 양태의 반도체 장치에서, 상기 전류 공급 회로에 센스 앰프를 접속하고, 이 센스 앰프는, 상기 전류 공급 회로로부터 상기 저항 변화 기억 소자에 공급되는 판독 전류를 증폭함과 함께, 상기 저항 변화 기억 소자에서의 기억 상태를 판정할 때 임계값으로 되는 참조 전류를 증폭하여, 증폭된 판독 전류와 증폭된 참조 전류간의 전류 차를 출력하도록 구성된다.
본 발명에서는, 기억 데이터의 판독 시에, 미리 비트선의 전위를 미리 결정된 전위까지 상승시킨 후에, 상승된 전위는 미리 결정된 바이어스 전위까지 더 상승시키도록 되므로, 단시간에 비트선의 전위를 바이어스 전위에 안정시킬 수 있으므로, 저항 변화 기억 소자로부터 기억 데이터를 단시간에 판독할 수 있으며, 판독 동작의 고속화를 도모할 수 있다.
특히, 비트선에 접속한 용량 소자에 축적한 전하를 이 용량 소자의 용량과 비트선의 용량으로 분배함으로써 미리 비트선의 전위를 미리 결정된 전위로 상승시키고 있기 때문에, 이 비트선의 프리-차지(pre-charge)에 필요한 시간을 단축할 수 있다.
또한, 저항 변화 기억 소자에서의 기억 상태에 따라 변화하는 판독 전류와 저항 변화 기억 소자에서의 기억 상태를 판정할 때 임계값으로 되는 참조 전류를 각각 증폭한 후, 이들간의 전류차를 출력한다. 따라서, 판독 전류와 참조 전류 간의 전류차(마진)를 증대시킬 수 있어, 참조 전류에서의 기억 상태를 정확하게 판정할 수 있다.
<실시예>
본 발명은, 기억 데이터에 따라 내부의 저항값이 변화하는 저항 변화 기억 소자를 메모리 셀로서 이용한 반도체 메모리칩이나 이 메모리 셀 및 프로세서 등을 내장한 반도체 칩 등의 반도체 장치에 관한 것이다.
그리고, 본 발명의 실시예에 따른 반도체 장치는, 각각의 디코더에 접속한 비트선과 워드선과의 교차부에 메모리 셀로서의 저항 변화 기억 소자를 배치함과 함께, 이 저항 변화 기억 소자에 데이터 판독 회로를 접속한 것이다.
이 데이터 판독 회로에서는, 비트선의 전위를 미리 결정된 바이어스 전위로 설정함으로써, 저항 변화 기억 소자에 일정한 판독 전압을 인가하여, 그 때에 저항 변화 기억 소자에 흐르는 판독 전류의 전류값을 검출하여, 그 판독 전류와 미리 결정된 참조 전류를 비교함으로써 저항 변화 기억 소자로부터 기억 데이터를 판독하도록 하고 있다.
또한, 본 발명의 실시예에 따른 데이터 판독 회로에서는, 비트선에 용량 소자를 스위칭 소자를 통하여 접속함과 함께, 이 스위칭 소자의 양단에, 비트선의 전위가 용량 소자의 전위와 동등하게 되도록 비트선에 전류를 공급하는 전류 공급 회로를 접속하고, 또한 이 전류 공급 회로에 센스 앰프를 접속하고 있다.
그리고, 데이터 판독 회로에서는, 이하와 같이 하여 저항 변화 기억 소자로부터 기억 데이터를 판독한다.
우선, 스위칭 소자를 절단한 상태에서 용량 소자에 미리 결정된 양의 전하를 축적한다.
이어서, 스위칭 소자를 접속한 상태로 함으로써, 축적된 전하를 이 용량 소자의 용량과 비트선의 용량으로 분배한다. 결과적으로, 용량 소자의 전위를 바이어스 전위로 설정함과 함께, 비트선의 전위를 미리 결정된 전위까지 미리 상승시킨다.
이어서, 스위칭 소자를 절단한 상태로 하고, 전류 공급 회로를 이용하여 비트선의 전위를 바이어스 전위로 상승시킨다.
마지막으로, 센스 앰프를 이용하여 전류 공급 회로로부터 저항 변화 기억 소자에 공급되는 판독 전류 및 저항 변화 기억 소자에서의 기억 상태를 판정할 때 임계값으로 되는 참조 전류를 증폭하여, 이들간의 전류 차를 출력한다. 이 전류 차로부터 저항 변화 기억 소자의 저항 상태를 판정함으로써, 저항 변화 기억 소자로부터 기억 데이터를 판독한다.
상술된 바와 같이, 본 발명의 실시예에 따른 반도체 장치에서는, 기억 데이터의 판독 시에, 비트선의 전위를 미리 결정된 전위까지 상승시킨 후에, 상승된 전위를 미리 결정된 바이어스 전위까지 더 상승시키도록 하고 있으므로, 단시간에 비트선의 전위를 바이어스 전위에 안정시킬 수 있다. 따라서, 기억 데이터를 단시간에서 판독할 수 있고, 판독 동작의 고속화를 도모할 수 있다.
특히, 비트선에 접속한 용량 소자에 축적한 전하를 이 용량 소자의 용량과 비트선의 용량으로 분배함으로써 미리 비트선의 전위를 미리 결정된 전위로 상승시켜, 이 비트선의 프리-차지에 필요한 시간을 단축할 수 있다.
이 비트선의 용량은, 비트선에 별도로 접속한 용량 소자의 용량이어도 되고, 혹은 비트선의 배선 용량을 이용해도 된다. 비트선의 배선 용량을 이용한 경우에는, 비트선에 용량 소자를 개별로 접속할 필요가 없어져, 구성부품수의 증대를 방지할 수 있으므로, 제조 코스트의 증대를 방지할 수 있다.
또한, 저항 변화 기억 소자에서의 기억 상태에 따라 변화하는 판독 전류와 저항 변화 기억 소자에서의 기억 상태를 판정할 때의 임계값으로 되는 참조 전류를 각각 증폭하고나서, 이들간의 전류 차를 출력한다. 따라서, 판독 전류와 참조 전류와의 차(마진)를 증대할 수 있어, 저항 변화 기억 소자에서의 기억 상태를 정확하게 판정할 수 있다.
이하에, 본 발명의 실시예에 따른 반도체 장치의 구체적인 구성에 대하여 도면을 참조하면서 설명한다.
도 1에 도시한 바와 같이, 반도체 장치(1)는, 복수개의 비트선과 워드선(3)과의 교차부에 저항 변화 소자(MRAM(4))를 배치함으로써 기억 회로(5)를 구성함과 함께, 이 기억 회로(5)에는 각 MRAM(4)에 기억된 기억 데이터를 판독하기 위한 데이터 판독 회로(6)를 접속하고 있다.
기억 회로(5)에서는, 각 비트선(2)에 MRAM(4)를 접속하고, 이 MRAM(4)와 그라운드 단자 GND 사이에 스위칭 트랜지스터(7)를 접속하고 있고, 이 스위칭 트랜지스터(7)의 각각의 게이트 단자에 워드선(3)을 접속하고 있다. 이 워드선(3)에는, 디코더(도시되지 않음)가 접속되어 있다.
또한, 기억 회로(5)에서는, 각 비트선(2)에 스위칭 트랜지스터(8)를 접속하고 있고, 이 스위칭 트랜지스터(8)의 각각의 게이트 단자에 제어 신호선(9)을 접속하고 있다. 이 제어 신호선(9) 각각에는 디코더(도시되지 않음)가 접속되어 있다.
또한, 기억 회로(5)에서는, 각 비트선(2)과 그라운드 단자 GND 사이에 용량 소자로서의 컨덴서 C1을 접속하고 있다. 이 컨덴서 C1은, 비트선(2)과 그라운드 단자 GND 사이의 배선 용량을 이용할 수도 있다.
데이터 판독 회로(6)는, 바이어스 전위 설정 회로(10)와 전류 공급 회로(11)와 센스 앰프(12)를 갖도록 구성되어 있다.
바이어스 전위 설정 회로(10)에서는, 비트선(2)에 스위치(13)를 접속하고, 이 스위치(13)에 용량 소자(14)를 접속하고, 이 용량 소자(14)에 그라운드 단자 GND를 접속하는 한편, 전원 단자 VDD와 용량 소자(14) 사이에 스위칭 트랜지스터(15)를 접속하고 있고, 이 스위칭 트랜지스터(15)의 게이트 단자에 챠지 신호선(16)을 접속하고 있다. 또한, 스위치(13)는 스위칭 소자로서 기능하는 것이면 임의의 장치가 사용될 수 있으며, 스위칭 트랜지스터를 이용해도 된다는 것을 주목해야 한다.
용량 소자(14)는 비교적 대용량의 제1 컨덴서 C2와, 이 제1 컨덴서 C2와 스위치 SW1∼SW3을 통하여 각각 병렬 접속한 비교적 소용량의 제2∼제4 컨덴서 C3∼C5를 포함한다. 스위치 SW1∼SW3의 연속 조작에 의해 용량 소자(14)의 전체적인 용량을 미세 조정할 수 있다.
그리고, 바이어스 전위 설정 회로(10)에서는, 챠지 신호선(16)을 액티브 상태로 함으로써 전원 단자 VDD와 용량 소자(14)를 접속하여, 용량 소자(14)에 미리 결정된 양의 전하를 축적하도록 하고 있다.
전류 공급 회로(11)에서는, 바이어스 전위 설정 회로(10)의 용량 소자(14)에 오피 앰프(17)의 비반전 입력 단자를 접속하는 한편, 이 오피 앰프(17)의 반전 입력 단자를 스위치(18)를 통하여 비트선(2)에 접속하고, 오피 앰프(17)의 출력 단자를 P 채널형의 트랜지스터(19)의 게이트 단자에 접속하고, 이 트랜지스터(19)의 드레인 단자를 전원 단자 VDD에 접속함과 함께, 트랜지스터(19)의 소스 단자를 비트선(2)(오피 앰프(17)의 반전 입력 단자)에 접속하고 있다. 또한, 스위치(18)는, 스위칭 소자로서 기능하는 것이면 임의의 장치가 사용될 수 있고, 스위칭 트랜지스터를 이용해도 된다는 것을 주목해야 한다.
그리고, 전류 공급 회로(11)는, 스위치(18)를 접속한 상태로 함으로써, 비반전 입력 단자에 접속한 용량 소자(14)의 전위와 반전 입력 단자에 접속한 비트선(2)의 전위가 동등하게 되도록 비트선(2)에 전류를 공급하도록 하고 있다.
센스 증폭기(12)에서는, 전류 공급 회로(11)의 오피 앰프(17)의 출력 단자를 P 채널형의 트랜지스터(20)의 게이트 단자에 접속하고, 이 트랜지스터(20)의 드레인 단자를 전원 단자 VDD에 접속함과 함께, 트랜지스터(20)의 소스 단자에 N 채널형의 트랜지스터(21)의 드레인 단자를 접속한다. 이 트랜지스터(21)의 게이트 단자에는 MRAM(4)에서의 기억 상태를 판정할 때 임계값으로 되는 참조 전류를 통전함과 함께, 트랜지스터(21)의 소스 단자에 그라운드 단자 GND를 접속하고 있다.
그리고, 센스 앰프(12)는, 전류 공급 회로(11)로부터 MRAM(4)에 공급되는 판독 전류를 트랜지스터(20)로 증폭함과 함께, MRAM(4)에서의 기억 상태를 판정할 때 임계값으로 되는 참조 전류를 트랜지스터(21)로 증폭하고, 이들간의 전류 차를 출력 신호선(22)으로부터 출력하도록 하고 있다.
이어서, 데이터 판독 회로(6)의 동작에 대하여 설명한다.
도 2에 도시한 바와 같이, 데이터 판독 회로(6)는, 초기 상태에서는, 스위치(13) 및 스위치(18)가 절단 상태, 스위칭 트랜지스터(15)가 비액티브 상태로 되어 있고, 용량 소자(14)에 전하가 축적되어 있지 않아, 용량 소자(14)의 전위와 비트선(2)의 전위가 0V로 되어 있다.
도 3 및 도 6에 도시한 바와 같이, 판독 인에이블(enable) 신호 RE가 액티브 상태로 됨과 함께 클럭 신호 CK가 상승하기 시작하면, 그것에 따라 챠지 신호선(16)의 차지 신호 CH가 액티브 상태로 되고, 스위칭 트랜지스터(15)도 액티브 상태로 되어, 용량 소자(14)에 전원 단자 VDD로부터 미리 결정된 양의 전하가 축적된다.
도 4 및 도 6에 도시한 바와 같이, 스위칭 트랜지스터(15)를 비액티브 상태로 함과 함께, 스위치(13)를 접속 상태로 변경하면, 용량 소자(14)와 제어 신호선(9)에 의해 선택된 비트선(2)에 접속된 컨덴서 C1이 병렬로 접속되어, 용량 소자(14)에 축적된 전하가 이 용량 소자(14)의 용량과 비트선(2)의 용량으로 분배된다. 이에 의해, 용량 소자(14)의 전위는 미리 결정된 바이어스 전위로 되는 한편, 비트선(2)의 전위는 미리 결정된 전위까지 미리 상승한다.
예를 들면, 바이어스 전압을 0.1V, 비트선(2)의 컨덴서 C1의 용량을 200fF, 전원 전압을 1.8V로 하면, 용량 소자(14)의 용량으로서는, 200fF·0.1V/(1.8V-0.1V)= 11.76fF로 계산된다. 이와 같이 용량 소자(14)의 용량을 설정해 두면, 용량 분할 후의 용량 소자(14)의 전위가 바이어스 전위로 되고, 비트선(2)의 전위를 대략 바이어스 전위로 프리-차지시킬 수 있다.
프리-차지에 필요한 시간은, 비트선(2)의 배선 저항이 수십Ω, 배선 용량이 수백 fF이기 때문에, 대략 수 피코초 정도로 된다. 따라서, 종래보다도 수천배의 고속화를 도모할 수 있다.
도 5 및 도 6에 도시한 바와 같이, 스위치(13)를 절단 상태로 함과 함께, 스위치(18)를 접속 상태로 변경하면, 전류 공급 회로(11)가 작동하여, 비트선(2)의 전위를 용량 소자(14)로 결정되는 바이어스 전위로까지 상승시켜, 그 바이어스 전위를 유지한다.
센스 앰프(12)에서, 전류 공급 회로(11)로부터 MRAM(4)에 공급되는 판독 전류를 트랜지스터(20)에 의해 n배로 증폭시킴과 함께, MRAM에서의 기억 상태를 판정할 때의 임계값으로 되는 참조 전류를 트랜지스터(21)에 의해 n배로 증폭시켜, 이들간의 전류 차를 출력 신호선(22)으로부터 출력한다.
당업자는 첨부된 청구범위 또는 그 균등물의 범위이내라면 설계 요건 및 다른 요인에 따라 다양한 변형, 조합, 서브-조합 및 변경이 행해질 수 있음을 알아야 한다.
본 발명에서는, 기억 데이터의 판독 시에, 미리 비트선의 전위를 미리 결정된 전위까지 상승시킨 후에, 상승된 전위는 미리 결정된 바이어스 전위까지 더 상승시키도록 되므로, 단시간에 비트선의 전위를 바이어스 전위에 안정시킬 수 있으므로, 저항 변화 기억 소자로부터 기억 데이터를 단시간에 판독할 수 있으며, 판독 동작의 고속화를 도모할 수 있다.
특히, 비트선에 접속한 용량 소자에 축적한 전하를 이 용량 소자의 용량과 비트선의 용량으로 분배함으로써 미리 비트선의 전위를 미리 결정된 전위로 상승시키고 있기 때문에, 이 비트선의 프리-차지에 필요한 시간을 단축할 수 있다.
또한, 저항 변화 기억 소자에서의 기억 상태에 따라 변화하는 판독 전류와 저항 변화 기억 소자에서의 기억 상태를 판정할 때 임계값으로 되는 참조 전류를 각각 증폭한 후, 이들간의 전류차를 출력한다. 따라서, 판독 전류와 참조 전류 간의 전류차(마진)를 증대시킬 수 있어, 참조 전류에서의 기억 상태를 정확하게 판정할 수 있다.

Claims (4)

  1. 비트선의 전위를 미리 결정된 바이어스 전위로 설정하고, 저항 변화 기억 소자내에 흐르는 전류값을 검출함으로써 비트선과 워드선과의 교차부에 배치된 상기 저항 변화 기억 소자(resistance change memory)로부터 기억 데이터를 판독하도록 구성된 데이터 판독 회로로서,
    스위칭 소자를 통하여 상기 비트선에 접속된 용량 소자(capacitance device); 및
    상기 스위칭 소자의 양단에 접속되고, 상기 비트선의 전위가 상기 용량 소자의 전위와 동등하게 되도록 상기 비트선에 전류를 공급하는 전류 공급 회로를 포함하고,
    상기 스위칭 소자가 절단된(disconnected) 상태에서 상기 용량 소자에 미리 결정된 양의 전하가 축적된 후, 상기 스위칭 소자를 접속한 상태로 하여, 상기 용량 소자에 축적된 전하를 상기 용량 소자의 용량과 상기 비트선의 용량으로 분배하여, 상기 용량 소자의 전위를 상기 바이어스 전위로 설정하고,
    상기 스위칭 소자를 절단한 상태로 하고, 상기 비트선의 전위를 미리 결정된 전위까지 미리 상승시킨 후, 상기 전류 공급 회로를 이용하여 상기 비트선의 전위를 상기 바이어스 전위로 상승시켜, 상기 저항 변화 기억 소자로부터 기억 데이터가 판독되는, 데이터 판독 회로.
  2. 제1항에 있어서,
    센스 앰프가 상기 전류 공급 회로에 접속되고,
    상기 센스 앰프는, 상기 전류 공급 회로로부터 상기 저항 변화 기억 소자에 공급되는 판독 전류를 증폭함과 함께, 상기 저항 변화 기억 소자에서의 기억 상태를 판정할 때 임계값으로 되는 참조 전류를 증폭하여, 상기 증폭된 판독 전류와 상기 증폭된 참조 전류간의 전류 차를 출력하도록 구성되는, 데이터 판독 회로.
  3. 비트선과 워드선과의 교차부에 배치된 메모리 셀로서의 저항 변화 기억 소자및 상기 저항 변화 기억 소자에 접속된 데이터 판독 회로 - 상기 데이터 판독 회로는 상기 비트선의 전위를 미리 결정된 바이어스 전위로 설정했을 때 상기 저항 변화 기억 소자내에 흐르는 전류값을 검출함으로써 기억 데이터를 판독함 - 를 갖는 반도체 장치로서,
    상기 데이터 판독 회로는,
    스위칭 소자를 통하여 상기 비트선에 접속된 용량 소자; 및
    상기 스위칭 소자의 양단에 접속되고, 상기 비트선의 전위가 상기 용량 소자의 전위와 동등하게 되도록 상기 비트선에 전류를 공급하는 전류 공급 회로를 포함하고,
    상기 스위칭 소자가 절단된(disconnected) 상태에서 상기 용량 소자에 미리 결정된 양의 전하가 축적된 후, 상기 스위칭 소자를 접속한 상태로 하여, 상기 용량 소자에 축적된 전하를 상기 용량 소자의 용량과 상기 비트선의 용량으로 분배하여, 상기 용량 소자의 전위를 상기 바이어스 전위로 설정하고,
    상기 스위칭 소자를 절단한 상태로 하고, 상기 비트선의 전위를 미리 결정된 전위까지 미리 상승시킨 후, 상기 전류 공급 회로를 이용하여 상기 비트선의 전위를 상기 바이어스 전위로 상승시켜, 상기 저항 변화 기억 소자로부터 기억 데이터가 판독되는, 반도체 장치.
  4. 제3항에 있어서,
    센스 앰프가 상기 전류 공급 회로에 접속되고,
    상기 센스 앰프는, 상기 전류 공급 회로로부터 상기 저항 변화 기억 소자에 공급되는 판독 전류를 증폭함과 함께, 상기 저항 변화 기억 소자에서의 기억 상태를 판정할 때 임계값으로 되는 참조 전류를 증폭하여, 상기 증폭된 판독 전류와 상기 증폭된 참조 전류간의 전류 차를 출력하도록 구성되는, 반도체 장치.
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