JP5614150B2 - 抵抗変化型メモリデバイス - Google Patents

Description

本発明は、印加電圧に応じて抵抗値が変化する記憶素子とアクセストランジスタとを直列接続させてメモリセルが形成されている抵抗変化型メモリデバイス、および、その駆動方法に関する。

導電性イオンを絶縁膜に注入し、または、絶縁膜から導電性イオンを引く抜くことによって抵抗値が変化する記憶素子をメモリセルごとに有する抵抗変化型メモリデバイスが知られている（例えば、非特許文献１参照）。
記憶素子は、２つの電極間に上記導電性イオンの供給層と絶縁膜で形成した積層構造を有する。メモリセルは、記憶素子とアクセストランジスタとをアクティブマトリクス駆動可能な第１および第２共通線間に直列接続させて構成されている。
このようなメモリセルは、１つのトランジスタ（Ｔ）と１つの（可変）抵抗（Ｒ）を持つことから１Ｔ１Ｒ型の電流駆動方式メモリの一種であり、ＲｅＲＡＭと呼ばれる。

ＲｅＲＡＭでは、抵抗値の大小をデータの書き込みと消去に対応させ、ナノ秒オーダの短い持続時間のパルスで書き込みや消去の動作が可能である。そのため、ＲｅＲＡＭは、ランダムアクセスメモリ（ＲＡＭ）並みに高速動作が可能な不揮発性メモリ（ＮＶＭ）として注目を浴びている。

ＲｅＲＡＭの読み出し、およびヴェリファイ読み出し（以下、単にヴェリファイという）において、記憶素子の２端子に電圧をかけて流れる電流を読み出す。このため、ヴェリファイの動作は、消去後のヴェリファイと、書き込み後のヴェリファイとで基本的に同じ動作となる。ただし、この２つのヴェリファイは、印加する電圧の極性と、それにより流れる電流の向きが異なる。
そのため、ヴェリファイ時に、消去または書き込みが起こるディスターブが発生しないよう、印加電圧を比較的低いリード電圧ＶＲに制限する必要がある。

ヴェリファイ時にビット線の印加電圧を制御する方式として、以下の特許文献１と特許文献２に記載された方式が知られる。
特許文献１に記載された方式では、読み出し電流パスに、ゲート電圧が電圧ＶＢＩＡＳとなるようなＮＭＯＳトランジスタを配置する。そして、ＮＭＯＳトランジスタのソースをビット線に接続してＢＬ電位を制御する。このときＮＭＯＳトランジスタはソースフォロアで動作し、そのソースゲート間電圧をＶｇｓとすると、ＢＬ電圧を（ＶＢＩＡＳ−Ｖｇｓ）の電位に制御する。

特許文献２に記載された方式では、所定ノードにチャージした電圧の容量分割でリード電圧ＶＲを生成する。そして、リード電圧ＶＲをダイナミックに保持した状態で、ＢＬ電圧がリード電圧ＶＲとなるような負帰還オペアンプによってＢＬ電圧をリード電圧ＶＲにクランプする。特許文献２に記載の方式では、このとき流れるセル電流は（ＶＲ／素子抵抗）となることを利用してセル電流を検出する。

特開２００６−１２７６７２号公報 特開２００５−３１０１９６号公報

Ｋ．Ａｒａｔａｎｉ，Ｋ．Ｏｈｂａ，Ｔ．Ｍｉｚｕｇｕｃｈｉ，Ｓ．Ｙａｓｕｄａ，Ｔ．Ｓｈｉｉｍｏｔｏ，Ｔ．Ｔｓｕｓｈｉｍａ，Ｔ．Ｓｏｎｅ，Ｋ．Ｅｎｄｏ，Ａ．Ｋｏｕｃｈｉｙａｍａ，Ｓ．Ｓａｓａｋｉ，Ａ．Ｍａｅｓａｋａ，Ｎ．Ｙａｍａｄａ，ａｎｄ Ｈ．Ｎａｒｉｓａｗａ，「Ａ Ｎｏｖｅｌ Ｒｅｓｉｓｔａｎｃｅ Ｍｅｍｏｒｙ ｗｉｔｈ Ｈｉｇｈ Ｓｃａｌａｂｉｌｉｔｙ ａｎｄ Ｎａｎｏｓｅｃｏｎｄ Ｓｗｉｔｃｈｉｎｇ」，Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ ＩＥＤＭ２００７，ｐｐ．７８３−７８６

上記特許文献１に記載の方式では、ＶＢＩＡＳ生成回路が必要であり、ＶＢＩＡＳ生成回路は高精度アナログ回路であることが要求される。このため、スタンバイ状態でもＤＣ電流が発生し、このことが低消費電力化を妨げる要因のひとつとなっている。

上記特許文献２に記載の方式は、低電圧であるリード電圧ＶＲを容量分割のみで生成できアナログ回路を必要としないため、この点では低消費電力である。
しかしながら、負帰還を掛けるオペアンプ部分でのＤＣ電流が発生するため、完全にスタンバイ電流がゼロにならないことが、さらなる低電圧化を妨げている。

本発明は、低消費電力化のためにアナログ回路を不要とした抵抗変化型メモリデバイスを実現するものである。

本発明に関わる抵抗変化型メモリデバイスは、印加電圧の向きに応じて抵抗値が変化する記憶素子とアクセストランジスタとを、ビット線とソース線との間に直列接続させているメモリセルが行列状に複数配置され、列方向の複数のメモリセルを共通接続するビット線が行方向に複数配置されたメモリセルアレイと、共通線と、読み出し対象の前記メモリセルが接続された選択ビット線に対し、前記記憶素子の抵抗値を読み出すときのリード電圧を供給する際に、前記共通線をプリチャージすると共に当該共通線に接続される任意数（０以上の整数）のビット線をプリチャージし、前記選択ビット線を含む少なくとも１本のビット線に前記共通線からプリチャージ電荷を放電させて電荷共有を行うことにより、前記プリチャージがされるビット線の数、前記放電時に前記共通線と電荷共有されるビット線の数、前記ビット線の容量および前記共通線の容量により電圧値が決定される前記リード電圧を、前記選択ビット線に設定する電圧供給回路と、を有する。

この構成では、リード電圧がメモリセルアレイ内のビット線と共通線間、共通線およびビット線と他のビット線の放電前後で、電荷を蓄積している配線容量の比に応じて決まる。したがって、この比を適切にするように、プリチャージ対象と放電対象を選定して制御することでリード電圧の値を任意に設定できる。

本発明によれば、低消費電力化のためにアナログ回路を不要とした抵抗変化型メモリデバイスを実現することができる。

実施の形態に共通なメモリセルの等価回路図である。 隣接する２つのメモリセル分のデバイス構造図である。 電流の向きおよび印加電圧値の例を示すための可変抵抗素子の模式的な構造図である。 第１の実施形態に関わる抗変化型メモリデバイスのブロック図である。 図４のメモリセルアレイ部の拡大図である。 Ｘセレクタの論理回路図である。 Ｙセレクタの論理回路図である。 ＷＬドライバユニットの論理回路図である。 ＣＳＷドライバユニットの論理回路図である。 シングルエンド型センスアンプの回路図である。 動作例１の動作波形図である。 動作例２の動作波形図である。 動作例３の動作波形図である。 動作例４の動作波形図である。 動作例４におけるセンスアンプ動作の波形図である。 動作例４におけるセンスアンプ動作の波形図である。 第２の実施形態に係るメモリセルアレイ部の拡大図である。 センスアンプの回路図である。 第１の実施形態における動作例１（図１１）に類似したリード電圧設定を、各ブロックで行う場合の動作波形図である。 ＬＲＳの場合のセンス動作時の波形図である。 ＨＲＳの場合のセンス動作時の波形図である。 第３の実施形態に関わるメモリセルアレイの構成と、センスアンプとメモリブロックとの接続関係を示す図である。 リード電圧設定を全ブロックの任意のローカルビット線に対して行ない、読み出し対象はメモリブロック１＿０のワード線ＷＬ＿０＜０＞とする場合の動作波形図である。 抵抗変化型メモリデバイス（例えばＩＣチップ）のブロック構成図である。 第４の実施形態における動作例の動作波形図である。 第５の実施形態に関わるメモリセルアレイ構成図である。 一動作例の動作波形図である。 変形例に関わる動作波形図である。

本発明の実施形態を、図面を参照して以下の順で説明する。
１．第１の実施の形態
２．第２の実施の形態

＜１．第１の実施の形態＞
［メモリセル構成］
図１（Ａ）と図１（Ｂ）に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図１（Ａ）は書き込み電流、図１（Ｂ）は消去電流について、その向きを示すが、メモリセル構成自体は両図で共通する。
図１に図解するメモリセルＭＣは、「記憶素子」としての１つの可変抵抗素子Ｒｅと、１つのアクセストランジスタＡＴとを有する。
可変抵抗素子Ｒｅの一端がソース線ＳＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートがワード線ＷＬに、それぞれ接続されている。

なお、ビット線ＢＬとソース線ＳＬが図１では並行しているが、これに限らない。
本実施形態では、このようにメモリセルがビット線ＢＬと、ソース線ＳＬと、アクセストランジスタＡＴを制御するワード線ＷＬとの３つの線に接続された３線方式を前提とする。

図２に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図２は模式断面図であり、斜線を付していない。また、特に言及しない図２の空白部分は絶縁膜で充填され、あるいは他の構成部分の一部を構成する。
図２に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。

より詳細には、アクセストランジスタＡＴ（ＡＴ１またはＡＴ２）のソース（Ｓ）とドレイン（Ｄ）となる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここでは、ゲート電極が行方向（図２の横方向）に配線されたワード線ＷＬを構成し、ワード線ＷＬの手前側（図２の紙面に垂直な方向の手前側）にドレイン（Ｄ）となる不純物領域が配置され、（紙面）奥側にソース（Ｓ）となる不純物領域が配置されている。図２では、ドレイン（Ｄ）となる不純物領域とソース（Ｓ）となる不純物領域が見やすいように位置がずれているが紙面に垂直な方向で重なっていてもよい。
ドレイン（Ｄ）はビット線コンタクトＢＬＣを介して、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。

ソース（Ｓ）上に、プラグ１０４とランディングパッド１０５（配線層から形成）とが繰り返し積み上げられることでソース線コンタクトＳＬＣが形成されている。ソース線コンタクトＳＬＣの上に、可変抵抗素子Ｒｅが形成されている。
可変抵抗素子Ｒｅを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目に可変抵抗素子Ｒｅが形成されている。

可変抵抗素子Ｒｅは、例えば、下部電極１０１と、ソース線ＳＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成（積層体）になっている。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ，ＳｉＯ_２，Ｇｄ_２Ｏ_３等が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ，Ａｇ，Ｚｒ、Ａｌから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ，Ａｇ，Ｚｒ，Ａｌ以外の金属元素を用いてもよい。また、Ｃｕ，Ａｇ，Ｚｒ，Ａｌの少なくとも一つと組み合わされる元素は、Ｓ，Ｓｅ，Ｔｅのうちの少なくとも一つの元素であることが望ましい。導体膜１０３は、「導電性イオンの供給層」として形成されている。

図２には、異なるソース線ＳＬに接続された２つの可変抵抗素子Ｒｅを図示している。ここで、ビット線ＢＬと同じ方向に隣接するメモリセルの記憶層（絶縁体膜１０２）、イオン供給層（導体膜１０３）およびソース線ＳＬは、それぞれが同じ層で形成されている。また、別の構成として、ソース線ＳＬはビット線方向のメモリセル間で共有され、記憶層とイオン供給層はメモリセルごとに独立して形成される。
なお、本実施形態においてソース線ＳＬは、ビット線ＢＬより上層の配線層で形成されている。ここでは、ビット線ＢＬが第１層目の配線層（１Ｍ）で形成され、ソース線ＳＬが４〜５層目の配線層で形成されている。ただし、ビット線ＢＬとソース線ＳＬが利用する配線層の上限関係は逆でもよいし、それぞれが何層目であるかも任意である。

図３は、可変抵抗素子Ｒｅの拡大図に、電流の向きおよび印加電圧値の例を添えて示す図である。
図３は、一例として、窒化膜（ＳｉＮ膜）１０４の開口部で下部電極１０１との接触面積が規制された絶縁体膜１０２がＳｉＯ_２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Ｃｕ−Ｔｅ ｂａｓｅｄ）から形成されている場合を示している。

図３（Ａ）では、絶縁体膜１０２側を負極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（ソース線ＳＬ）とに印加する。例えば、ビット線ＢＬを０Ｖで接地し、ソース線ＳＬに、例えば＋３Ｖを印加する。
すると、導体膜１０３に含まれるＣｕ，Ａｇ，Ｚｒ，Ａｌが、イオン化して負極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図３（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）という。

これとは逆に図３（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を負極側とする電圧を下部電極１０１と上部電極（ソース線ＳＬ）とに印加する。例えば、ソース線ＳＬを０Ｖで接地し、ビット線ＢＬに、例えば＋１．７Ｖを印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）という。リセットでは、図３（Ｂ）に示す向きの消去電流Ｉｅが流れる。

なお、以下、セットは「導電性イオンを絶縁体膜に十分注入すること」を言い、リセットは「導電性イオンを絶縁体膜から十分に引き抜くこと」をいう。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。

以下の説明では、絶縁体膜１０２の絶縁性が低下して可変抵抗素子Ｒｅ全体の抵抗値が十分なレベルまで下がった場合をデータの「書き込み（セット）」に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻され可変抵抗素子Ｒｅ全体の抵抗値が十分なレベルまで上がった場合をデータの「消去（リセット）」に対応させる。
ここで、図１に示す可変抵抗素子Ｒｅの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。

上述したセットとリセットを繰り返すことにより、可変抵抗素子Ｒｅの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、可変抵抗素子Ｒｅは、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
但し、２値メモリ以外の３値以上の多値メモリに本発明を適用しても構わない。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される「記憶層」とみなすことができる。

この可変抵抗素子Ｒｅを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動回路（周辺回路）とを有して構成される。

［ＩＣチップ構成］
図４に、抵抗変化型メモリデバイス（例えばＩＣチップ）のブロック構成図を示す。
図解されている半導体メモリデバイスは、図１〜図３に示すメモリセルＭＣをマトリクス状に行（ロウ）方向にＭ個、列（カラム）方向にＮ個配置しているメモリセルアレイ１と、その周辺回路とを同一半導体チップに集積化したものである。ここで「Ｎ」と「Ｍ」は比較的大きな自然数であり、その具体的値は任意に設定される。
なお、図４は、ロウ方向の４つのメモリセルＭＣを１つのセンスアンプで読み出す構成を例として、この構成例のＮ行、４列分のメモリセルアレイの部分を図示している。

メモリセルアレイ１の図解した部分において、Ｎ本のワード線ＷＬ＜０＞〜ワード線ＷＬ＜Ｎ−１＞（図４では、ＷＬ＜Ｎ：０＞と表記）が、カラム方向に所定間隔で配置されている。ワード線ＷＬ＜Ｎ：０＞は、ロウ方向に並ぶ４個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続する。
また、カラム方向に並ぶＮ個のメモリセルＭＣでアクセストランジスタＡＴのドレインとソースの一方を共通接続するＭ本のビット線ＢＬ＜０＞〜ＢＬ＜Ｍ−１＞が、ロウ方向に所定間隔で配置されている。

同様に、カラム方向に並ぶＮ個のメモリセルＭＣで、アクセストランジスタＡＴと反対側の可変抵抗素子Ｒｅの端部（電極）を共通接続するＭ本のソース線ＳＬ＜０＞〜ＳＬ＜Ｍ−１＞（不図示）が、ロウ方向に所定間隔で配置されている。
Ｍ本のソース線ＳＬ＜０＞〜ＳＬ＜Ｍ−１＞は、例えば４本を１まとまりに接続して、基準電圧（例えばＧＮＤ電圧）に接続可能となっている。ビット線ＢＬとソース線ＳＬは、ロウ方向に交互に配置される。

周辺回路は、ビット線ＢＬとソース線ＳＬを駆動する書き込み・消去ドライバ（Write（Erase)Driver）１０と、ビット線ＢＬからデータを読み出すセンスアンプ７とを有する。
書き込み・消去ドライバ１０とセンスアンプ７により「カラム駆動回路」が構成される。カラム駆動回路は、本発明における「駆動回路」の主要部に相当する。なお、本発明における「駆動回路」は、書き込み・消去ドライバ１０を含むがセンスアンプ７を含むことは必須でない。
図４において、各ソース線ＳＬは接地されているが、これは読み出し動作時の電圧印加状態を模式的に示すものであり、実際の各ソース線ＳＬは、個々に選択スイッチ（不図示）を介して書き込み・消去ドライバ１０に接続されている。

周辺回路には、プリデコーダ（Ｐｒｅ Ｄｅｃｏｄｅｒ）３、ロウ駆動回路４、カラムスイッチ回路６を含む。
プリデコーダ３は、入力されるアドレス信号をＸ系のロウアドレスと、Ｙ系のカラムアドレスに分離する回路である。
ロウ駆動回路４は、Ｘ（アドレス）メインデコーダ、Ｙ（アドレス）メインデコーダ、カラムスイッチ制御回路、および、ワード線（ＷＬ）ドライバを兼ねる回路である。

カラムスイッチ回路６は、所定数（ここでは４本）のビット線ＢＬ＜０＞〜ＢＬ＜３＞と、共通ビット線ＣＢＬまたは基準電圧（例えばＧＮＤ電圧）の供給線との接続と非接続を制御する回路である。

周辺回路は、さらに、Ｉ／Ｏバッファ（Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｂｕｆｆｅｒ）９、制御回路１１、および、ロジックブロック１６を含む。
ロジックブロック１６は、データ入出力やデータの退避やバッファリングを制御する制御系の論理回路部である。ロジックブロック１６は、必要に応じてメモリセルアレイ１のカラムごとに書き込み禁止の制御を行う構成としてもよい。
なお、電源電圧から各種電圧を発生する回路、クロック信号の発生制御回路等は、図４において図示を省略している。

ここで、図４，図５に示すカラムスイッチ回路６の構成を説明する。ここで図５は、図４のメモリセルアレイ１とセンスアンプ７等との接続関係を抜き出して示す回路図である。
図４，図５に図解するカラムスイッチ回路６は、共通線分離スイッチ部６Ｂと、放電スイッチ部６Ｃとを有する。
共通線分離スイッチ部６Ｂは、ビット線ＢＬ＜３：０＞（最小のビット線番号＜０＞、最大のビット線番号＜３＞）を、共通ビット線ＣＢＬとの接続のために個々に選択する４つのＮＭＯＳスイッチ（以下、分離スイッチ６１＜３：０＞と表記する）の集合である。

分離スイッチ６１＜０＞は、ビット線ＢＬ＜０＞と共通ビット線ＣＢＬとの間に接続され、入力されるカラム選択信号ＹＳＷ＜０＞により制御される。分離スイッチ６１＜１＞は、ビット線ＢＬ＜１＞と共通ビット線ＣＢＬとの間に接続され、入力されるカラム選択信号ＹＳＷ＜１＞により制御される。分離スイッチ６１＜２＞は、ビット線ＢＬ＜２＞と共通ビット線ＣＢＬとの間に接続され、入力されるカラム選択信号ＹＳＷ＜２＞により制御される。分離スイッチ６１＜３＞は、ビット線ＢＬ＜３＞と共通ビット線ＣＢＬとの間に接続され、入力されるカラム選択信号ＹＳＷ＜３＞により制御される。

一方、放電スイッチ部６Ｃは、ビット線ＢＬ＜３：０＞を放電のために個々に選択する４つのＮＭＯＳスイッチ（以下、放電スイッチ６２＜３：０＞と表記する）の集合である。
放電スイッチ６２＜３：０＞は、入力される反転カラム選択信号（／ＹＳＷ＜３：０＞）により制御されることで、対応する分離スイッチ６１＜３：０＞と逆の動作を行う。

放電スイッチ６２＜０＞は、ビット線ＢＬ＜０＞と接地線との間に接続され、入力される反転カラム選択信号（／ＹＳＷ＜０＞）により制御される。放電スイッチ６２＜１＞は、ビット線ＢＬ＜１＞と接地線との間に接続され、入力される反転カラム選択信号（／ＹＳＷ＜１＞）により制御される。放電スイッチ６２＜２＞は、ビット線ＢＬ＜２＞と接地線との間に接続され、入力される反転カラム選択信号（／ＹＳＷ＜２＞）により制御される。放電スイッチ６２＜３＞は、ビット線ＢＬ＜３＞と接地線との間に接続され、入力される反転カラム選択信号（／ＹＳＷ＜３＞）により制御される。
なお、図４，５では図示していない５本目〜（Ｍ−１）本目のビット線に対応した部分についても、図示した構成と同様なアレイ構成となっている。

共通ビット線ＣＢＬには、ＰＭＯＳ構成のプリチャージトランジスタ７１が接続されている。プリチャージトランジスタ７１は、例えば電源電圧Ｖｄｄ（他のハイレベル電圧でも可）と、共通ビット線ＣＢＬ（「共通線」の一例）との間に接続され、入力される反転ＢＬプリチャージ信号（／ＢＬＰＲＥ）により制御される。

ビット線ＢＬ＜３：０＞の各々は、配線容量を有し、この配線容量が負荷容量として接続される。この各ビット線の配線容量を、図４，５では符号「Ｃｂｌ」により表記している。
また、共通ビット線ＣＢＬは、配線容量、各分離スイッチ６１＜３：０＞までのコンタクトの容量等が負荷容量として接続される。この共通ビット線ＣＢＬの容量を、図４，５では符号「Ｃｃｂｌ」により表記している。

このようなビット線ＢＬ＜３：０＞と共通ビット線ＣＢＬまたは接地線との接続をカラムスイッチ回路６により行う構成により、アナログ回路である電圧発生回路を用いることなく、所望のリード電圧の設定が可能である。このリード電圧の設定は、詳細は後述するが、プリチャージトランジスタ７１により、共通ビット線ＣＢＬおよび任意数のビット線ＢＬに充電した電荷を、任意数のビット線に再配分することで達成できる。

図４に示すロウ駆動回路４は、メインデコーダの機能を有し、その機能を実行する構成として、Ｘセレクタ２０とＹセレクタ３０を有する。
ロウ駆動回路４は、カラムスイッチ回路６の制御回路の機能を有し、その機能を実行する構成として、ＣＳＷドライバユニット６Ａを複数有する。
ロウ駆動回路４は、ＷＬドライバの機能を有し、その機能を実行する構成としてＷＬドライバユニット４Ａをワード線数と同じＮ個有する。
Ｘセレクタ２０、Ｙセレクタ３０、ＣＳＷドライバユニット６ＡおよびＷＬドライバユニット４Ａの具体的回路例は後述する。

プリデコーダ３は、入力されるアドレス信号（Ａｄｄｒｅｓｓ）をＸアドレス信号（Ｘ０，Ｘ１，…）と、Ｙアドレス信号（Ｙ０，Ｙ１，…）とに分離する。
Ｘアドレス信号（Ｘ０，Ｘ１，…）は、ロウ駆動回路４内のＸセレクタ２０に送られて、さらにデコードされ、その結果、ＷＬドライバユニット４Ａの選択信号としてＸセレクト信号Ｘ＿ＳＥＬ＜０＞〜＜Ｎ−１＞を発生する。Ｘセレクト信号Ｘ＿ＳＥＬ＜０＞〜＜Ｎ−１＞は、Ｎ個のＷＬドライバユニット４Ａのうち、対応するユニットに出力される。
Ｙアドレス信号（Ｙ０，Ｙ１，…）は、ロウ駆動回路４内のＹセレクタ３０に送られて、さらにデコードされ、その結果、ＣＳＷドライバユニット６Ａの選択信号としてＹセレクト信号Ｙ＿ＳＥＬを発生する。Ｙセレクト信号Ｙ＿ＳＥＬと、これを基にカラムスイッチ回路６を駆動するためのＣＳＷドライバユニット６Ａは、図４に示すカラムスイッチ回路６の構成により数や出力信号が異なる。

ＷＬドライバユニット４Ａは、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ＷＬドライバユニット４Ａの詳細は後述する。

書き込み・消去ドライバ１０は、共通ビット線ＣＢＬと不図示の共通ソース線に対し、書き込み時（本実施形態では、セット時と同義）と消去時（本実施形態では、リセット時と同義）で逆向きの電圧を発生する回路である。
この書き込みと消去の制御時においても、カラムスイッチ回路６の、特に共通線分離スイッチ部６Ｂが動作して、書き込みまたは消去対象のメモリセルカラム（メモリセルの列）の任意選択が可能である。
なお、不図示の共通ソース線とメモリセルカラムの接続制御を行うために、共通線分離スイッチ部６Ｂと同じような回路を共通ソース線と各ソース線間に設けてもよい。図４，５に示すメモリセル部分の各行配列ごとに有する４つのメモリセルにおいて、メモリセルごとに書き込みを行う。但し、消去は、行配列ごと、あるいはメモリセル部分全体で一斉に実行できる。消去を行配列ごと、あるいはメモリセル部分全体で一斉に行う場合、共通線分離スイッチ部６Ｂと同じような回路をソース線側に設けることは必須ではない。

制御回路１１は、書き込み信号ＷＲＴ、消去信号ＥＲＳ、データ読み出し信号ＲＤを入力し、これらの３つの信号に基づいて各種の信号や電圧を発生する。制御回路１１は、以下の５つの機能を備える。

（１）読み出し時に、センスアンプ７を起動制御するＳＡイネーブル信号（ＳＡＥＮ，／ＳＡＥＮ）、ビット線分離信号ＢＬＩおよび参照電位ＶＲＥＦを発生し、センスアンプ７に出力する。なお、参照電位ＶＲＥＦは、不図示の電圧発生回路からセンスアンプ７に与えてもよい。
（２）読み出し時に、反転ＢＬプリチャージ信号（／ＢＬＰＲＥ）をプリチャージトランジスタ７１およびセンスアンプ７に供給する。
（３）書き込みまたは消去時に書き込み・消去ドライバ１０を制御する。
（４）書き込みまたは消去時と読み出し時に、ロウ駆動回路４とカラムスイッチ回路６を統括制御する。なお、特に読み出し時の制御については後述する。
（５）必要に応じて、ロジックブロック１６を制御してデータ入出力やバッファリングを制御する。

センスアンプ７、書き込み・消去ドライバ１０に、Ｉ／Ｏバッファ９が接続されている。
Ｉ／Ｏバッファ９は、ロジックブロック１６の制御により、外部からのデータを内部に取り込んで必要に応じてバッファリングする。バッファリング後のデータは、決められたタイミングで、書き込み・消去ドライバ１０に書き込みまたは消去の制御のために送出される。
また、Ｉ／Ｏバッファ９は、ロジックブロック１６の制御により、書き込み・消去ドライバ１０を経由してセンスアンプ７で読み出したデータをＩ／Ｏバッファ９を介して外部に排出する。

［制御系回路］
つぎに、Ｘセレクタ２０、Ｙセレクタ３０、ＷＬドライバユニット４ＡおよびＣＳＷドライバユニット６Ａの回路例を説明する。

図６に、Ｘセレクタ２０の回路例を示す。
図６に図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０，Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ＿ＳＥＬ０〜Ｘ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図６は２ビットデコードの例であるが、その入力されるＸアドレス信号のビット数に応じて、図６の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。

図７に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０，Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ＿ＳＥＬ０〜Ｙ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図７は２ビットデコードの例であるが、その入力されるＹアドレス信号のビット数に応じて、図７の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。

図８は、ＷＬドライバユニット４Ａの２つ分を示す回路図である。
図解されているＷＬドライバユニット４Ａは、ＷＬドライバ４内にカラム方向のセル数（Ｎ−１）だけ設けられている。この（Ｎ−１）個のＷＬドライバユニット４Ａは、図６に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１によって動作する。ＷＬドライバユニット４Ａは、Ｘセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１に応じた１本のワード線ＷＬ＜０＞またはワード線ＷＬ＜１＞を活性化する。

図８に図解しているＷＬドライバユニット４Ａは、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力にＷＬ選択イネーブル信号ＷＬＥＮが入力され、他方入力にＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１が入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬ＜０＞またはワード線ＷＬ＜１＞が活性化または非活性となる。

図９に、ＣＳＷドライバユニット６Ａの回路例を示す。
図解されているＣＳＷドライバユニット６Ａは、ナンド回路ＮＡＮＤ１２と、その出力に接続されているインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＹスイッチ・イネーブル信号ＹＳＷＥＮが入力され、他方入力に図７に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１が入力される。
このＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１とＹスイッチ・イネーブル信号ＹＳＷＥＮがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなる。そのため、インバータＩＮＶ２１の出力に接続されたカラム選択信号ＹＳＷ＜０＞またはＹＳＷ＜１＞が活性レベル（本例ではハイレベル）に遷移する。

［センスアンプ］
図１０に、図４，図５に示すセンスアンプ７の回路構成例を示す。
図解されるセンスアンプ７は、シングルエンド型のセンスアンプである。センスアンプ７は、基本的な構成として、センスビット線ＳＡＢＬの電位を、センスビット参照線（／ＳＡＢＬ）の電位を基準として電圧センスして増幅するラッチ回路７２を有する。
本例のラッチ回路７２は、ＰＭＯＳトランジスタ２１とＮＭＯＳトランジスタ２２からそれぞれが構成される２つのインバータの入力と出力が互いにクロス接続されている。

２つのＰＭＯＳトランジスタ２１の共通ソースと電源電圧Ｖｄｄの供給線との間に、ローアクティブの反転ＳＡイネーブル信号（／ＳＡＥＮ）により制御されるＰＭＯＳトランジスタ２３が接続されている。また、２つのＮＭＯＳトランジスタ２２の共通ソースと接地電圧ＧＮＤの供給線との間に、ハイアクティブのＳＡイネーブル信号ＳＡＥＮにより制御されるＮＭＯＳトランジスタ２４が接続されている。ＳＡイネーブル信号（ＳＡＥＮ，／ＳＡＥＮ）は、図４の制御回路１１から与えられる。
なお、反転ＳＡイネーブル信号（／ＳＡＥＮ）は、ＳＡイネーブル信号ＳＡＥＮをインバータで反転することにより、センスアンプ７内部で生成してもよい。

「ビット線分離スイッチ」としてのＮＭＯＳトランジスタ５１が、センスビット線ＳＢＬと共通ビット線ＣＢＬとの間に接続されている。
また、反転センスビット線（／ＳＡＢＬ）と参照電位ＶＲＥＦの供給線との間に、参照電位の印加を制御するためのＮＭＯＳトランジスタ５２が接続されている。ＮＭＯＳトランジスタ５２は、反転ＢＬプリチャージ信号（／ＢＬＰＲＥ）により制御される。反転ＢＬプリチャージ信号（／ＢＬＰＲＥ）は、図４の制御回路１１から与えられる。

以下、上記した構成を前提として、２つの動作例を、図１１，図１２の波形図を用い適宜、図５，図１０を参照して説明する。
なお、本実施形態を含め、以下の全ての動作例では、書き込み、消去動作に続いて、検証読み出し（ヴェリファイリード）を行う場合を前提とするが、本発明は、これに限らず、通常読み出し時にも適用できる。
また、以下の全ての動作例ではプリチャージ電圧を電源電圧Ｖｄｄ、放電後の電圧を基準電圧Ｖｓｓ（例えばＧＮＤ電圧）とするが、これに限らず、プリチャージ電圧が放電後の電圧より高ければよい。

［動作例１］
図１１に示す動作例１は、カラム選択信号ＹＳＷ＜０＞で選択されるビット線ＢＬ＜０＞に電源電圧Ｖｄｄをチャージし、その後、チャージ電荷を、それ以外のビット線ＢＬ＜１＞〜ＢＬ＜３＞に放電してチャージシェアする。
まず、カラム選択信号ＹＳＷ＜０＞を選択してＨレベルとし（図１１（Ｂ））、他のカラム選択信号ＹＳＷ＜１＞〜ＹＳＷ＜３＞（ＢＬ＜３：１＞）を非選択のＬレベルとする（図１１（Ｃ））。

この状態で、時間Ｔ１より前の期間にて、図５のプリチャージトランジスタ７１に与える反転ＢＬプリチャージ信号（／ＢＬＰＲＥ）をＬレベルとする。
これによりプリチャージトランジスタ７１がオンし、共通ビット線ＣＢＬを電源電圧Ｖｄｄにプリチャージする。このとき、オン状態のカラム選択信号ＹＳＷ＜０＞を介してビット線ＢＬ＜０＞も電源電圧Ｖｄｄにプリチャージされる。
このプリチャージ期間では、反転カラムスイッチ信号（／ＹＳＷ＜０＞）のみＬレベルであるため、図５の放電スイッチ６２＜０＞がオフし、他の放電スイッチ６２＜１＞〜６２＜３＞はオンしている。よって、ビット線ＢＬ＜１＞〜ＢＬ＜３＞の電位は基準電圧Ｖｓｓのレベル（例えばＧＮＤレベル）となっている。このビット線の放電（状態）を「ＢＬリセット（状態）」と呼ぶ。

次に、図１１（Ａ）の時間Ｔ１にて、プリチャージトランジスタ７１をターンオフしてプリチャージを解除する。これにより共通ビット線ＣＢＬとビット線ＢＬ＜０＞の電位的にフローティング状態となるため、電源電圧Ｖｄｄのダイナミック保持状態となる。

その後、図１１（Ｃ）の時間Ｔ２にて、図５のビット線ＢＬ＜１＞〜ＢＬ＜３＞のＶｓｓ接続状態を解除し、カラム選択信号ＹＳＷ＜３：１＞を全て選択しアクティブ（Ｈレベル）にする。これにより、図５の放電スイッチ６２＜３：０＞が全てオフ、分離スイッチ６１＜３：０＞が全てオンする。
すると、共通ビット線ＣＢＬおよびビット線ＢＬ＜０＞にプリチャージされていた電荷が、ビット線ＢＬ＜１＞〜ＢＬ＜３＞に放電されて、チャージシェアが発生する。

チャージシェア後のビット線ＢＬ＜０＞電圧は、プリチャージ時の電圧のほぼ１／４、即ち「Ｖｄｄ／４」に減衰され、これによってリード電圧ＶＲが４本のビット線ＢＬに同じように設定される。
減衰後に得られるリード電圧ＶＲは、以下の式（１）により表される。

ＶＲ＝Ｖｄｄ×(Ｃｂｌ×Ｎｓｅｌ)／{Ｃｃｂｌ＋Ｃｂｌ×(Ｎｓｅｌ＋Ｎｖｓｓ)}…（１）
式（１）において、共通ビット線ＣＢＬの容量を「Ｃｃｂｌ」、各ビット線ＢＬの容量を「Ｃｂｌ」により表す。また、電源電圧Ｖｄｄをプリチャージ後に他のビット線に電荷を放電してチャージシェアするビット線数を「Ｎｓｅｌ」、Ｖｓｓ放電により電荷リセット後にチャージシェアされるビット線数を「Ｎｖｓｓ」により表す。

図１１（Ｅ）では、ビット線ＢＬ＜０＞が放電により電位が下がり、「ＢＬ＜３：１＞」により表される他のビット線ＢＬ＜１＞〜ＢＬ＜３＞が充電により電位が上がり、両者ともリード電圧ＶＲに収束していることが分かる。

その後、図１１（Ｃ）の時間Ｔ３にて、カラム選択信号ＹＳＷ＜３：１＞の電位を立ち下げるとともに、ワード線ＷＬ＜０＞の電位を立ち上げる。
すると、リード電圧ＶＲにチャージされたビット線ＢＬ＜０＞の電荷がメモリセルを介してソース線ＳＬ＜０＞に放電される。

図１１（Ｅ）において、「ＬＲＳ」は可変抵抗素子Ｒｅが低抵抗状態（Ｌｏｗ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ）であることを、「ＨＲＳ」は可変抵抗素子Ｒｅが高抵抗状態（Ｈｉｇｈ Ｒｅｓｉｓｔａｎｃｅ Ｓｔａｔｅ）であることを示す。
メモリセルの可変抵抗素子ＲｅがＨＲＳの場合は余り電流が流れないが、ＬＲＳの場合は大きな電流が流れることで、放電後のビット線電位に差が生じる。

この電位差が十分なタイミングで図１０に示すセンスアンプ７による電圧センス動作が行われる。
具体的に、図１０に示すＮＭＯＳトランジスタ５２は、図１１（Ａ）の時間Ｔ１以後の読み出し期間中はオン状態にあり、ラッチ回路７２の参照ノードに参照電位ＶＲＥＦがセットされている。ＳＡイネーブル信号（ＳＡＥＮ，／ＳＡＥＮ）を活性化しセンスアンプを起動する。その状態で、ビット線分離信号ＢＬＩがハイレベルとなると（図１１：不図示）、ビット線ＢＬ＜０＞の電圧降下がセンスアンプ７のセンスノードに伝達される。
このセンスタイミングは、ＬＲＳの場合の降下電圧値が、参照電位ＶＲＥＦをマージンを確保して十分に下回るタイミングである。参照電位ＶＲＥＦは、ＬＲＳの最終的な降下電圧値とＨＲＳの最終的な降下電圧値の中間、あるいは、センス時間の短縮を考慮して必要なだけ中間から高いレベルに設定される。

以上の動作例１ではビット線ＢＬ＜０＞にプリチャージし、他の３本のビット線でチャージシェアを行う場合であるが、ビット線ＢＬ＜１＞，ＢＬ＜２＞，ＢＬ＜３＞の何れかにプリチャージして、他の３本のビット線でチャージシェアすることもできる。
また、２本のビット線にプリチャージして、他の２本のビット線でチャージシェアしてもよい。この場合、どの２本のビット線にプリチャージするかは任意である。
さらに任意の３本のビット線にプリチャージし、他の１本のビット線でチャージシェアすることも可能である。

［動作例２］
上記動作例１において、チャージしたビット線以外のビット線の電位を読み出しの対象とすることも可能である。
動作例２は、チャージしたビット線は「ＢＬ＜０＞」であるが、電位を読み出すビット線は「ＢＬ＜１＞」の場合の例を示す。
図１２は、図１１（Ｃ）に示すカラム選択信号ＹＳＷ＜３：１＞を、図１２（Ｃ１）のカラム選択信号ＹＳＷ＜１＞と、図１２（Ｃ２）に示す他の２つのカラム選択信号ＹＳＷ＜３：２＞とに分けて示し、異なる動作をさせる。また、図１２（Ｂ）のカラム選択信号ＹＳＷ＜０＞の立ち下がりのタイミングを変更している。

具体的に、図１２（Ｂ）のカラム選択信号ＹＳＷ＜０＞は、時間Ｔ３で電位を立ち下げ、以後、ビット線ＢＬ＜０＞を共通ビット線ＣＢＬから切り離す非選択状態とする。
その代わりに、読み出し対象として、時間Ｔ２で電位が立ち上がったカラム選択信号ＹＳＷ＜１＞を時間Ｔ３以後も活性レベルのＨレベルを維持させる。これにより、ビット線ＢＬ＜１＞の電位を読み出し対象とする。
時間Ｔ３でビット線ＢＬ＜２＞とＢＬ＜３＞を共通ビット線ＣＢＬから切り離すことは動作例１と同じである（図１１（Ｃ）、図１２（Ｃ２））。
また、他の信号の制御やセンス動作も基本的に動作例１と同じである。

［動作例３］
図１３に、２本のビット線にプリチャージした後、他の２本にチャージシェアする場合の動作波形図を示す。
図１３において図１１からの変更点は、時間Ｔ１のプリチャージ開始時点において、予め、カラム選択信号ＹＳＷ＜０＞とＹＳＷ＜１＞をＨレベルに活性化しておくことで、ビット線ＢＬ＜０＞とＢＬ＜１＞の２本に電源電圧Ｖｄｄをプリチャージする。
時間Ｔ２において他の２本のビット線ＢＬ＜２＞とＢＬ＜３＞に、プリチャージ電荷をシェア（共有）させ、これによりリード電圧ＶＲを電源電圧Ｖｄｄの約半分程度とする。
その後、時間Ｔ３にて、ビット線ＢＬ＜１＞を読み出し対象から外すためにカラム選択信号ＹＳＷ＜１＞の電位を立ち下げる。と同時に、ワード線ＷＬ＜０＞の電位を立ち上げて読み出し時のセル電流の放電を行う。
その他の信号の制御やセンス動作は動作例１と同じである。

［動作例４］
今までの動作例１〜３では、チャージシェアするビット線数は４本であるが、その数は４より少ない２または３に変更できる。
一例として、図１４に、１本のビット線にプリチャージした電荷を、２本のビット線でシャア（共有）する場合の動作波形図を示す。
図１４が図１１と異なるのは、カラム選択信号ＹＳＷ＜０＞とＹＳＷ＜３＞はプリチャージもチャージシェアもしないし、読み出し対象でもないので、読み出し期間中、そのカラム選択信号を非活性のＬレベルに保持していることである（図１４（Ｃ１），図１４（Ｃ３））。
このため、時間Ｔ１にてビット線ＢＬ＜０＞にプリチャージされた電荷が、時間Ｔ２にてビット線ＢＬ＜２＞にシェア（共有）され、かつ、時間Ｔ３でビット線ＢＬ＜２＞が非選択となるため、ビット線ＢＬ＜０＞の電位変化が読み出される。

以上は、第１の実施形態における動作例の一部に過ぎない。
上記動作例１〜４以外でも、２本のビット線チャージ、３本のビット線チャージの場合に、チャージしたビット線内で、あるいは、予めチャージしないチャージシェアされるビット線に読み出し対象のビット線を切り替える動作は、以上のビット線の選択と非選択の切り換え動作から容易に類推できる。
また、チャージシェアするビット線本数も図１３の２本に限らず、３本でもよい。

チャージするビット線を何本にし、チャージシェアするビット線を何本にするかは、設定しようとするリード電圧ＶＲの大きさに基づいて決められる。
本実施形態における動作の特徴は、リード電圧ＶＲの生成を配線容量の分割で行うことである。これにより、リード電圧ＶＲの生成に、アナログ電圧を一切必要としない。
つまり、リード電圧ＶＲの生成に関し、ＤＣ的にスタンバイ電流を必要とする回路が存在しないため、その分、低消費電力で読み出し動作が可能である。

図１１〜図１４の動作波形図では、センスアンプ制御の信号波形を省略している。
図１５に、可変抵抗素子ＲｅがＬＲＳの場合のヴェリファイ読み出し時の動作波形図を、図１６にＨＲＳの場合のヴェリファイ読み出し時の動作波形図を示す。このとき用いたセンスアンプは、図１０に示し既に説明した構成を有する。
時間Ｔ３で読み出し対象のメモリセルが接続されたワード線ＷＬの電位が立ち上がると、メモリセルを介したセル電流によるビット線電位の放電が開始される。
図１５のＬＲＳの場合、放電速度が速く、時間Ｔ３４以降、センスビット線（共通ビット線ＣＢＬ）の電位が参照電位ＶＲＥＦ以下となる。時間Ｔ３４から時間的な余裕をとった時間Ｔ４にて、ビット線分離信号ＢＬＩがオフされるとともに、ＳＡイネーブル信号ＳＡＥＮがＨレベルとなってセンスアンプ７（図１０）を起動する。
センスノードの電位は図４のＩ／Ｏバッファ９を介して外部のバスに出力データとして排出される。

図１６のＨＲＳの場合、時間Ｔ４においても、参照電位ＶＲＥＦに対し、ＣＢＬ側のセンスノードが高いままであるため、上記外部のバスに出力される出力データの論理がＬＲＳの場合と逆になる。

図１０に示すセンスアンプ７は、必要な期間だけ起動されるクロスラッチ型のシングルエンド方式のセンスアンプである。
このセンスアンプの構成および方式は、オペアンプ等を用いたセンスアンプのように常時、起動しておく必要がなく、センスアンプ動作自体に殆どＤＣ電流が不要である。

以上の第１の実施形態によれば、リード電圧ＶＲの生成に高い電力を消費するアナログ回路が不要であり、ビット線をプリチャージシェアとはスイッチの切り換えだけでリード電圧ＶＲを所望のビット線に設定することができる。このため、低消費電力である。
また、リード電圧ＶＲを決める配線容量比は、半導体プロセスで一括形成される配線の太さや厚さならびに材質で決まるため、配線容量比を比較的高い精度で規定できる。また、１本以上のビット線にプリチャージされる電圧（電荷量）にバラツキがあっても、その後、他のビット線とジャージシェアされるので、リード電圧ＶＲの発生時には、プリチャージ電圧の誤差成分が数分の１に減衰されるため、比較的高精度でリード電圧ＶＲの設定が可能である。
なお、図１０のセンスアンプ構成では、ビット線電圧の増幅時（センス時）には、ビット線電圧振幅によるディスターブを回避するため、ビット線分離信号ＢＬＩによる電圧制御により、共通ビット線ＣＢＬおよびビット線側の負荷をセンスアンプ７のセンスノードから分離して増幅する。このためディスターブを開始して高速なセンス動作が可能である。

＜２．第２の実施の形態＞
図１７に、第２の実施形態に関わるメモリセルアレイの構成と、センスアンプとメモリブロックとの接続関係を示す。
本実施形態では、図５に示すメモリセルアレイ１の部分に対応する記憶容量のメモリブロックの２つに対し、１つのセンスアンプ７が接続されている。
メモリブロック１＿０と１＿１は、それぞれＮ行、４列のメモリセルＭＣを有し、記憶容量の点では図５に示すメモリセルアレイ部分と同じである。
但し、メモリブロック１＿０と１＿１は、少なくとも１行分の参照セルＭＣｒからなるリファレンス部１Ｒを有する点で、図５のメモリセルアレイ部分と異なる。

図１７において、各メモリブロックは、既に説明した構成の共通線分離スイッチ部６Ｂと放電スイッチ部６Ｃを有する。メモリブロック１＿０において、共通線分離スイッチ部６Ｂと共通ビット線ＣＢＬ０を介してセンスアンプ７にメモリセルまたは参照メモリセルが接続される。同様に、メモリブロック１＿１において、共通線分離スイッチ部６Ｂと共通ビット線ＣＢＬ１を介してセンスアンプ７にメモリセルまたは参照メモリセルが接続される。
なお、図１７の配置関係では、センスアンプ７に対する共通ビット線ＣＢＬ０とＣＢＬ１との関係が対称でないため、配線容量Ｃｃｂｌも異なる場合がある。配線容量Ｃｃｂｌを揃えるためには、センスアンプ７に対しメモリブロック１＿０とメモリブロック１＿１をミラー対称配置とすることも可能である。

図１７においては、カラム選択信号の参照符号「ＹＳＷ」の後に、メモリブロック１＿０の場合は「０」の数字を付加し、メモリブロック１＿１の場合は「１」の数字を付加して区別している。
同様に、ワード線の参照符号「ＷＬ」の後に、メモリブロック１＿０の場合は「０」の数字を付加し、メモリブロック１＿１の場合は「１」の数字を付加して区別している。
なお、参照セルＭＣｒを制御するワード線を参照符号「Ｒｅｆ．ＷＬ」を用い、その後に、メモリブロック１＿０の場合は「０」の数字を付加し、メモリブロック１＿１の場合は「１」の数字を付加して区別している。
反転ＢＬプリチャージ信号（／ＢＬＰＲＥ）により制御されるラッチ回路７２が、共通ビット線ＣＢＬ０とＣＢＬ１のそれぞれに接続されている。

図１８に、図１７の構成に適用することが好ましい相補信号の差動センスアンプの回路図を示す。
図１８に図解するセンスアンプ７が、図１０と異なる点は、図１０のＮＭＯＳトランジスタ５２は省略され、センスビット参照線（／ＳＡＢＬ）と共通ビット線ＣＢＬ１との間にＮＭＯＳトランジスタ５１が設けられている。
このＮＭＯＳトランジスタ５１は、センスビット線ＳＡＢＬと共通ビット線ＣＢＬ０との間に設けられたＮＭＯＳトランジスタ５１と共に、ビット線分離信号ＢＬＩで同時制御される。
その他のラッチ回路７２の構成自体は、図１８と図１０で共通する。

以上の構成において、メモリブロック１＿０と１＿１の一方からメモリセルの記憶状態（ＨＲＳまたはＬＲＳ）を読み出すときは、他方の共通ビット線を参照セルＭＣｒに接続した状態としてセンス動作する。このとき参照セルＭＣｒに対しても読み出し動作が行われることから、参照電位が動的に変化（電位降下）する。

参照セルＭＣｒの可変抵抗素子Ｒｅの抵抗値を、メモリセルにおけるＬＲＳの抵抗値とＨＲＳの抵抗値との間、望ましくはほぼ中間値に設定しておく。
このセンス方式の利点はセンスアンプを高速動作させても誤動作しないことである。一般に、メモリセルの特性、あるいは参照電圧を供給する電源電圧Ｖｄｄ等のバイアス電圧は多少のバラツキをもつ。このセンス方式では、バラツキの影響を受けるビット線電位に追従して参照電位が動的に変化するため、これらのバラツキによってセンスアンプが誤動作しにくく、その分、論理確定に時間を要しないため高速動作が可能である。

なお、メモリブロック１＿０と１＿１の何れを読み出し対象側とし、何れを参照側とするかの選択に関し、例えば図４のプリデコーダ３が、入力されるアドレス信号の所定ビットをブロック選択アドレスとして認識する。ロウ駆動回路４内には、ＷＬドライバユニット４ＡとＣＳＷドライバユニット６Ａがブロックごとに設けられる。また、ロウ駆動回路４内には、例えばＸセレクタ２０と同様な構成のブロックセレクタを設ける。
ブロックセレクタは、プリデコーダ３からのブロック選択アドレスをデコードして、ブロックごとに設けられた２つのＷＬドライバユニット４Ａの一方でメモリセルを選択させ、他方で参照セルを選択させる。また、ブロックセレクタは、読み出し対象のメモリセルを含むブロックと、含まないブロックとで異なるカラム選択動作を行うように、ブロックごとに設けられた２つのＣＳＷドライバユニット６Ａを制御する。
なお、ブロックセレクタの詳細は後述する他の実施形態で説明する。

図１９に、第１の実施形態における動作例１（図１１）に類似したリード電圧設定を、各ブロックで行う場合の動作波形図を示す。また、図２０（ＬＲＳの場合）と、図２１（ＨＲＳの場合）にセンス動作時の波形図を示す。
図１９では、時間Ｔ１のプリチャージ開始時点において、予め、カラム選択信号ＹＳＷ０＜０＞とＹＳＷ１＜０＞をＨレベルとすることで、メモリブロック１＿０と１＿１で共にビット線ＢＬ＜０＞に電源電圧Ｖｄｄのプリチャージを行う。
各ブロックの他の合計６本のビット線ＢＬ０＜３：１＞，ＢＬ１＜３：１＞を選択して、対応する共通ビット線と接続することでチャージシェアを行う。なお、このとき選択するビット線数は最大６、最小１の範囲で任意に決めてよい。
時間Ｔ２から時間Ｔ３の間に、プリチャージを行ったビット線数と、チャージシェアを行ったビット線数の比でほぼ決まる大きさのリード電圧ＶＲが発生する。
時間Ｔ３では、同時に、メモリブロック１＿０内の読み出し対象のビット線ＢＬ０＜０＞と参照ワード線Ｒｅｆ．ＷＬとの電位がハイレベルとなるため、読み出し時のセル電流がメモリセルに流れ、参照電流が参照セルに流れる。
参照セルＭＣｒのリファレンス抵抗Ｒｅｒの抵抗値は、ＨＲＳの場合の可変抵抗素子Ｒｅの抵抗値と、ＬＲＳの場合の可変抵抗素子Ｒｅの抵抗値との間に設定されている。このため、図１９（Ｅ）のようにビット線電位と参照ビット線電位が変化する。

図２０（Ｄ）にＬＲＳの場合の放電カーブを、図２１（Ｄ）にＨＲＳの場合の放電カーブを示す。
時間Ｔ４でビット線分離信号ＢＬＩの電位が立ち下がり、ＳＡイネーブル信号ＳＡＥＮの電位が立ち上がることでセンスアンプ７のセンス動作が開始される。
ＬＲＳの場合、メモリセルに接続された共通ビット線ＣＢＬ０の電位が低い側を推移するのでセンス動作後は基準電圧Ｖｓｓのレベルに引き下げられる。これとは逆に、ＨＲＳの場合、メモリセルに接続された共通ビット線ＣＢＬ０の電位が高い側を推移するのでセンス動作後は電源電圧Ｖｄｄのレベルに上昇する。

なお、以上の動作とは逆に、メモリブロック１＿１でメモリセルが選択される場合はメモリブロック１＿０でリファレンス抵抗Ｒｅｒが選択される。
基本的な動作は、上記と同じである。

第１の実施形態の場合、図１０に示したようなセンスアンプ構成としたが、リード電圧ＶＲを与える必要があり、完全にアナログ電圧が不要とはならない。
これに対し、第２の実施形態では、参照セルの放電動作でアナログの参照電圧が自動生成されて、動的に変化する参照電圧を用いた差動読み出しが可能となる。そのため、リード電圧ＶＲをセンスアンプ７の外から与える必要がなく、完全にアナログ電圧を供給する必要がなく、より低消費電力なヴェリファイ読み出し動作が可能である。

＜３．第３の実施の形態＞
第１の実施形態では、１つのセンスアンプに対し１つのメモリブロックが接続されていたが、センスアンプに接続されるメモリブロックを、予め容易された多くのメモリブロックから任意に選択できれば、より汎用性が高まり、リード電圧の細かな制御も可能となる。
本実施形態では、このような汎用性が高く、より細かな電圧設定が可能なメモリセルアレイ構造を提案する。

図２２に、第３の実施形態に関わるメモリセルアレイの構成と、センスアンプとメモリブロックとの接続関係を示す。
本実施形態では、１つの共有ビット線に複数のメモリブロックを並列接続した構成を有する。このように複数のメモリブロックが並列接続された共有ビット線を、以下、「グローバルビット線ＧＢＬ」と呼び、各ブロック内のビット線を「ローカルビット線ＬＢＬ」と呼ぶ。

第３の実施形態では、Ｎ行、４列のメモリセルアレイを有するメモリブロックにおいて、グローバルビット線ＧＢＬとローカルビット線ＬＢＬ＜３：０＞を、共通線分離スイッチ部６Ｂの分離スイッチ６１＜３：０＞で選択可能な構成となっている。ローカルビット線ＬＢＬ＜３：０＞は、放電スイッチ部６Ｃの放電スイッチ６２＜３：０＞により放電選択が可能になっている。
本実施形態では、図２２に示すように、このような構成のメモリブロックを（Ｋ−１）個、同じグローバルビット線ＧＢＬに並列接続している。ここでＭ個のメモリブロックには、参照符号「１＿０，１＿１，…１＿（Ｋ−１），１＿Ｋ」を付している。
このようなビット線階層構造の設計において、各ブロックのメモリ行数Ｎ、メモリ列数Ｍ、およびメモリブロック数Ｋは任意に選定できる。

グローバルビット線ＧＢＬに接続されたセンスアンプ７は、図５と同様なシングルエンド型のセンスアンプであり、参照ノードに外部から参照電位ＶＲＥＦを与える必要がある。
グローバルビット線ＧＢＬには、図５の共通ビット線ＣＢＬ０と同様に、反転ＢＬプリチャージ信号（／ＢＬＰＲＥ）により制御されるプリチャージトランジスタ７１が接続されている。

図２３に、リード電圧設定を全ブロックの任意のローカルビット線に対して行ない、読み出し対象はメモリブロック１＿０のワード線ＷＬ＿０＜０＞とする場合の動作波形図を示す。
図２３（Ａ）の時間Ｔ１にて、グローバルビット線ＧＢＬに電源電圧Ｖｄｄをプリチャージする。このとき、全てのメモリブロックの全てのローカルビット線はグローバルビット線ＧＢＬと非接続である。このため、電源電圧Ｖｄｄはグローバルビット線ＧＢＬのみプリチャージされる。各ローカルビット線ＬＢＬは予め放電されて基準電圧Ｖｓｓが設定されている。

図２３（Ｂ）の時間Ｔ２において、メモリブロック１＿０のローカルビット線ＬＢＬ＿０＜０＞を含む任意数のローカルビット線を選択する。より詳細には、読み出し対象のＹＳＷ＿０＜０＞により制御されるローカルビット線ＬＢＬ＿０＜０＞に加えて、同じブロック内のＹＳＷ＿０＜３：１＞、別のブロック内のＹＳＷ＿ｉ＜３：０＞（ｉ＝１〜Ｍ）の中から任意本数のカラム選択信号を活性化して、対応する任意本数のローカルビット線を選択する。
この選択により、プリチャージ電荷を、選択した任意本数のローカルビット線に放電することによりチャージシェアを行う。これにより選択されたローカルビット線に所定の大きさのリード電圧ＶＲが設定される。

チャージシェア後のローカルビット線ＬＢＬの電圧は、プリチャージ時の電圧から減衰し、配線容量の比で決まる所定の値に設定される。
減衰後に得られるリード電圧ＶＲは、以下の式（２）により表される。

ＶＲ＝Ｖｄｄ×Ｃｇｂｌ／(Ｃｇｂｌ＋Ｃｌｂｌ×Ｎｖｓｓ)…（２）
式（２）において、グローバルビット線ＧＢＬの容量を「Ｃｇｂｌ」、各ローカルビット線ＬＢＬの容量を「Ｃｌｂｌ」により表す。また、Ｖｓｓ放電による電荷リセット後にチャージシェアされるビット線数を「Ｎｖｓｓ」により表す。

その後、カラム選択信号ＹＳＷ＿０＜０＞で選択されるローカルビット線ＬＢＬ＿０＜０＞に接続するメモリセルに対し、その可変抵抗素子Ｒｅの抵抗値を読み出す。
具体的には、図２３の時間Ｔ３にて、カラム選択信号ＹＳＷ＿０＜０＞以外の全てのカラム選択信号を非活性のＬレベルとする。すると、ローカルビット線ＬＢＬ＿０＜０＞以外の全てのローカルビット線がグローバルビット線ＧＢＬと非接続となる。
時間Ｔ３では、メモリブロック１＿０内のワード線ＷＬ＿０＜０＞のみＨレベルに立ち上げる。これにより、ワード線ＷＬ＿０＜０＞に接続されたメモリセルの可変抵抗素子ＲｅがＬＲＳかＨＲＳかに応じた速度で、セル電流の放電がなされる。
第１の実施形態と同様にして、シングルエンド型のセンスアンプ７を起動し、放電中のローカルビット線ＬＢＬ電位を、グローバルビット線ＧＢＬを介して電圧センスする。

本実施形態では、グローバルビット線ＧＢＬの容量が各ローカルビット線の容量より各段に大きいため、プリチャージをグローバルビット線ＧＢＬのみに対し行った。ただし、さらにプリチャージ電荷量を大きくしたい場合は、任意数のローカルビット線をプリチャージ対象に加えてもよい。
本実施形態では、図２２のようにチャージシェア可能なローカルビット線数が非常に多いため、上記式（２）に従って細かいステップで任意の参照電位ＶＲＥＦの設定が可能である。

＜４．第４の実施の形態＞
本実施形態では、第３の実施形態に示す階層ビット線ＢＬ構成において、差動読み出し可能な構成を提案する。
図２４に、抵抗変化型メモリデバイス（例えばＩＣチップ）のブロック構成図を示す。
メモリブロックがＫ個存在することは図２２に示す第３の実施形態と同じであり、各メモリブロック内に参照セルＭＣｒで構成されたセル行（リファレンス部１Ｒ）を有する点では、図１７に示す第２の実施形態と共通する。

本メモリセルアレイ構造が、図２２および図１７と異なる点として、Ｋ個のメモリブロックにおいて、奇数ブロックに接続したグローバルビット線ＧＢＬ０と、偶数ブロックに接続したグローバルビット線ＧＢＬ１を２本設けている。
グローバルビット線ＧＢＬ０とＧＢＬ１は、図１７の共通ビット線ＣＢＬ０とＣＢＬ１に対応しており、片方が読み出し対象側のメモリセルに接続されているときに、他方が参照セルＭＣｒに接続される制御が行われる。つまり、本実施形態では、図１７の共通ビット線ＣＢＬ０とＣＢＬ１を階層化して、各共通ビット線に（Ｋ／２）個の同数のメモリブロックを並列接続した構成を採る。

図２４において、ロウ駆動回路４内にブロック選択のためのブロックデコーダ４０が追加されている。
ブロックデコーダ４０は、例えば図６の構成のアドレスビット（Ｘ０，Ｘ１）に代えて、ブロック選択のためのアドレスビット（Ｘ２，Ｘ３）を入力し、インバータＩＮＶ４〜ＩＮＶ７の出力から、ブロック選択信号を得る構成で実現できる。ブロック選択信号は、各ブロックに対応したＷＬドライバユニット４ＡとＣＳＷドライバユニット６Ａに供給される。

図２５に、第４の実施形態における動作例の動作波形図を示す。
この動作例では、時間Ｔ１にて、グローバルビット線ＧＢＬ０とＧＢＬ１に電源電圧Ｖｄｄをプリチャージする。
次に、奇数ブロックの最初のメモリブロック１＿０のローカルビット線ＬＢＬ＜０＞を含む任意のローカルビット線にプリチャージ電荷を放電して、チャージシェアを行う。図２５（Ｃ１）では偶数ブロックの最初のメモリブロック１＿１のローカルビット線ＬＢＬ＜０＞と、メモリブロック１＿０のローカルビット線ＬＢＬ＜０＞はチャージシェアの対象とするが、それ以外は任意である。
このチャージシェアするローカルビット線はどのメモリブロックから選ぶかは任意であり、また各ブロック内で選ぶ本数も任意である。
チャージシェアするローカルビット線の本数に応じた配線容量の大きさにより式（２）のようにリード電圧ＶＲが規定される。

ここでは、メモリブロック１＿０のローカルＬＢＬ＜０＞をデータの読み出し対象、メモリブロック１＿１の参照セルＭＣｒを参照電位の読み出し対象とするため、図２５（Ｄ１）と（Ｄ２）のように２本のワード線電位を活性化する。
これにより、動的に降下する参照メモリセルが接続されたグローバルビット線ＧＢＬ１の電位を基準に、グローバルビット線ＧＢＬ０から読み出されたＨＲＳまたはＬＲＳのメモリセルにおいて、その放電途中の電圧レベルが差動センスされる。

参照セルの選択の仕方、チャージシェアするローカルビット線の位置と数は任意であり、また、プリチャージ対象に任意数のローカルビット線を加えても構わない。

本実施形態によれば、差動センスによる安定した動作を、細かくて調整幅が広いリード電圧ＶＲの設定を伴って実行できる。このため、可変抵抗素子Ｒｅの抵抗値に経時変化があっても、その変化に適合してリード電圧ＶＲを細かく調整しつつ、高速で確実な読み出しが可能となる。

＜５．第５の実施形態＞
図２６に、第５の実施形態に関わるメモリセルアレイ構成を示す。
図２６が、図２４に示す第４の実施形態のアレイ構成と異なるのは、各メモリブロック内でリファレンス部１が省かれていることである。
本実施形態では、参照セルＭＣｒによるメモリセルに追従させた動的な参照電位変化はできない。
本実施形態では、ＨＲＳのレベルとＬＲＳのレベルの間に参照電位レベルを制御するために、外部からのアナログ電圧ではなくチャージシェアにより生成した参照電圧を用いる。

図２７に、本実施形態における一動作例の動作波形を示す。
本実施形態では、図２７（Ｂ）のカラム選択信号ＹＳＷ＿０＜０＞に対応した、読み出し対象のローカルビット線ＬＢＬ＜０＞はリード電圧ＶＲを設定する必要からチャージシェアの対象である。但し、それ以外のローカルビット線は任意にチャージシェアの対象に選択できる。
この場合、グローバルビット線ＧＢＬ０に接続されるローカルビット線の本数でリード電圧ＶＲの電位が決まり、グローバルビット線ＧＢＬ１に接続されるローカルビット線の本数で参照電位ＶＲＥＦの大きさが決まる。
図２７（Ｅ）のように参照電位ＶＲＥＦを、リード電圧ＶＲより低い適正なレベルに設定して、シングルエンド型のセンスアンプ７により電圧センスを行う。
本実施形態の方式は、参照セルを用いた方式に比べセル特性等のバラツキの影響は大きいが、参照セルを各ブロックに設ける必要がなく、その分、ビットコストを下げることができる。また、セルアレイの外部で生成したアナログ電圧が必要ないので、その分、低消費電力である。

＜６．変形例＞
以上の第１から第５の実施形態では、ワード線ＷＬのトリガ（活性化）で放電開始のタイミングを決めている。
但し、その必要は必ずしもなく、カラム選択信号ＹＳＷの活性化をトリガとして放電開始のタイミングを決めることができる。

この放電開始方式を、第３の実施形態（図２３）に適用したときの変形例の動作波形図を、図２８に示す。
図２８では、例えばグローバルビット線ＧＢＬのプリチャージタイミングと同時期に、読み出し対象のメモリセルが接続されたワード線、ここではワード線ＷＬ＿０＜０＞の電位を立ち上げておく。この段階ではローカルビット線とソース線に電位差がないので、メモリセルの読み出し時の放電は開始されない。
その後、時間Ｔ２にて、読み出し対象のローカルビット線以外のローカルビット線で１回目のチャージシェアを行う。この段階ではリード電圧ＶＲの最終電位は確定しない。
次に、時間Ｔ３にて、１回目のチャージシェア後の電荷を、読み出し対象のビット線とシェアする。すると、１本のローカルビット線に対する放電によりリード電圧ＶＲが更に下がるとともに、メモリセルに読み出し時のセル電流が流れる。
最終的なリード電圧ＶＲの値は、１回目のチャージシェアで決まる電位より低くなるが、その低下幅は予め大きさが見積もられるため、その低下幅を見越して１回目のチャージシェアを行うローカルビット線数を決めるとよい。

ワード線トリガのヴェリファイの場合は、一般的にワード線が下層配線、例えばポリシリコン層で規定され配置密度が高いため、ワード線変化の時定数が大きく、放電ヴェリファイの遅延や、放電ヴェリファイのアドレス依存が発生することがある。放電ヴェリファイのアドレス依存とは、メモリセルアレイの場所によってワード線電位変化の遅延の影響が大きく出て、放電速度が異なる現象である。
本実施形態では、カラム選択信号ＹＳＷのトリガに放電開始のタイミングを変更することで、ワード線トリガの場合より速やかにアレイ内で均一なヴェリファイ時の放電が可能となる。

１…メモリセルアレイ、６…カラムスイッチ回路、６Ｂ…共通線分離スイッチ部、６Ｃ…放電スイッチ部、６１，６２…ＮＭＯＳトランジスタ、７…センスアンプ、７１…プリチャージトランジスタ、９…Ｉ／Ｏバッファ、１０…書き込み・消去回路、１１…制御回路、ＭＣ…メモリセル、ＭＣｒ…参照セル、ＡＴ…アクセストランジスタ、ＶＲｅ…可変抵抗素子、Ｒｅｒ…リファレンス抵抗、ＢＬ…ビット線、ＬＢＬ…ローカルビット線、ＳＬ…ソース線、ＣＢＬ…共通ビット線、グローバルビット線ＧＢＬ。

Claims (10)

1. 印加電圧の向きに応じて抵抗値が変化する記憶素子とアクセストランジスタとを、ビット線とソース線との間に直列接続させているメモリセルが行列状に複数配置され、列方向の複数のメモリセルを共通接続するビット線が行方向に複数配置されたメモリセルアレイと、
   共通線と、
   読み出し対象の前記メモリセルが接続された選択ビット線に対し、前記記憶素子の抵抗値を読み出すときのリード電圧を供給する際に、前記共通線をプリチャージすると共に当該共通線に接続される任意数（０以上の整数）のビット線をプリチャージし、前記選択ビット線を含む少なくとも１本のビット線に前記共通線からプリチャージ電荷を放電させて電荷共有を行うことにより、前記プリチャージがされるビット線の数、前記放電時に前記共通線と電荷共有されるビット線の数、前記ビット線の容量および前記共通線の容量により電圧値が決定される前記リード電圧を、前記選択ビット線に設定する電圧供給回路と、
   を有する抵抗変化型メモリデバイス。
2. 前記電圧供給回路は、
   前記共通線と前記任意数（０以上の整数）のビット線のプリチャージを行うプリチャージ部と、
   前記共通線と各ビット線との接続を制御するスイッチ群と、
   前記スイッチ群を制御して、前記プリチャージ部によるプリチャージされた電荷を、前記共通線を介して、前記選択ビット線を含む少なくとも１本のビット線に放電して電荷共有させて、前記リード電圧の電圧値を前記選択ビット線および前記共通線に設定するスイッチ制御部と、
   を有し、
   前記共通線に、当該共通線の電位をセンスするセンスアンプが接続されている、
   請求項１記載の抵抗変化型メモリデバイス。
3. 行列状に配置された複数の前記メモリセルを有するメモリブロックが、前記共通線に複数接続され、
   複数の前記メモリブロックの各々は、各メモリブロック内で列方向の複数のメモリセルにそれぞれ接続された、前記ビット線としての複数のローカルビット線と、前記複数のローカルビット線との接続が前記スイッチ群により制御され、前記複数のメモリブロックで共有された、前記共通線としてのグローバルビット線とを有してビット線が階層化されており、
   前記センスアンプに対して、複数の前記グローバルビット線が接続されている、
   請求項２に記載の抵抗変化型メモリデバイス。
4. 前記センスアンプは、１つのメモリブロックからグローバルビット線を介して入力した電位を基準として、他のメモリブロックから他のグローバルビット線を介して入力したビット線電位の大小をセンスする、
   請求項３に記載の抵抗変化型メモリデバイス。
5. 各メモリブロックは、前記ローカルビット線の１つに接続された参照セルを含んで構成され、
   前記センスアンプは、前記参照セルに接続されたグローバルビット線の電位を基準として、前記他のグローバルビット線を介して前記選択ビット線の電位変化の大小を電圧センスする、
   請求項４に記載の抵抗変化型メモリデバイス。
6. 前記スイッチ制御部は、メモリセルと前記選択ビット線との接続を制御するワード線が選択された状態で、前記選択ビット線以外の任意数（１以上の整数）のビット線に前記電荷共有を実行し、前記スイッチ群を制御して、当該任意数のビット線に共有された電荷の一部を前記選択ビット線に放電することにより、前記リード電圧を前記選択ビット線に与えてセル電流によるメモリセルの放電を開始する、
   請求項５に記載の抵抗変化型メモリデバイス。
7. 前記センスアンプは、前記メモリセルの放電時に当該メモリセルの抵抗値に応じた前記選択ビット線の電位変化をさらに増幅する際に、当該選択ビット線が接続されたグローバルビット線を、センスノードから負荷分離する負荷分離スイッチを含む、
   請求項６に記載の抵抗変化型メモリデバイス。
8. 前記センスアンプは、１つの前記メモリブロックの前記電荷共有により設定された前記リード電圧を基準に、他の前記メモリブロック内における前記選択ビット線の電位変化の大小を電圧センスするシングルエンド型のセンスアンプである、
   請求項４に記載の抵抗変化型メモリデバイス。
9. 前記センスアンプは、外部から入力し、または内部生成された参照電位を入力し、当該参照電位を基準に、前記選択ビット線の電位変化の大小を電圧センスするシングルエンド型のセンスアンプである、
   請求項４に記載の抵抗変化型メモリデバイス。
10. 前記メモリセルは、２つの電極間に、
    導電性イオンの供給層と、
    当該導電性イオンの供給層に接し、前記２つの電極間の印加電圧の向きに応じて、前記導電性イオンの供給層から前記導電性イオンが注入され、あるいは、注入された導電性イオンが前記供給層へ戻される抵抗変化層と、
    を有する抵抗変化型メモリセルである、
    請求項１から９の何れか一項に記載の抵抗変化型メモリデバイス。

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