TW201511003A

TW201511003A - 半導體裝置

Info

Publication number: TW201511003A
Application number: TW103112854A
Authority: TW
Inventors: Kenji Mae; Akiyoshi Seko
Original assignee: Ps4 Luxco Sarl
Priority date: 2013-04-09
Filing date: 2014-04-08
Publication date: 2015-03-16
Also published as: WO2014168144A1

Abstract

本發明係一種半導體裝置，其中，即使同時寫入之位元數並非一定之情況，亦安定進行電流供給至各記憶體單元。半導體裝置係具備：複數之記憶體單元，和保持各寫入至該複數之記憶體單元的複數之寫入資料的複數之寫入暫存器，和判定在保持於該複數之寫入暫存器之複數之寫入資料之第1資料及第2資料的比率之比率判定電路，和產生在第1資料的寫入時使用之第1電源電壓，及在第2資料的寫入時使用之第2電源電壓之電壓穩壓器電路。在此，該電壓穩壓器電路係依據比率判定電路之輸出，控制第1電源電壓及第2電源電壓之中至少一方的電流供給能力。

Description

半導體裝置

(對於關連申請之記載)

本發明係依據日本國專利申請：日本特願2013-081408號(2013年4月9日申請)之優先權主張之構成，同申請之全記載內容係作為根據引用而放入至本書加以記載者。

本發明係有關半導體裝置。特別是，本發明係有關供給寫入電流至記憶體單元之電源電路。

在記憶體系統之內部電源產生電路中，提案有：具備電流供給量不同之2以上之電路，經由模式設定(例如，主動模式與等待模式)，切換該電路之方式。如根據如此之內部電源產生電路，由因應動作模式而進行電流供給者，可謀求消耗電力之降低。

專利文獻1係揭示具備主動時用之電流供給能力大的電路(VDLACT)，和等待時用之電流供給能力小的電路(VDLSTY)之內部電源產生電路(參照專利文獻1之圖1)。

[先前技術文獻] [專利文獻]

[專利文獻1]日本特開2008-159145號公報

以下的分析係從本發明之觀點所得到。

在同時供給電流至複數之記憶體單元而進行寫入之記憶體系統中，寫入資料之邏輯值「1」(第1資料=High位元，以下相同)，邏輯值「0」(第2資料=Low位元，以下相同)之比率係並非一定之故，在同時寫入邏輯值「1」，「0」任一時，寫入的位元數係未成為一定。因此，加以供給至各記憶體單元之電流值則有未成為一定的問題。作為結果，有著在寫入後之記憶體單元之狀態，產生有不均，無法得到寫入邊際之可能性。

記載於專利文獻1之內部電源產生電路係未進行因應寫入之位元數的電流供給量之控制，而上述之問題係未被解決。

於是，在供給電流至記憶體單元而進行寫入之記憶體系統中，在同時寫入之位元數並非一定之情況，亦可對於各記憶體單元安定進行電流供給之內部電源產生電路之實現則被期待。

經由本發明之第1視點的半導體裝置係具備：複數之記憶體單元，和保持各寫入至前述複數之記憶體單元的複數之寫入資料的複數之寫入暫存器，和判定在保持於前述複數之寫入暫存器之前述複數之寫入資料之第1資料及第2資料的比率之比率判定電路，和產生在前述第1資料的寫入時使用之第1電源電壓，及在第2資料的寫入時使用之第2電源電壓之電壓穩壓器電路。在此，前述電壓穩壓器電路係依據前述比率判定電路之輸出，控制前述第1電源電壓及前述第2電源電壓之中至少一方的電流供給能力。

如根據本發明之半導體裝置，即使同時寫入之位元數並非一定之情況，亦可提供可貢獻於安定進行電流供給至各記憶體單元情況之半導體裝置者。

1a~1j、2a~2j、3a~3j‧‧‧源極線驅動器(SDRV)

4、5、6‧‧‧共通源極線(SL)

7a~7d、8a~8d、9a~9d‧‧‧記憶單元陣列

10‧‧‧半導體裝置

11、13、15‧‧‧主字元線驅動器(MWD)

12‧‧‧記憶體單元陣列

14‧‧‧位址輸入電路

16‧‧‧位址閂鎖電路

18‧‧‧指令輸入電路

20‧‧‧指令解碼電路

21a~21d、23a~23d、25a~25d‧‧‧副字元線驅動器(SWD)

24‧‧‧列控制電路

26‧‧‧行控制電路

28‧‧‧資料暫存器

30‧‧‧輸出入電路

32‧‧‧內部電源產生電路

32a、132a‧‧‧內部電源產生電路A

32b‧‧‧內部電源產生電路B

34‧‧‧時脈輸入電路

38‧‧‧時序產生器

41a~h‧‧‧寫入放大器(WAMP)

51a~h‧‧‧Y開關(YSW)

52‧‧‧位元單元之Y開關(YSW)

60‧‧‧位元線選擇開關

61‧‧‧位元線共通源極線連接開關

62、64、91、98、160、183a‧‧‧反相器電路

71、72‧‧‧阻抗變化型記憶體單元

81、82‧‧‧阻抗變化型元件

93、94、171a~c、P1‧‧‧PMOS電晶體

95、96、97、102、181a、182a、N1~3、Na0~1023、Nb0~1023、Nc0~1023‧‧‧NMOS電晶體

104、105‧‧‧單元電晶體

141‧‧‧比率檢測部

142‧‧‧比率比較部

150‧‧‧寫入暫存器

152‧‧‧比率判定電路

154、254‧‧‧電壓穩壓器電路

156a~c、170a~c、180a‧‧‧比較器

158‧‧‧延遲電路

162‧‧‧AND電路

164‧‧‧電容器

166L‧‧‧VSETGEN_L(VSET之穩壓器電路(大電流用))

166M‧‧‧VSETGEN_M(VSET之穩壓器電路(中電流用))

166S、266S‧‧‧VSETGEN_S(VSET之穩壓器電路(小電流用))

168L‧‧‧VRESETGEN_L(VRESET之穩壓器電路(大電流用))

168M‧‧‧VRESETGEN_M(VRESET之穩壓器電路(中電流用))

168S‧‧‧VRESETGEN_S(VRESET之穩壓器電路(小電流用))

172a~c‧‧‧PMOS電晶體(輸出電晶體)

190a‧‧‧抽出電路

200‧‧‧比率檢測用配線(內部配線)

263‧‧‧NAND電路

MWL‧‧‧主字元線

WL‧‧‧(副)字元線

BL‧‧‧位元線

IO_0~IO_7‧‧‧IO線

Y1‧‧‧上位列選擇信號

Y2‧‧‧下位列選擇信號

FX‧‧‧行選擇信號

SET0‧‧‧設定信號

RESET0‧‧‧重置信號

NS、Nout‧‧‧節點

ARSELREF‧‧‧比率檢測用配線的電位

APREB、DEC‧‧‧控制信號

VINTREF‧‧‧(定電流源之)偏壓電壓

VCREF1、VCREF2‧‧‧基準電位

VSETREF、VRESETREF‧‧‧基準電壓

圖1係顯示有關第1實施形態之半導體裝置之全體構成的方塊圖。

圖2係顯示有關第1實施形態之半導體裝置之記憶體單元陣列的方塊圖。

圖3係顯示有關第1實施形態之半導體裝置之記憶體單元陣列的方塊圖。

圖4係有關第1實施形態之半導體裝置之記憶體單元，位元單位之Y開關，寫入放大器，源極線驅動器作為電路圖。

圖5係顯示有關第1實施形態之半導體裝置之內部電源產生電路A的電路圖。

圖6係顯示圖5之第1電源電壓之穩壓器電路的電路圖。

圖7係顯示有關第1實施形態之變形例1的半導體裝置之第1電源電壓之穩壓器電路的電路圖。

圖8係顯示有關第1實施形態之半導體裝置之動作的時間圖。

圖9係為了說明有關第1實施形態之半導體裝置之比率檢測部之動作的圖。

圖10係顯示有關第2實施形態之半導體裝置之內部電源產生電路A的電路圖。

圖11係顯示有關第2實施形態之半導體裝置之動作的時間圖。

首先，對於一實施形態的概要加以說明。然而，在實施形態之概要的說明中所附記之圖面參照符號係主要為了幫助理解的例示，並非意圖限定於圖示之形態情況者。

在一實施形態之半導體裝置10係如圖1所示，具備產生第1電源電壓(圖5之電壓VSET)及第2電源電壓(圖5之電壓VRESET)之內部電源產生電路A(32a)的半導體裝置。在此，半導體裝置10之內部電源產生電路A(32a)係如圖5所示，具備：複數之記憶體單元，和保持各寫入至複數之記憶體單元的複數之寫入資料的複數之寫入暫存器150，和判定在保持於複數之寫入暫存器150之複數之寫入資料之第1資料(例如High位元)，及第2資料(例如，Low位元)的比率之比率判定電路152，和產生在第1資料的寫入時使用之第1電源電壓(電壓VSET)，及在第2資料的寫入時使用之第2電源電壓(電壓VRESET)之電壓穩壓器電路154。在此，該電壓穩壓器電路154係依據比率判定電路152之輸出，在控制第1電源電壓(電壓VSET)及第2電源電壓(電壓VRESET)之中至少一方的電流供給能力(圖5之內部電源產生電路A(32a)中，控制第1電源電壓及第2電源電壓之雙方的電流供給能力。另外，如圖10之內部電源產生電路A(132a)，亦可僅控制任一方之電源電壓(圖11之情況係第1電源電壓)之電流供給能力的構成)。

如根據上述之構成，在對於複數之記憶體單元，同時地(以相同時間)供給電流而進行寫入之記憶體系統中，因作成判定第1資料及第2資料的比率，呈控制依據該比率，寫入時所供給之電源電壓的電流供給能力之故，即使寫入位元數並非一定之情況，成為亦可對於各記憶體單元而言安定進行電流供給者。

上述電壓穩壓器電路154係如圖5所示，對於第1電源電壓(電壓VSET)及第2電源電壓(電壓VRESET)而言，具備電流供給能力之不同的2以上之穩壓器電路(對於電壓VSET而言，VSETGEN_L、VSETGEN_M、VSETGEN_S；對於電壓VRESET而言，VRESETGEN_L、VRESETGEN_M、VRESETGEN_S)，依據比率判定電路152之輸出(S1，S2，S3)，作為呈2以上之穩壓器電路之中，選擇使用之穩壓器電路亦可。

另外，如圖10所示之電壓穩壓器電路254，對於第1電源電壓(電壓VSET)及第2電源電壓(電壓VRESET)之一方而言，具備電流供給能力之不同的2以上之穩壓器電路(在圖11中，對於電壓VSET而言，VSETGEN_L、VSETGEN_M、VSETGEN_S)，依據比率判定電路152之輸出(S1，S2，S3)，作為呈2以上之穩壓器電路之中，選擇使用之穩壓器電路亦可。

上述2以上之穩壓器電路之輸出電晶體(圖6之各穩壓器電路VSETGEN_S、VSETGEN_M、VSETGEN_L之輸出電晶體係各172a~c)之電流驅動能力則相互不同為佳。

上述比率判定電路152係如圖5所示，具備：內部配線(比率檢測用配線)200，和經由複數之寫入暫存器150所保持之複數的寫入資料，而各加以控制導通/非導通之複數的第1開關元件(NMOS電晶體Na0~1023)，複數之第1開關元件的一端係各與內部配線(比率檢測用配線)200加以連接。並且，內部配線(比率檢測用配線)200係作為呈以特定之電位VDD加以預充電，經由藉由複數之第1開關元件之中，導通狀態之第1開關元件而將預充電的電荷進行放電時之內部配線(比率檢測用配線)200之電位(圖9之ARSELREF)，而判定上述比率亦可。

在上述比率判定電路152中，如圖5所示，對於各複數之第1開關元件(NMOS電晶體Na0~1023)而言，作為呈串聯地加以連接定電流源(NMOS電晶體Nc0~1023)亦可。

上述比率判定電路152係如圖5所示，更具備比較2個輸入端子之電位的1以上之比較器(156a~c)，作為呈對於各比較器之一方的輸入端子，加以連接有比率檢測用配線200，對於各比較器之另一方的輸入端子，加以供給有1以上之基準電位(VCREF1、VCREF2等)之任一，依據各比較器(156a~c)之輸出，輸出比率檢測用配線200之電位(圖10之ARSELREF)與1以上之基準電位(VCREF1、VCREF2等)之大小關係亦可。

上述比率判定電路152係如圖5所示，更具備延遲電路158，作為呈從結束預充電之時間至經由延遲電路158所產生之延遲時間後(在圖9之τ的經過後)，進行經由比較器(156a~c)之比較亦可。

上述電壓穩壓器電路154係如圖5所示，作為呈因應比率判定電路152所輸出之大小關係(例如，比率檢測用配線200之電位，和基準電位VCREF1、VCREF2之大小關係)，對於2以上之穩壓器電路(對於電壓VSET而言，圖5之VSETGEN_L、VSETGEN_M、VSETGEN_S；對於電壓VRESET而言，圖5之VRESETGEN_L、VRESETGEN_M、VRESETGEN_S)之中，選擇使用之穩壓器電路亦可。

如圖10所示之電壓穩壓器電路254，具備對於第1電源電壓(電壓VSET)而言之電流供給能力的不同之2以上之穩壓器電路(VSETGEN_S、VSETGEN_M、VSETGEN_L)，和對於第2電源電壓(電壓VRESET)而言之僅1個穩壓器電路(VRESETGEN_L)，作為呈對於對應於各第1及第2資料的複數之記憶體單元，供給第2電源電壓(電壓VRESET)而進行第2資料之寫入之後，對於對應於第1資料之記憶體單元，供給第1電源電壓(電壓VSET)而進行第1資料的寫入亦可。

另外，與圖10相反地，電壓穩壓器電路，具備對於第2電源電壓(電壓VRESET)而言之電流供給能力的不同之2以上之穩壓器電路，和對於第1電源電壓(電壓VSET)而言之僅1個穩壓器電路，作為呈對於對應於各第1及第2資料的複數之記憶體單元，供給第1電源電壓(電壓VSET)而進行第1資料之寫入之後，對於對應於第2資料之記憶體單元，供給第2電源電壓(電壓VRESET)而進行第2資料的寫入亦可。

上述記憶體單元係對亦可具有對應於各第1及第2資料，在相互不同阻抗狀態(例如，寫入第1資料之情況，低阻抗狀態；寫入第2資料之情況，高阻抗狀態)所寫入之阻抗變化型元件(圖4之81，82等)者。

以下，對於本申請揭示之各實施形態，參照圖面加以詳細說明。

[第1實施形態] (第1實施形態之構成)

對於第1實施形態之構成，參照圖1的同時加以說明。圖1係有關第1實施形態之半導體裝置10全體的方塊圖。

在圖1中，記憶體單元陣列12係具備配置成二次元的複數之阻抗變化型記憶體單元(圖4之71，72等)。各阻抗變化型記憶體單元係以阻抗變化型元件(ReRAM；Resistive Random Access Memory)(圖4之81，82等)與單元電晶體(圖4之104，105等)加以構成。在此，阻抗變化型元件(ReRAM)係例如，具有下部電極與金屬氧化物與上部電極之層積構造，而經由於下部電極與上部電極之間，施加電性應力之時而阻抗特性產生變化之記憶元件。各阻抗變化型元件係記憶高阻抗狀態與低阻抗狀態之任一的阻抗狀態，作為非揮發性記憶元件而發揮機能。另外，單元電晶體(圖4之104，105等)係從電流控制的觀點，NMOS電晶體則為最佳，例如亦可適用雙極性電晶體等。半導體裝置10係選擇在記憶體單元陣列12之中存取之阻抗變化型記憶體單元，進行使高阻抗狀態變化成低阻抗狀態之SET寫入，使低阻抗狀態變化成高阻抗狀態之RESET寫入，阻抗狀態之讀出的動作。在此，在本說明書中，將低阻抗狀態做為「1」，而將高阻抗狀態作為「0」。即，SET寫入係讀出「1」之動作，而RESET寫入係讀出「0」之動作。

在圖1中，記憶體單元陣列12以外的單元係對於記憶體單元陣列12而言，控制上述之動作。

首先，位址輸入電路14係輸入存取之阻抗變化型記憶體單元的位址ADD。接著，位址閂鎖電路16係閂鎖所輸入之位址ADD，分離成行位址ADD_row，和列位址ADD_column，各供給至行控制電路26，列控制電路24。

在此，行控制電路26係具有未圖示之行解碼器，從行位址ADD_row解碼行選擇信號。經由上述行選擇信號所選擇之(副)字元線(之後，稱作「選擇(副)字元線」)則成為活性。在此，列控制電路24係具有未圖示之列解碼器，從列位址ADD_column解碼列選擇信號。經由上述列選擇信號所選擇之(副)字元線(之後，稱作「選擇位元線」)則成為活性。

記憶體單元陣列12內之複數之阻抗變化型記憶體單元係二次元地加以配置於複數之(副)字元線與複數之位元線之交點，此等之中，選擇加以連接於選擇(副)字元線與選擇位元線雙方之阻抗變化型記憶體單元，而加以存取。具體而言，例如，圖4之BL0為選擇位元線，圖4之(副)字元線WL為選擇(副)字元線的情況，單元電晶體104係為開啟狀態，於共通源極線4與選擇位元線BL0之間，施加電壓，由流動電流至阻抗變化型記憶體單元71之阻抗變化型元件81者，進行寫入動作。

時脈輸入電路34係接受從外部加以供給至半導體裝置10之相補的外部時脈信號CK，/CK，生成內部時脈ICLK，供給至時序產生器38。時序產生器38係將內部時脈ICLK為依據，在半導體裝置10內生成必要之各種時脈信號，再供給至各部。然而，在本說明書中，信號名之/係顯示Low位準為活性的信號者。

資料輸出入端子DQ係與輸出入電路30加以連接，當加以輸入寫入資料至資料輸出入端子DQ時，寫入資料則放入至輸出入電路30。另外，輸出入電路30係與資料暫存器28加以連接，將所放入之寫入資料，暫時保存於資料暫存器28。之後，將保存於資料暫存器28之寫入資料，以特定之時間而輸出至記憶體單元陣列12內部之IO線(圖3之IO_0-7等)。並且，各IO線的信號係加以供給至寫入放大器(WAMP：圖3之41a~h等)。

接著，指令輸入電路18係作為控制信號，而輸入行位址選通信號/RAS，列位址選通信號/CAS，寫入啟動信號/WE等。指令解碼電路20係解碼此等之信號/RAS，/CAS，/WE等，將對於解碼之指令的執行必要之控制信號，輸出至半導體裝置10內之各部。

接著，內部電源產生電路32係如圖1所示，由內部電源產生電路A(32a)及內部電源產生電路B(32b)所成之2個單元而加以構成。在此，內部電源產生電路B(32b)係輸入從外部所供給之電源VDD，VSS，生成在半導體裝置10內之各部必要之電壓VPP，VRERD，VPERI等，而供給至各部。

另一方面，內部電源產生電路A(32a)係輸入從外部所供給之電源VDD，VSS，生成電壓VSET(第1電源電壓)及電壓VRESET(第2電源電壓)，而供給至記憶體單元陣列12。在此，電壓VSET係加以供給至寫入放大器(圖3之41a~h等)，在SET寫入時所使用。另外，電壓VRESET係加以供給至源極線驅動器(圖2之1a~j，2a~j，3a~j等)，在RESET寫入時所使用。在內部電源產生電路A(32a)中，依據從資料暫存器28所供給之1024位元Data_0-1023，控制電壓VSET及電壓VRESET之電流供給能力(詳細係後述之)。

接著，參照圖2，對於記憶體單元陣列12之構成，更詳細地加以說明。如圖2所示，記憶體單元陣列12係包含複數之記憶體單元墊片(7a~7d、8a~8d、 9a~9d)而加以構成。此等記憶體單元墊片係加以配置成二次元，在圖2中，係例示以4行M列之記憶體單元墊片而加以構成記憶體單元陣列12之情況。但，記憶體單元墊片的配置係不限定於此等，而可進行任意之配置。

如圖2所示，4行M列之記憶體單元墊片係分為列單位之範圍，對於各自範圍，源極線則加以共通化。具體而言，對於第0列之記憶體單元墊片係加以配設有共通源極線4，對於第1列之記憶體單元墊片係加以配設有共通源極線5，對於第M-1列之記憶體單元墊片係加以配設有共通源極線6。

在同圖上中，呈在列單位之範圍內，源極線則加以配置5條於行方向，於列方向加以配置2條地加以顯示，但共通源極線(4，5，6)係實際上，例如，以共通的擴散層，或1層固態的配線所構成。

另外，對於各記憶體單元墊片之兩側，係加以配置有Y開關群(YSW群)，及寫入放大器群(WAMP群)。

另外，字元線係成為經由主字元線與副字元線之階層構造，而主字元線驅動器(MWD)係於各列加以配置1個，而副字元線驅動器(SWD)係加以配置於各記憶體單元墊片。在此階層構造中，加以直接連接於阻抗變化型記憶體單元者係副字元線。

另外，對於各記憶體單元墊片而言，至少配置1個以上之源極線驅動器，但從安定之電流供給的觀點，期望為如圖2所示，在第1實施形態中，於各記憶體單元墊片之副字元線驅動器SWD(21a~21d，23a~23d，25a~25d)之兩側，配置源極線驅動器(1a~1j，2a~2j，3a~3j)。但，並不限定於此，源極線驅動器係可進行任意之配置。

接著，參照圖3，對於關連於1個之記憶體單元墊片7a，即，0行0列之記憶體單元墊片之部分(圖2之一點虛線內)，更詳細地說明其構成。在圖3中，記憶體單元墊片7a係具有加以配置成二次元之阻抗變化型記憶體單元。行位址ADD_row係9位元，而9位元之中的6位元則使用於選擇主字元線之1個時。另外，剩餘之3位元則使用於選擇行選擇信號FX_0-7之1個時，而加以供給至副字元線驅動器21a。

另一方面，列位址ADD_column亦為9位元，但對於分離為各3位元之ADD_column_h、ADD_column_m、ADD_column_l而言，各進行解碼。在此，ADD_column_h係上位側3位元，而ADD_column_l係下位側3位元。另外，ADD_column_m係剩餘之中間的3位元。並且，將解碼ADD_column_h之8條的列選擇信號作為Y1_0-7、而將解碼ADD_column_m之8條的列選擇信號作為Y2_0-7，將解碼ADD_column_l之8條的列選擇信號作為Y3_0-7。

位置於經由上述之行選擇信號FX_0-7之選擇(副)字元線，和經由上述之列選擇信號Y1_0-7、Y2_0- 7、Y3_0-7之選擇位元線之交點的阻抗變化型記憶體單元則加以存取。

另外，配置於圖2之記憶體單元墊片7a之兩側的2個寫入放大器群(WAMP群)係如圖3所示，一方則包含有4個寫入放大器(41a、41c、41e、41g)，而另一方則包含有4個寫入放大器(41b、41d、41f、41h)。

另外，配置於圖2之記憶體單元墊片7a之兩側的2個的Y開關群(YSW群)係在圖3中，一方之Y開關群係包含有4個Y開關(51a、51c、51e、51g)，而另一方之Y開關群係包含有4個Y開關(51b、51d、51f、51h)。

另外，鄰接於圖2之記憶體單元墊片7a而加以配置之4個源極線驅動器(1a、1b、1c、1d)之中，在圖3中，係顯示源極線驅動器1c，1d(源極線驅動器1a，1b係對於圖3係未圖示，但實際上係鄰接於記憶體單元墊片7a而加以連接)。

對於控制共通源極線4之電位的源極線驅動器(1c，1d)，係從未圖示之控制電路，作為控制信號，加以供給有設定信號SET0，重置信號RESET0。另一方面，對於控制選擇位元線之電位的寫入放大器(41a~41h)，亦從該控制電路，作為控制信號，加以供給有設定信號SET0，重置信號RESET0。

另外，在圖3中，加以配線有8條之IO線(IO_0-7)。8條之IO線(IO_0-7)係從外部輸出入端子 DQ，保持對應於藉由輸出入電路30，及資料暫存器28所輸入之8位元的寫入資料之各位元的信號。並且，8位元之寫入則結束，從外部輸出入端子DQ加以輸入接下來之8位元的寫入資料時，8條之IO線(IO_0-7)之信號係被加以更新。

接著，對於列選擇信號Y1，Y2，Y3，和選擇位元線之關係，加以詳細說明。512條之位元線BL_0-511係分割為64條之位元線所成之8個組群。第1組群係BL_0-63、第2組群係BL_64-127、第3組群係BL_128-191、第4組群係BL_192-255、第5組群係BL_256-319、第6組群係BL_320-383、第7組群係BL_384-447、第8組群係BL_448-511。

上述第1~第8組群之中，選擇哪個組群係經由列選擇信號Y1_0-7而加以決定。如圖3所示，對於加以連接於第1組群之位元線BL_0-63之8個Y開關(51a~51h)而言，加以供給有列選擇信號Y1_0。經由此，列選擇信號Y1_0為活性之情況，加以選擇第1組群之位元線BL_0-63。同樣地，對於列選擇信號Y1_1、Y1_2、…、Y1_7而言，各加以選擇第2組群，第3組群、…、第8組群之位元線。

接著，在各組群內，8個Y開關之中，選擇哪個Y開關係經由列選擇信號Y3_0-7而加以決定。例如，如圖3所示，第1組群之情況，對於8個Y開關51a~51h而言，各供給列選擇信號Y3_0~Y3_7，選擇列選擇信號Y3_0-7之中，加以連接於成為活性之配線的Y開關。

另外，如圖3所示，偶數號的位元線，和奇數號的位元線係交互地分配於兩側之Y開關而加以配線。各Y開關係與8條之位元線加以連接。具體而言，Y開關51a係與位元線BL0、BL2、...、BL14加以連接。Y開關51b係與位元線BL1、BL3、…、BL15加以連接。Y開關51c係與位元線BL16、BL18、…、BL30加以連接。Y開關51d係與位元線BL17、BL19、…、BL31加以連接。Y開關51e係與位元線BL32、BL34、…、BL46加以連接。Y開關51f係與位元線BL33、BL35、…、BL47加以連接。Y開關51g係與位元線BL48、BL50、…、BL62加以連接。Y開關51h係與位元線BL49、BL51、…、BL63加以連接。

接著，在各Y開關內，選擇哪個位元線係經由供給至各Y開關之列選擇信號Y2_0-7而加以決定。例如，在Y開關51a中，依據列選擇信號Y2_0-7，而加以選擇位元線BL0、BL2、…、BL14之任一。具體而言，Y2_0為活性之情況，加以選擇位元線BL0，而Y2_1為活性之情況，加以選擇位元線BL2，Y2_7為活性之情況，加以選擇位元線BL14。

如以上說明，依據列選擇信號Y1、Y2、Y3，1個之位元線則作為選擇位元線而加以選擇。但在圖3中，亦可將複數之位元線作為選擇位元線者。例如，將列選擇信號Y3_0-7，全部設定為High位準(活性)時，可從各組群內之8個Y開關，將各1條之位元線作為選擇位元線者。由如此作為者，可同時地存取8個之阻抗變化型記憶體單元者。

另外，如圖3所示，對於各Y開關(51a~51h等)而言，因各設置寫入放大器(41a~41h等)之故，確保有對於複數之選擇位元線而言，同時進行電壓供給之能力。

接著，參照圖4，對於源極線驅動器1c，位元單位之Y開關52，寫入放大器41a之構成，更詳細地加以說明。圖4係詳細地顯示在圖3中虛線框之範圍的方塊圖。但在圖4中，係含於Y開關51a之8個位元單位之Y開關之中，僅顯示1個位元單位之Y開關52。另外，顯示有於位元單位之Y開關52，藉由位元線BL_0，加以連接有阻抗變化型記憶體單元71之情況。

在圖4中，源極線驅動器1c係包含PMOS電晶體93，和NMOS電晶體102，和反相器電路91而加以構成。PMOS電晶體93，和NMOS電晶體102係串聯地加以連接於電壓源VRESET與接地之間。具體而言，PMOS電晶體93之源極則與電壓源VRESET加以連接，PMOS電晶體93之汲極與NMOS電晶體102之汲極係同時加以連接於節點NS，而NMOS電晶體102之源極係與接地加以連接。另外，PMOS電晶體93之閘極係藉由反相器電路91，而與重置信號RESET0的配線加以連接。另外，NMOS電晶體102之閘極係與重置信號SET0的配線加以連接。並且，節點NS係與共通源極線4加以連接。

接著，詳細地說明位元單位之Y開關52的構成。位元單位之Y開關52係由位元線選擇開關60，和位元線共通源極線連接開關61，和反相器電路62，64，和NAND電路263加以構成。在此，位元線選擇開關60，和位元線共通源極線連接開關61係均經由PMOS電晶體與NMOS電晶體而加以構成之傳輸閘極電路。位元線選擇開關60係控制寫入放大器41a之輸出，和位元線BL0之導通/非導通之開關。另一方面，位元線共通源極線連接開關61，係控制共通源極線4與位元線BL0之導通/非導通之開關。

位元線選擇開關60，和位元線共通源極線連接開關61係均經由反相器電路64之輸出的控制信號C1，相補地加以控制。具體而言，控制信號C1為High位準時，位元線選擇開關60係成為導通狀態，而位元線共通源極線連接開關61係成為非導通狀態。其結果，位元線BL0係與寫入放大器41a導通。另一方面，控制信號C1為Low位準時，位元線選擇開關60係成為非導通狀態，而位元線共通源極線連接開關61係成為導通狀態。其結果，位元線BL0係與共通源極線4導通。

接著，對於關連於控制信號C1之生成的部份之構成加以說明。對於NAND電路263之3個輸入端子，係加以輸入列選擇信號Y1_0、Y2_0、Y3_0。對於列選擇信號Y1_0=Y2_0=Y3_0=1之情況，成為控制信號C1=1，位元線BL0係與寫入放大器41a導通，而成為選擇位元線。另外，對於上述以外之情況，成為控制信號C1=0，位元線BL0係未成為選擇位元線，而與共通源極線4側導通。

然而，在圖4中，對於位元單位之Y開關52已做過說明，但其他之位元單位之Y開關的構成係與位元單位之Y開關52相同，僅各加以供給Y1_i、Y2_j、Y3_k(i、j、k=0~7)之組合的列選擇信號的點不同。

接著，對於圖4之寫入放大器(WAMP)41a之構成加以說明。寫入放大器(WAMP)41a係在SET寫入時及RESET寫入時，藉由位元單位之Y開關(52等)，供給寫入電流至阻抗變化型元件(81，82等)。然而，含於在圖3之半導體裝置10之各寫入放大器(WAMP)的構成，係與圖5所示之寫入放大器(WAMP)41a之構成相同。圖5所示，寫入放大器41a係包含PMOS電晶體94，NMOS電晶體95~97，及反相器電路98而加以構成。於電壓源VSET與接地之間，PMOS電晶體94，及NMOS電晶體95~97係串聯地加以連接。PMOS電晶體94及NMOS電晶體96之閘極，係藉由反相器電路98而與IO_0之配線加以連接。另外，NMOS電晶體95之閘極係與設定信號SET0的配線加以連接。另外，NMOS電晶體97之閘極係與重置信號RESET0的配線加以連接。

經由上述之構成，在寫入放大器41a中，IO_0為High位準，且設定信號SET0為High位準時，PMOS電晶體94及NMOS電晶體95則成為開啟，而NMOS電晶體96，97則成為關閉。經由此，供給有電壓VSET至OUT_0的配線。另一方面，IO_0為Low位準，且重置信號RESET0為High位準時，PMOS電晶體94及NMOS電晶體95則成為關閉，而NMOS電晶體96，97則成為開啟。經由此，OUT_0的配線係與接地導通。另外，對於上述以外之情況，係電壓源VSET與節點Nout之間，及節點Nout與接地之間係均成為非導通，未有流動有電流之路徑之故，電流係未流動於阻抗變化型元件(圖4之81，82等)。

如圖4所示，寫入放大器41a之節點Nout係藉由OUT_0之配線，而與位元單位之Y開關52加以連接。對於SET寫入時，寫入放大器41a藉由OUT_0的配線，施加電壓VSET至阻抗變化型記憶體單元71之一端(圖4的A)，供給寫入電流至阻抗變化型元件81。另外，對於SET寫入時，源極線驅動器1c之節點NS係與接地導通。經由此，從圖4的A，流動有電流至B的方向，進行SET寫入。另一方面，對於RESET寫入時，源極線驅動器1c，係施加電壓VRESET至阻抗變化型記憶體單元71之另一端(圖4的B)，供給寫入電流至阻抗變化型元件81。經由此，從圖4的B，流動有電流至A的方向，寫入放大器41a係藉由OUT_0的配線，將其電流引導至接地。經由此而進行RESET寫入。

接著，參照圖5之同時，對於內部電源產生電路A(32a)之構成加以說明。圖5係顯示有關第1實施形態之半導體裝置10之內部電源產生電路A(32a)的電路圖。如圖5所示，內部電源產生電路A(32a)係經由複數之寫入暫存器150，比率判定電路152，及電壓穩壓器電路154而加以構成。

如圖1所示，資料暫存器28係一時保存複數之寫入資料的暫存器。資料暫存器28係將一時保存之複數的寫入資料之中，寫入至記憶體單元陣列12之1024位元之寫入資料Data_0-1023，傳送至內部電源產生電路32。內部電源產生電路A(32a)之各寫入暫存器150係保持所傳送之1024位元之寫入資料Data_0-1023。然而，在本實施形態中，想定同時地進行1024位元之寫入者，但並不限定於此，而可同時地將寫入位元數作為任意數者。因應該位元數，如設定信號Data之位元寬度，及寫入暫存器150之數量為佳。

如圖5所示，對應於各寫入暫存器150之資料，加以輸出電壓至1024條之EIO配線(EIO<0>~<1023>)。對於EIO配線，寫入暫存器150為High位元(資料「1」)之情況，加以輸出High位準的電壓，而寫入暫存器150為Low位元(資料「0」)之情況，加以輸出Low位準的電壓。

接著，對於比率判定電路152加以說明。比率判定電路152，係具有判定在複數之寫入暫存器150之High位元的比率之機能。然而，在圖5中，雖判定High位準之比率，但呈判定Low位準之比率地加以構成者亦可。

如圖5所示，比率判定電路152係經由比率檢測部141與比率比較部142而加以構成。比率檢測部141係包含比率檢測用配線200，NMOS電晶體(第1開關元件)Na0~1023、NMOS電晶體Nb0~1023、NMOS電晶體Nc0~1023、PMOS電晶體P1、電容器164而加以構成。在此，3個之NMOS電晶體(Nai、Nbi、Nci、i=0~1023)係各串聯地加以連接於比率檢測用配線200與接地之間。另外，NMOS電晶體Nai(i=0~1023)之閘極係與各對應之EIO<i>(i=0~1023)之配線加以連接。另外，對於NMOS電晶體Nbi(i=0~1023)的閘極，係加以供給控制信號DEC。另外，對於NMOS電晶體Nci(i=0~1023)的閘極，係加以供給有偏壓電壓VINTREF，而NMOS電晶體Nci(i=0~1023)係作為定電流源而動作。

另外，PMOS電晶體P1係加以連接於電源VDD(例如，1.5V程度)與比率檢測用配線200之間，而對於PMOS電晶體P1之閘極係施加有控制信號APREB。

接著，參照圖9之同時，對於比率檢測部141之動作加以說明。首先，將控制信號APREB作為Low位準，開啟PMOS電晶體P1，以電位VDD而預充電比率檢測用配線200與電容器164。經由此，如圖9所示，比率檢測用配線200之電位係上升至電位VDD為止。

接著，將控制信號APREB返回成High位準而結束預充電期間之同時，將控制信號DEC作為High位準。經由此，NMOS電晶體Nbi(i=0~1023)係開啟。另外，NMOS電晶體Nai(i=0~1023)之中，EIO<i>(i=0~1023)之電壓則對應於High位準之NMOS電晶體則開啟。經由此，EIO<i>(i=0~1023)之電壓則對應於High位準之3個NMOS電晶體Nai、Nbi、Nci係導通，加以形成有流動有電流之路徑。

藉由上述電流之流動路徑，預充電之電荷則加以放電。在此，複數之寫入暫存器150之High位元之比率越大，在NMOS電晶體Nai(i=0~1023)之中開啟的數量則增加，而電流之流動路徑則增加之故，放電的速度則變快。另一方面，複數之寫入暫存器150之High位元之比率為小之情況，在NMOS電晶體Nai(i=0~1023)之中開啟的數量為少，而電流之流動路徑為少之故，放電的速度則變慢。對於圖10，係顯示對於3通道之High位元之比率而言，放電時之ARSELREF(比率檢測用配線200的電位)之波形。

NMOS電晶體Nci(i=0~1023)係作為定電流源而動作，使放電時所流動之電流安定。

另外，控制信號DEC係在延遲電路158所輸出之特定時間τ後，返回至Low位準，放電之動作則結束。如圖9所示，High位元之比率為小之情況，約中的情況，大的情況，特定時間τ後之ARSELREF的電位係各成為V1、V2、V3。

如以上，在比率判定電路152之比率檢測部141中，如在圖9所說明地，因應於複數之寫入暫存器150之High位元的比率，輸出比率檢測用配線200之電位(圖9之V1、V2、V3等)。

接著，返回至圖5，對於比率判定電路152之比率比較部142而加以說明。比率比較部142係具有輸出比率檢測部141所輸出之放電後的比率檢測用配線200之電位，和基準電位之大小關係的機能。在此，作為比較之基準電位係亦可為複數，而在圖5中，將比率檢測用配線200之電位，與2個基準電壓VCREF1(例如，0.75V程度)，VCREF2(例如，1.2V程度)做比較。

在圖5中，比率比較部142係包含比較器156a、156b、156c、反相器電路160，AND電路162而加以構成。比較器156a之非反轉輸入端子係與比率檢測用配線200加以連接。對於比較器156a之反轉輸入端子，係加以供給有基準電位VCREF2。經由此，比較器156a之輸出S1係ARSELREF≧VCREF2時，成為High位準，除此以外時，成為Low位準。

比較器156b之非反轉輸入端子係與比率檢測用配線200加以連接。另外，對於比較器156b之反轉輸入端子，係加以供給有基準電位VCREF1。經由此，比較器156b之輸出係ARSELREF≧VCREF1時，成為High位準，除此以外時，成為Low位準。另外，對於AND電路162之一方的輸入端子係藉由反相器電路160，加以供給有比較器156a之輸出S1，而AND電路162之另一方的輸入端子係與比較器156b之輸出端子加以連接。經由此，AND電路162之輸出S2係VCREF1≦ARSELREF<VCREF2時，成為High位準，除此以外時，成為Low位準。

比較器156c之反轉輸入端子係與比率檢測用配線200加以連接。另外，對於比較器之非反轉輸入端子，係加以供給有基準電位VCREF1。經由此，比較器156c之輸出S3係ARSELREF<VCREF1時，成為High位準，除此以外時，成為Low位準。然而，取代設置比較器156c而將比較器156b之反轉輸出連接於S3。

當集結以上時，比率比較部142係將電荷放電後之ARSELREF(比率檢測用配線200之電位)和基準電位VCREF1、VCREF2的大小關係，如以下地進行輸出。即，輸出S1，S2，S3係各為ARSELREF≧VCREF2時、VCREF1≦ARSELREF<VCREF2時、ARSELREF<VCREF1時，輸出High位準，而除此以外時係輸出Low位準。然而，在上述之大小關係中，對於≧與>之間，及≦與<之間，係實質上未有差，加以判定為哪個亦可。

接著，對於電壓穩壓器電路154加以說明。電壓穩壓器電路154係具有產生在SET寫入時所使用之電壓VSET(第1電源電壓)，在RESET寫入時所使用至電壓VRESET(第2電源電壓)，供給至記憶體單元陣列12之寫入放大器(圖3之41a~h等)及源極線驅動器(圖3之1c等)之機能。

如圖5所示，電壓穩壓器電路154係具備：產生電壓VSET之3個之穩壓器電路的VSETGEN_S(166S)、VSETGEN_M(166M)、VSETGEN_L(166L)。在此，3個之穩壓器電路的電流供給能力係依大順序地為VSETGEN_L(166L)、VSETGEN_M(166M)、VSETGEN_S(166S)。即，VSETGEN_L(166L)、VSETGEN_M(166M)、VSETGEN_S(166S)係各為大電流用，中電流用，小電流用之穩壓器電路。

另外，電壓穩壓器電路154係具備：產生電壓VRESET之3個之穩壓器電路的VRESETGEN_S(168S)、VRESETGEN_M(168M)、VRESETGEN_L(168L)。在此，3個之穩壓器電路的電流供給能力係依大順序地為VRESETGEN_L(168L)、VRESETGEN_M(168M)、VRESETGEN_S(168S)。即，VRESETGEN_L(168L)、VRESETGEN_M(168M)、VRESETGEN_S(168S)係各為大電流用，中電流用，小電流用之穩壓器電路。

如圖5所示，對於穩壓器電路VSETGEN_S(166S；小電流用)及VRESETGEN_L(168L；大電流用)係加以輸入有信號S1。經由此，對於在複數之寫入暫存器150之High位元的比率為低，而信號S1成為High位準之情況，係加以選擇電壓VSET之電流供給能力為小之穩壓器電路VSETGEN_S(166S；小電流用)、及電壓VRESET之電流供給能力為大之穩壓器電路VRESETGEN_L(168L；大電流用)。

另外，對於穩壓器電路VSETGEN_M(166M；中電流用)及VRESETGEN_M(168M；中電流用)，係加以輸入有信號S2。經由此，對於在複數之寫入暫存器150之High位元的比率為中位，而信號S2成為High位準之情況，係加以選擇電壓VSET之電流供給能力為中間之穩壓器電路VSETGEN_M(166M；中電流用)、及電壓VRESET之電流供給能力為中間之穩壓器電路VRESETGEN_M(168M；中電流用)。

另外，對於穩壓器電路VSETGEN_L(166L；大電流用)及VRESETGEN_S(168S；小電流用)，係加以輸入有信號S3。經由此，對於在複數之寫入暫存器150之High位元的比率為高，而信號S3成為High位準之情況，係加以選擇電壓VSET之電流供給能力為大之穩壓器電路VSETGEN_L(166L；大電流用)及電壓VRESET之電流供給能力為小之穩壓器電路VRESETGEN_S(168S；小電流用)。

對於電壓VSET用之穩壓器電路(166S、166M、166L)，係加以輸入有成為基準電壓之電壓VSETREF。對於電壓VRESET用之穩壓器電路(168S、 168M、168L)係加以輸入有成為基準電壓之電壓VSETREF。

另外，對於從比率比較部142所供給之S1、S2、S3的配線，係各於與接地之間，加以連接有NMOS電晶體N1、N2、N3。對於此等NMOS電晶體之閘極，係各加以供給有控制信號/APREB。經由此，於圖9所示之預充電期間，將S1、S2、S3之配線則加以下拉成Low位準，將含於電壓穩壓器電路154之6個穩壓器電路，均保持為非動作狀態。

接著，參照圖6之同時，對於電壓VSET用之穩壓器電路之構成加以說明。圖6(A)、(B)、(C)係各為VSETGEN_S(166S；小電流用)、VSETGEN_M(166M；中電流用)、VSETGEN_L(166L；大電流用)之電路圖。

在圖6(A)中，VSETGEN_S(166S)係經由比較器170a，PMOS電晶體171a、172a而加以構成。對於比較器170a之反轉輸入端子，係加以供給有基準電位VSETREF。另外，對於比較器170a之非反轉輸入端子，係加以反饋輸入有VSETGEN_S(166S)之輸出VSET。PMOS電晶體(輸出電晶體)172a之汲極係與輸出電壓VSET之配線加以連接。另外，對於PMOS電晶體172a之源極，係加以供給有電壓VPP。另外，PMOS電晶體172a之閘極係與比較器170a之輸出端子加以連接。經由上述之構成，對於輸出電壓VSET<VSETREF之情況，PMOS 電晶體172a係開啟，經由電壓源VPP則藉由PMOS電晶體172a而將輸出電壓VSET之配線進行充電之時，輸出電壓VSET則呈與基準電壓VSETREF一致地加以控制。

另外，PMOS電晶體171a之汲極係與比較器170a之輸出端子，及PMOS電晶體172a之閘極加以連接。另外，對於PMOS電晶體171a之源極，係加以供給有電壓VPP。另外，對於PMOS電晶體171a之閘極，係加以供給有信號S1。經由此，對於S1為Low位準(非選擇)之情況，係開啟PMOS電晶體171a，將PMOS電晶體172a之閘極上拉成High位準。經由此，PMOS電晶體(輸出電晶體)172a係關閉，將穩壓器電路VSETGEN_S(166S)保持為非動作狀態。更且，對於信號S1係加以供給於比較器170a，而S1為Low位準(非選擇)之情況，係使比較器170a停止，削減比較器本身所流動之電流。

接著，圖6(B)，(C)之VSETGEN_M(166M)、VSETGEN_L(166L)，係為與上述之圖6(A)之VSETGEN_S(166S)同樣之構成之故，重複之說明係省略。但，3個之穩壓器電路之輸出電晶體172a、172b、172c的電流驅動能力係依小順序地成為172a、172b、172c。一般而言，電晶體之電流驅動能力係可經由閘極寬度、通道長度、臨界值電壓等而改變者。當增加閘極寬度、縮短通道長度、降低臨界值電壓時，電流驅動能力係增加，相反地當縮減閘極寬度，加長通道長度，提高臨界值電壓時，電流驅動能力係減少。隨之，使用閘極寬度，通道長度，臨界值電壓之中之1以上的要因，輸出電晶體172a、172b、172c之電流驅動能力則作為呈成為上述的順序。

然而，電壓VRESET用之穩壓器電路的構成係雖未圖示，但與圖6之電壓VSET用之穩壓器電路的構成同樣。但在電壓VRESET用之穩壓器電路中，作為基準電位而輸入電壓VRESETREF。

(第1實施形態之動作)

接著，對於第1實施形態之動作，參照圖8的同時加以說明。在以下的動作說明中，為了將說明作為簡單，想定同時進行寫入之寫入資料的數為8之情況。此情況，圖5之寫入暫存器150的數係為8，從各寫入暫存器150所輸出之EIO配線係EIO<i>、i=0~7之8條。另外，寫入8個之寫入資料的阻抗變化型記憶體單元，係作為圖3所示之記憶體單元墊片內。並且，8位元之寫入資料係想定(11010111)之情況。此情況，在複數之寫入暫存器150之High位元的比率係0.75。另外，8位元之寫入資料(11010111)係在內部的IO線中，從左側依序，作為與IO_0、IO_1、…、IO_6、IO_7之信號對應。另外，將上述8位元資料，列選擇信號Y3_0-7全作為活性，經由上位之列選擇信號Y1，Y2而選擇8個阻抗變化型記憶體單元，寫入各位元之資料。

圖8係顯示有關第1實施形態之半導體裝置10之動作的時間圖。圖8係從上依序，各顯示指令(COM)，重置信號RESET0、列選擇信號Y1、Y2、列選擇信號Y3、IO線之信號IO_0-7、設定信號SET0、寫入資料(Write data)。

說明在圖8之時間t1~t6之各動作。首先，加以發行未圖示之活性指令，進行(副)字元線的選擇，接著，在時刻t1的時間，如圖8所示，加以發行PROG指令。在此，PROG指令係將寫入資料寫入至記憶體單元之指令。

在時間t1~t2之初期狀態的期間中，列選擇信號Y1、Y2、Y3係均為未選擇之狀態，為Low位準。因此，圖4之控制信號C1係在所有的單元中為Low位準，各位元單位之Y開關的位元線共通源極線連接開關係作為導通，而所有的位元線BL_0-511係與共通源極線4導通。另外，在初期狀態中，重置信號RESET0，及設定信號SET0係為Low位準。另外，共通源極線4，及所有的位元線BL_0-511之電位係保持Low位準。

接著，時間t2~t3係在圖9所說明之內部電源產生電路32a之比率檢測部141之動作期間。在該動作期間中，進行比率檢測用配線200之充電及放電。然而，如圖8所示，在時間t2中，加以設定有寫入資料(Write data)，對於複數之寫入暫存器150，係保持有寫入資料(11010111)。另外，對於IO線(IO_0-7)，亦加以輸出有對應於寫入資料之信號。

在上述之寫入資料的例中，在複數之寫入暫存器150之High位元的比率係0.75。在圖5之比率判定電路152之比率檢測部141中，比率檢測用配線200則在預充電之後高速地加以放電，ARSELREF(比率檢測用配線200之電位)係在放電之後下降至低的電壓。因此，在比率比較部142中，S3則成為High位準，而在電壓穩壓器電路154中，加以選擇有穩壓器電路VSETGEN_L(166L；大電流用)、及VRESETGEN_S(168S；小電流用)。其結果，加以輸出電流供給能力高之電壓VSET，及電流供給能力低之電壓VRESET。

接著，在時間t3，開始RESET寫入。各設定列選擇信號Y1，Y2，將列選擇信號Y3_0-7，全部作為High位準(活性)，將8個位元線作為選擇位元線。另外，將重置信號RESET0作為High位準。經由此，源極線驅動器(圖4之1c等)之節點NS係成為電位VRESET，供給電位VRESET至共通源極線4。

另外，在經由列選擇信號Y1、Y2、Y3所選擇之8個位元單位之Y開關電路(圖4之52等)中，控制信號C1則成為High位準，位元線選擇開關60則導通，8個選擇位元線係與寫入放大器(41a~41h)導通。另外，在寫入放大器(41a~41h)中，重置信號RESET0則為High位準之故，對應於IO線之中，為Low位準之IO_2及IO_4之寫入放大器的節點Nout則與接地導通，成為電位0。

經由以上，在時間t3~t4之期間中，對應於IO_2及IO_4之選擇位元線係成為電位0，而共通源極線4係成為電位VRESET。並且，對應於選擇副字元線WL之單元電晶體則導通，在對應於IO_2及IO_4之2個阻抗變化型記憶體單元中，從共通源極線4至選擇位元線的方向，藉由阻抗變化型元件而流動有電流。此時，因選擇電流供給能力低之穩壓器電路VRESETGEN_S(168S)之故，即使對於Low位元的比率為低(High位元的比率為高)，對於少數之阻抗變化型記憶體單元而言進行RESET寫入之情況，亦成為可未成為過電流，而從源極線驅動器(圖4之1c等)對於阻抗變化型元件而言，供給適當之電流者。

接著，所選擇之2個阻抗變化型元件則變化為高阻抗狀態之後，在時間t4，將遷移至RESET寫入時之重置信號RESET0、列選擇信號Y3_0-7，返回至原來的Low位準。然而，所有的位元線BL_0-511亦作為電位0。

接著，在時間t5，開始SET寫入。8個IO線的信號IO_0-7係保持與RESET寫入時相同，對應於資料圖案(11010111)之信號的電壓。並且，經由將設定信號SET0遷移成High位準之時，源極線驅動器(圖4之1c等)之節點NS係成為電位0，供給電位0至共通源極線4。

另外，在寫入放大器(41a~41h)中，SET0為High位準之故，對應於IO線之中，為High位準之IO_0、IO_1、IO_3、IO_5、IO_6、IO_7之寫入放大器之節點Nout則與電壓源VSET導通，而成為電位VSET。

經由以上，在時間t5~t6之期間中，對應於IO_0、IO_1、IO_3、IO_5、IO_6、IO_7之選擇位元線係成為電位VSET，而共通源極線4係成為電位0。並且，對應於選擇副字元線WL之單元電晶體則導通，在對應於IO_0、IO_1、IO_3、IO_5、IO_6、IO_7之6個阻抗變化型記憶體單元中，從共通源極線4至選擇位元線的方向，藉由阻抗變化型元件而流動有電流。此時，因選擇電流供給能力高之穩壓器電路VSETGEN_L(166L)之故，即使為High位元之比率為高，對於多數之記憶體單元而言進行SET寫入之情況，亦成為未成為電流供給不足，而從寫入放大器(圖4之41a等)對於阻抗變化型元件而言，供給適當之電流者。

在時間t6中，將在SET寫入時所遷移之信號，返回至原來，作為與初期狀態t1相同狀態。

然而，在上述的例中，對於8位元之寫入資料為(11010111)，High位元之比率成為0.75情況而加以例示過，但8位元之寫入資料之High位元之比率係並非一定。例如，亦有各種如(00010000)，High位元之比率為低之情況，而亦有如(11001010)，High位元之比率為中間之情況。在本實施形態之內部電源產生電路A (32a)中，即使為寫入位元數並非一定之情況，亦成為可因應High位元之比率，將RESET寫入時之電壓VRESET的電流供給量及SET寫入時之電壓VSET的電流供給量，設定成適當者。

如以上說明，如根據有關第1實施形態之半導體裝置10，可得到以下所示之效果。

首先，即使在複數之寫入資料中，寫入位元數並非一定之情況，亦成為可因應於在該寫入資料的High位元之比率(或Low位元之比率)，選擇最佳之電流供給能力之穩壓器者。經由此，可得到成為可對於各記憶體單元而言安定進行電流供給之效果。其結果，成為可抑制寫入後之記憶體單元的阻抗狀態之不均，確保充分之寫入邊際者。

另外，對於寫入位元數少之情況，由選擇電流供給能力低之穩壓器者，可得到削減多餘之消耗電力的效果。

另外，內部電源產生電路A之比率檢測部141係如圖5所示，可經由PMOS電晶體P1，和電容器164，和每1個寫入暫存器有3個之NMOS電晶體而構成，可以小的晶片面積而安裝者。

然而，在圖8中，對於將8個寫入資料，同時寫入至圖3之記憶體單元墊片內之阻抗變化型記憶體單元之情況而顯示，但並不限定於此。一般而言，以n個寫入暫存器150而構成之情況(n係任意之自然數，例如，圖5係顯示n=1024之情況)，可適用於對於遍佈於記憶體單元陣列12內之複數的記憶體單元墊片所配置之n個阻抗變化型記憶體單元而言，同時寫入之情況者。

然而，在圖5之電壓穩壓器電路中，準備3個電流供給能力不同之穩壓器電路而進行切換，但並不限定於此。例如，作為呈準備2個電流供給能力不同之穩壓器電路，而進行切換亦可。或者，作為呈準備4個以上電流供給能力不同之穩壓器電路，而更細地設定電流供給能力差而進行進行切換亦可。

另外，在圖5中，作為呈對應於比率比較部142之輸出S1、S2、S3，而各選擇1個穩壓器電路，但並不限定於此。例如，作為呈因應比率比較部142之輸出，組合2以上之穩壓器電路而進行選擇亦可。經由此，成為可更細地設定電流供給能力者。

(第1實施形態之變形例1)

接著，參照圖7同時，對於第1實施形態之變形例1而加以說明。圖7係顯示有關第1實施形態之變形例1的半導體裝置之電壓VSET之穩壓器電路(266S；小電流用)的電路圖。將圖7與圖6(A)做比較時，可了解到，在圖7之穩壓器電路(266S；小電流用)中，重新追加抽出電路190a。抽出電路190a係在進行使輸出電壓VSET作為與基準電壓VSETREF一致之控制時，對於成為VSET>VSETREF之情況，將輸出電壓VSET之配線做成與接地導通狀態，使輸出電壓VSET之配線的電荷放電至接地，使輸出電壓VSET降低，而為了輸出電壓VSET則呈與基準電壓VSETREF為一致地進行控制之電路。

在圖7中，抽出電路190a係經由比較器180a，NMOS電晶體(181a、182a)，反相器電路183而加以構成。對於比較器180a之反轉輸入端子，係加以供給有基準電位VSETREF。另外，對於比較器180a之非反轉輸入端子，係加以反饋輸入有VSETGEN_S(266S)之輸出電壓VSET。NMOS電晶體181a之汲極係與輸出電壓VSET之配線加以連接。另外，NMOS電晶體181a之源極係與接地加以連接。另外，NMOS電晶體181a之閘極係與比較器180a之輸出端子加以連接。經由上述之構成，對於輸出電壓VSET>VSETREF之情況，NMOS電晶體181a係開啟，輸出電壓VSET之配線的電荷則經由藉由NMOS電晶體181a而進行放電之時，輸出電壓VSET則呈與基準電位VSETREF為一致地進行控制。

另外，NMOS電晶體182a之汲極係與比較器180a之輸出端子，及NMOS電晶體181a之閘極加以連接。另外，NMOS電晶體182a之源極係與接地加以連接。另外，對於NMOS電晶體182a之閘極，係藉由反相器電路183a而加以供給有信號S1。經由此，對於S1為Low位準(非選擇)之情況，係開啟NMOS電晶體182a，將NMOS電晶體181a之閘極下拉成Low位準。經由此，NMOS電晶體181a係關閉，將穩壓器電路 VSETGEN_S(166S)保持為非動作狀態。

如此，由追加抽出電路190a者，對於輸出電壓VSET>VSETREF之情況，成為可使輸出電壓VSET，高速且高精確度地作為一致於基準電壓VSETREF者。

然而，在圖7中，僅對於電壓VSET之小電流用之穩壓器電路，顯示追加抽出電路190a的例，但對於其他5個之穩壓器電路(圖5之166M、166L、168S、168M、168L)，亦由同樣地追加抽出電路者，同樣地可將各穩壓器電路之控制做成高速且高精確度。

如以上說明，如根據第1實施形態之變形例1，加上於第1實施形態之效果，又可得到可高速且高精確度地進行在各穩壓器電路之電壓控制的效果。經由此，成為可更使對於記憶體單元之寫入動作安定化者。

(第2實施形態)

接著，對於第2實施形態，參照圖10，圖11的同時加以說明。圖10係顯示有關第2實施形態之半導體裝置之內部電源產生電路A(132a)的電路圖。將圖10與圖5(第1實施形態)做比較時，可了解到，在圖10之內部電源產生電路A(132a)中，在電壓穩壓器電路254中，使用於RESET寫入之電壓VRESET之電流供給能力，未作為可變控制，而僅經由穩壓器電路VRESETGEN_L(168L；大電流用)，使電壓VRESET產生。除此以外的點係與第1實施形態同樣之故，附上相同之參照符號而重複說明係省略之。

如此，僅經由VRESETGEN_L(168L；大電流用)，使電壓VRESET之電流供給能力產生之情況，係對於執行圖11所示之寫入序列之情況為最佳。即，無關於寫入資料，而於對應於所有的位元之阻抗變化型元件，進行RESET寫入之後，於寫入資料之中之對應於High位元之阻抗變化型元件，進行SET寫入之情況。

接著，參照圖11，對於有關第2實施形態之半導體裝置之動作加以說明之同時，對於圖10的構成則在圖11之寫入序列而成為最佳之理由加以說明。在第2實施形態中，與圖8(第1實施形態)同樣地，想定同時寫入8個寫入資料(11010111)之情況。

首先，在圖11中，至時間t12為止係與圖8之至時間t2為止為相同之故，而省略說明。接著，在時間t12~t13中，對於對應於寫入資料之8個阻抗變化型記憶體單元而言，未經由寫入資料而進行(00000000)之RESET寫入。此情況，IO線的信號IO_i(i=0~7)，複數之寫入暫存器150係加以設定成(00000000)。

此情況，在複數之寫入暫存器150的High位元的比率係經常為0，因對於經常為最大數(此情況係8個)之記憶體單元而言，進行RESET寫入之故，電壓穩壓器電路254係如輸出電流供給能力高之電壓VRESET為佳。因此，在第2實施形態中，作為電壓VRESET用之穩壓器電路，僅設置VRESETGEN_L(168L；大電流用)，作為呈經常輸出電流供給能力高之電壓VRESET。隨之，可取消第1實施形態之電壓VRESET用之穩壓器電路(168M、168S)，而可縮小電路規模者。

另外，由使用圖11之寫入序列者，可得到以下的優點。如圖2所示，對於將源極線作為共通化而構成共通源極線(4~6)之情況，係當頻繁地改變共通源極線(4~6)之電位時，有著產生有峰值電流之問題。為了處理此問題，如圖11所示，一次進行RESET寫入時，未頻繁地改變共通源極線(4~6)之電位而完成，而抑制了峰值電流之產生。

接著，當時間t12~t13之RESET寫入結束時，在時間t13中，將在RESET寫入而使其遷移之重置信號RESET0、及列選擇信號Y3，返回至原來。

接著，時間t14~t15係與圖8(第1實施形態)之時間t2~t3同樣的期間。在此期間中，進行比率檢測用配線200之充電及放電。此期間的動作之說明係與第1實施形態重複之故而省略之。

接著，在時間t15~t16中，開始SET寫入。此期間的動作係與圖8(第1實施形態)之時間t5~t6同樣之故，而省略說明之。

最後，在時間t16中，將在SET寫入時所遷移之信號，返回至原來，作為與初期狀態t11相同狀態。

如以上說明，在第2實施形態中，加上於第1實施形態之效果，可得到縮小電壓穩壓器電路之電路規模的效果。特別是，在圖11所示，無關於寫入資料，而對於對應於所有的位元之阻抗變化型元件，進行RESET寫入之後，對於寫入資料之中之對應於High位元的阻抗變化型元件，進行SET寫入之寫入序列之情況，係第2實施形態之電壓穩壓器電路254為最佳。

然而，第2實施形態係可如以下地進行變形者。即，亦可作為呈電壓穩壓器電路之中，僅由電流供給能力高之穩壓器電路而構成SET寫入時之電壓VSET，而將RESET寫入時之電壓VRESET的電流供給能力作為可變控制。如此之電壓穩壓器電路係取代於圖11之寫入序列，無關於寫入資料，而對於對應於全位元之阻抗變化型元件，進行SET寫入之後，對於寫入資料之中之對應於Low位元之阻抗變化型元件，進行RESET寫入之寫入序列而言為最佳。

[產業上之利用可能性]

本申請揭示係可適用供給電流至記憶體單元，進行寫入方式之記憶體系統全般。特別是對於寫入位元數非一定之記憶體系統，可最佳地使用者。

然而，在本發明之全揭示(包含申請專利範圍及圖面)之框架內，又依據其基本的技術思想，可做實施形態之變更．調整。另外，在本發明之全揭示之框架內，可做種種之揭示要素(包含各申請項之各要素，各實施形態之各要素，各圖面之各要素等)之多樣的組合乃至選擇。即，本發明係當然包含：含有申請專利範圍及圖面之全揭示，如該業者，可隨著技術思想而構成之各種變形，修正者。特別是，對於記憶於本說明書之數值範圍，係含於該範圍內之任意的數值乃至小範圍，則在另外未記載之情況，亦應加以解釋為具體地加以記載者。

32a‧‧‧內部電源產生電路A

141‧‧‧比率檢測部

142‧‧‧比率比較部

150‧‧‧寫入暫存器

152‧‧‧比率判定電路

154‧‧‧電壓穩壓器電路

156a、156b、156c‧‧‧比較器

158‧‧‧延遲電路

160‧‧‧反相器電路

162‧‧‧AND電路

164‧‧‧電容器

166S‧‧‧VSETGEN_S(VSET之穩壓器電路(小電流用))

166L‧‧‧VSETGEN_L(VSET之穩壓器電路(大電流用))

168S‧‧‧VRESETGEN_S(VRESET之穩壓器電路(小電流用))

168L‧‧‧VRESETGEN_L(VRESET之穩壓器電路(大電流用))

166M‧‧‧VSETGEN_M(VSET之穩壓器電路(中電流用))

168M‧‧‧VRESETGEN_M(VRESET之穩壓器電路(中電流用))

200‧‧‧比率檢測用配線(內部配線)

VDD‧‧‧電位

APREB‧‧‧控制信號

DEC‧‧‧供給控制信號

VINTREF‧‧‧偏壓電壓

EIO<0>~<1023>‧‧‧配線

Na0~Na1023、Nb0~Nb1023、Nc0~Nc1023‧‧‧NMOS電晶體

VCREF1、VCREF2‧‧‧基準電位

S1、S2、S3‧‧‧輸出

N1、N2、N3‧‧‧NMOS電晶體

/APREB‧‧‧控制信號

VSET、VSETREF、VRESET、VRESETREF‧‧‧電壓

P1‧‧‧PMOS電晶體

Claims

一種半導體裝置，其特徵為具備：複數之記憶體單元，和保持各寫入於前述複數之記憶體單元之複數的寫入資料之複數之寫入暫存器，和判定保持於前述複數之寫入暫存器之前述複數之寫入資料的第1資料及第2資料之比率的比率判定電路，和產生在前述第1資料之寫入時所使用之第1電源電壓，及在第2資料之寫入時所使用之第2電源電壓的電壓穩壓器電路，前述電壓穩壓器電路係依據前述比率判定電路之輸出，控制前述第1電源電壓及前述第2電源電壓之中至少一方的電流供給能力者。
如申請專利範圍第1項記載之半導體裝置，其中，前述電壓穩壓器電路係具備：對於前述第1電源電壓及前述第2電源電壓之中之至少一方而言，電流供給能力不同之2以上之穩壓器電路，依據前述比率判定電路之輸出，在前述2以上之穩壓器電路之中，選擇所使用之前述穩壓器電路者。
如申請專利範圍第2項記載之半導體裝置，其中，前述2以上之穩壓器電路的輸出電晶體之電流驅動能力則相互不同者。
如申請專利範圍第2項或第3項記載之半導體裝置，其中，前述比率判定電路係具備：內部配線，和經由前述複數之寫入暫存器所保持之前述複數之寫入資料而各加以控制導通/非導通之複數的第1開關元件，前述複數之第1開關元件的一端係各與前述內部配線加以連接，前述內部配線係以特定的電位加以預充電，藉由將前述加以預充電之電荷，經由前述複數之第1開關元件之中，導通狀態之前述第1開關元件而進行放電時之前述內部配線之電位，來判定前述比率者。
如申請專利範圍第4項記載之半導體裝置，其中，在前述比率判定電路中，對於各前述複數之第1開關元件而言，串聯地加以連接有定電流電源者。
如申請專利範圍第4項或第5項記載之半導體裝置，其中，前述比率判定電路係更具備：比較2個之輸入端子的電位的1以上之比較器，於各前述比較器之一方的輸入端子，加以連接有比率檢測用配線，於各前述比較器之另一方的輸入端子，加以供給有1以上之基準電位的任一，依據各前述比較器的輸出，輸出前述比率檢測用配線之電位與前述1以上之基準電位的大小關係者。
如申請專利範圍第6項記載之半導體裝置，其中，前述比率判定電路係更具備延遲電路，從結束前述預充電之時間至經由前述延遲電路所產生之延遲時間後，進行經由前述比較器之比較者。
如申請專利範圍第6項或第7項記載之半導體裝置，其中，前述電壓穩壓器電路係因應前述比率判定電路所輸出之前述大小關係，前述2以上之穩壓器電路之中，選擇所使用之前述穩壓器電路者。
如申請專利範圍第2項記載之半導體裝置，其中，前述電壓穩壓器電路係具備：對於前述第1電源電壓而言之前述電流供給能力不同之2以上的穩壓器電路，和對於前述第2電源電壓而言之僅1個之穩壓器電路，於對應於各前述第1及第2資料之前述複數的記憶體單元，供給前述第2電源電壓而進行前述第2資料之寫入之後，於對應於前述第1資料之記憶體單元，供給前述第1電源電壓而進行前述第1資料之寫入者。
如申請專利範圍第2項記載之半導體裝置，其中，前述電壓穩壓器電路係具備：對於前述第2電源電壓而言之前述電流供給能力不同之2以上的穩壓器電路，和對於前述第1電源電壓而言之僅1個之穩壓器電路，於對應於各前述第1及第2資料之前述複數的記憶體單元，供給前述第1電源電壓而進行前述第1資料之寫入之後，於對應於前述第2資料之記憶體單元，供給前述第2電源電壓而進行前述第2資料之寫入者。
如申請專利範圍第1項至第10項之任一項記載之半導體裝置，其中，前述記憶體單元係各對應於前述第1及第2資料，具有於相互不同之阻抗狀態所寫入之阻抗變化型元件者。