JP2013191256A

JP2013191256A - 半導体装置

Info

Publication number: JP2013191256A
Application number: JP2012057126A
Authority: JP
Inventors: Kiyoshi Nakai; 潔中井
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2012-03-14
Filing date: 2012-03-14
Publication date: 2013-09-26
Also published as: US20130242641A1

Abstract

【課題】複数の抵抗変化型メモリセルを有する半導体装置において、レイアウトサイズを小さくするためにソース線を共通化した場合、共通化したソース線の電位を変化させる際にピーク電流が過大となる問題を解消する。
【解決手段】複数の抵抗変化型メモリセルの一端に夫々接続される複数のビット線と、複数の抵抗変化型メモリセルの他端に共通に接続される共通ソース線と、共通ソース線の電位を制御するソース線ドライバとを備える。上記ソース線ドライバは、共通ソース線に供給する電流を可変制御する。
【選択図】図４

Description

本発明は、半導体装置に関する。特に、本発明は、抵抗変化素子を記憶素子として備える半導体装置に関する。

現在の不揮発性の半導体記憶装置としては、フラッシュメモリが広く用いられているが、フラッシュメモリを置き換えることのできる様々な大容量の半導体記憶装置の開発が進んでいる。中でも、下部電極と金属酸化物と上部電極の積層構造を有し、下部電極と上部電極の間に電気的ストレスを印加することにより抵抗特性が変化する抵抗変化素子であるＲＲＡＭ（ＲｅｓｉｓｔａｎｃｅＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）が注目されている。抵抗変化素子では、抵抗状態は、電源を切断した後も保持されるので、不揮発性メモリとなる。

抵抗変化素子の書き込みには、高抵抗状態を低抵抗状態に変化させる書き込みと、低抵抗状態を高抵抗状態に変化させる書き込みと、の２通りの書き込みが必要である。以後の記載では、高抵抗状態を低抵抗状態に変化させる書き込みをＳＥＴ書き込み、低抵抗状態を高抵抗状態に変化させる書き込みをＲＥＳＥＴ書き込みと呼ぶことにする。

また、本明細書では、低抵抗状態を「１」、高抵抗状態を「０」とする。すなわち、ＳＥＴ書き込みは「１」をライトする動作であり、ＲＥＳＥＴ書き込みは「０」をライトする動作である。

このＳＥＴ書き込み及びＲＥＳＥＴ書き込みの動作には、ＳＥＴ書き込みとＲＥＳＥＴ書き込みで抵抗変化素子に同一方向に電圧を印加して書き込みを行うユニポーラ型と、ＳＥＴ書き込みとＲＥＳＥＴ書き込みでは抵抗変化素子に逆方向に電圧を印加して書き込みを行うバイポーラ型とがある。図８を参照して、バイポーラ型の書き込み動作について説明する。図８では、横軸に抵抗変化素子の電極間に印加される電圧、縦軸にそのときに両端間に流れる電流値をプロットしている。最初に、抵抗変化素子は高抵抗状態にあるとする。この高抵抗状態にあるとき、抵抗変化素子の端子間に正の電圧ＶＳＥＴを印加する（図８のＡ点）と、抵抗変化素子は高抵抗状態から低抵抗状態にＳＥＴ書き込みセットされる（図８のＡ点からＢ点に遷移）。このときに流れる最大電流をＩＣＯＭＰとする。

一方、低抵抗状態から高抵抗状態へのＲＥＳＥＴ書き込みは、ＳＥＴ書き込みとは逆方向に電圧を印加する。すなわち、低抵抗状態にある抵抗変化素子にＳＥＴ書き込みとは逆方向に電圧ＶＲＥＳＥＴを印加する（図８のＣ点。このときに流れる電流をＩＲＳＴとする。すると抵抗変化素子は低抵抗状態からリセットされ、高抵抗状態に戻る（図８のＣ点からＤ点へ遷移）。また、抵抗変化素子の読み出し動作は、抵抗変化素子にＶＳＥＴ以下の小さな電圧を印加してそのときに流れる電流により、低抵抗状態にあるか高抵抗状態にあるかを判別する。

以上のように、ＳＥＴ書き込みとＲＥＳＥＴ書き込みでは、逆方向の電圧を印加する必要があるため、複数の抵抗変化素子を並べたメモリセルアレイを構成する場合、夫々の抵抗変化素子の一端にビット線、他端にソース線を設けて、抵抗変化素子ごとに接続されたビット線とソース線の電位を制御しなければならない。

通常、ＳＥＴ書き込みとＲＥＳＥＴ書き込みで逆方向の電圧を印加するには、ソース線をＧＮＤ電位に固定し、ビット線をＳＥＴ書き込み時には電位Ｖｄ（図８のＶＳＥＴに相当する）にし、ＲＥＳＥＴ書き込み時には電位−Ｖｄ（図８のＶＲＥＳＥＴに相当する）にする方法が考えられる。しかしながら、この方法では、ビット線が正電位＋Ｖｄと負電位−Ｖｄの間を遷移することになり、ビット線の電圧の遷移は２×Ｖｄとなって、高い振幅差を必要とし、且つ負電位−Ｖｄを発生する負電位発生回路が必要となるという問題がある。

上記問題を解消するため、特許文献１には、抵抗変化素子の各端子に供給するバイアス電圧の設定方法が開示されている。即ち、スタンバイ時には設定値Ｖｄよりも小さな基準電位Ｖｐに各端子をプリチャージしておき、ＳＥＴ書き込み時には、一方の端子を設定値Ｖｄにし、他方の端子をＧＮＤ電位とし、これにより抵抗変化素子の両端子間に電圧Ｖｄの順方向のバイアス電圧を印加する。一方、ＲＥＳＥＴ書き込み時には、ＳＥＴ書き込み時とは逆に、一方の端子をＧＮＤ電位とし、他方の端子を設定値Ｖｄにし、これにより、抵抗変化素子の両端子間に他方の端子の設定電圧Ｖｄを基準として設定電圧−Ｖｄの逆方向のバイアス電圧を印加する。

これにより、特許文献１に記載の半導体記憶装置では、抵抗変化素子の各端子において電圧の遷移をＶｄまでに抑えることができ、且つ負電位発生回路を不要にできるという利点が得られる。

特開２００７−２３４１３３号公報

なお、上記特許文献の全開示内容はその引用をもって本書に繰込み記載する。以下の分析は、本発明により与えられる。

複数の抵抗変化素子をマトリクス状に配置したメモリセルアレイを構成する場合、ビット線毎にソース線が必要になるため、レイアウトサイズが大きくなり高コストになるという問題が生じる。そこで、ソース線を共通化することにより、レイアウトサイズを小さくすることが望まれる。

ここで、ソース線を共通にした場合、共通ソース線の容量が極めて大きくなるという問題がある。一般に、大きい容量の配線を駆動する場合には、そのドライバサイズを大きくすることにより対応することができるが、サイズの大きなドライバで共通ソース線を駆動した場合、共通ソース線に流れるピーク電流が過大となる可能性がある。ピーク電流が過大となれば、その電流経路となる配線を太くする必要がある。また、コンタクトプラグの数を増やすのに不都合が生じる。

また、特許文献１には、ＳＥＴ書き込みとＲＥＳＥＴ書き込みで、ソース線とビット線の電位を反転させて印加する方法について開示されているが、上記のソース線共通化に関わる問題に関しては触れられていない。

以上のように、複数の抵抗変化素子を配置したメモリセルアレイを有する半導体装置において、ソース線を共通化することによりレイアウトサイズを抑制する際には、解決すべき問題が存在する。

本発明の第１の視点による半導体装置は、以下の構成要素を含む。即ち、複数の抵抗変化型メモリセルと、前記複数の抵抗変化型メモリセルの一端に夫々接続される複数のビット線と、前記複数の抵抗変化型メモリセルの他端に共通に接続される共通ソース線と、前記共通ソース線の電位を制御するソース線ドライバと、を備える。さらに、前記ソース線ドライバは、前記共通ソース線に供給する電流を可変制御する。

本発明の第１の視点によれば、複数の抵抗変化素子を配置したメモリセルアレイを有する半導体装置において、ソース線を共通化しても、ピーク電流を抑制することが可能な半導体装置を提供することができる。

本発明の第１の実施形態に係る半導体装置を示すブロック図である。本発明の第１の実施形態に係る半導体装置のメモリセルアレイを示すブロック図である。本発明の第１の実施形態に係る半導体装置のメモリセルマットを示すブロック図である。本発明の第１の実施形態に係る半導体装置のＹスイッチ、ライトアンプ、ソース線ドライバ、及び抵抗変化型メモリセルを示すブロック図である。本発明の第１の実施形態に係る半導体装置のＹスイッチの回路図である。本発明の第１の実施形態に係る半導体装置の動作を示すタイミングチャートである。本発明の第１の実施形態に係る半導体装置の動作を説明するための図である。抵抗変化素子の書き込み動作を説明するための図である。本発明の第２の実施形態に係る半導体装置のメモリセルマットを示すブロック図である。本発明の第２の実施形態に係る半導体装置のＹスイッチ、ライトアンプ、ソース線ドライバ、及び抵抗変化型メモリセルを示すブロック図である。本発明の第２の実施形態に係る半導体装置のＹスイッチの回路図である。本発明の第２の実施形態に係る半導体装置の動作を示すタイミングチャートである。本発明の第２の実施形態に係る半導体装置のＲＥＳＥＴ書き込み時の動作を示すタイミングチャートである。本発明の第２の実施形態に係る半導体装置のＳＥＴ書き込み時の動作を示すタイミングチャートである。

本発明の実施形態の概要について説明する。なお、概要に付記した図面参照符号は専ら理解を助けるための例示であり、図示の態様に限定することを意図するものではない。

本発明の一実施形態における半導体装置は、図４に示すように、以下の構成要素を含む。即ち、複数の抵抗変化型メモリセル（図４の７１〜７３）と、複数の抵抗変化型メモリセルの一端に夫々接続される複数のビット線（図４のＢＬ０、ＢＬ２、ＢＬ１４等）と、複数の抵抗変化型メモリセルの他端に共通に接続される共通ソース線（図４の４（ＳＬ）；図２の４、５、６等）と、共通ソース線の電位を制御するソース線ドライバ（図４の１ｃ；図２の１ａ〜１ｊ、２ａ〜２ｊ、３ａ〜３ｊ）と、を備える。さらに、ソース線ドライバは、共通ソース線に供給する電流を可変制御する。

このような構成により、ＳＥＴ書き込み、又はＲＥＳＥＴ書き込みを行う際に、共通ソース線（図２の４、５、６等）を制御する電圧を切り替えるタイミングで、共通ソース線（図２の４、５、６等）に供給する電流を小さくすることが可能になり、ピーク電流を抑制することが可能になる。

また、図４に示すように、上記のソース線ドライバ１ｃは、共通ソース線４に接続された第１のソース線ドライバ回路５６と、共通ソース線４に接続され、第１のソース線ドライバ回路５６を構成するトランジスタ（９３、１０２）よりも電流駆動能力が小さいトランジスタ（９４、１０３）で構成された第２のソース線ドライバ回路５８と、を含むことが好ましい。

また、図４に示すように、複数の抵抗変化型メモリセル（７１〜７３等）から選択して書き込みを行う際に、選択した抵抗変化型メモリセルに接続したビット線（ＢＬ＿０−５１１のうち、選択した抵抗変化型メモリセルと接続しているビット線）である選択ビット線の電位を制御するライトアンプ（図４の４０ａ等：ＷＡＭＰ）を、さらに備えることが好ましい。

また、図６のタイミングｔ２〜ｔ５に示すように、上記半導体装置は、選択した抵抗変化型メモリセルを第１の抵抗状態に変化させる書き込みを行う場合、第２のソース線ドライバ回路（図４の５８等）により、所定の第１の期間（図６のｔ２〜ｔ３）、共通ソース線（図４の４等）をＨｉｇｈレベルにプリチャージし、ライトアンプ（図４の４０ａ等）により、選択ビット線をＬｏｗレベルにし、第１の期間後（図６のｔ３〜ｔ５）に、第１のソース線ドライバ回路（図４の５６等）から、Ｈｉｇｈレベルの電位を共通ソース線（図４の４等）に供給する、書き込み制御を行うように構成することが好ましい。ここで、第１の抵抗状態は、例えば、抵抗変化型メモリセルの２つの記憶状態のうち、高抵抗状態のほうであり、第１の抵抗状態に変化させる書き込みはＲＥＳＥＴ書き込みである。

また、図６のタイミングｔ５〜ｔ８に示すように、上記半導体装置は、選択した抵抗変化型メモリセルを第１の抵抗状態と異なる第２の抵抗状態に変化させる書き込みを行う場合、第２のソース線ドライバ回路（図４の５８等）により、所定の第２の期間（図６のｔ５〜ｔ６）、共通ソース線（図４の４等）をＬｏｗレベルにし、ライトアンプ（図４の４０ａ等）により、選択ビット線をＨｉｇｈレベルにし、第２の期間後（図６のｔ６〜ｔ８）に、第１のソース線ドライバ回路（図４の５６等）から、Ｌｏｗレベルの電位を共通ソース線（図４の４等）に供給する、書き込み制御を行うように構成することが好ましい。ここで、第２の抵抗状態は、例えば、抵抗変化型メモリセルの２つの記憶状態のうち、低抵抗状態のほうであり、第２の抵抗状態に変化させる書き込みはＳＥＴ書き込みである。

また、図３、６のいずれかに示すように、上記半導体装置は、複数ビットからなる書き込みデータによる書き込みを行う半導体装置であって、上記複数ビット単位で、共通ソース線（図４の４等）の電位を遷移する制御を行うように構成することが好ましい。

また、図６に示すように、上記半導体装置において、複数ビットに対応して選択した複数の抵抗変化型メモリセルを、全て第１の抵抗状態に書き込みを行った後、複数ビットに対応して選択した複数の抵抗変化型メモリセルのうち、書き込みデータのビットが第２の抵抗状態に対応している抵抗変化型メモリセルを、第２の抵抗状態に変化させる書き込みを行うようにしてもよい。

また、上記半導体装置において、複数ビットに対応して選択した複数の抵抗変化型メモリセルを、全て第２の抵抗状態に書き込みを行った後、複数ビットに対応して選択した複数の抵抗変化型メモリセルのうち、書き込みデータのビットが第１の抵抗状態に対応している抵抗変化型メモリセルを、第１の抵抗状態に変化させる書き込みを行うようにしてもよい。すなわち、図６とは逆に、全て第２の抵抗状態にした後、所望のビットのみ第１の抵抗状態に書き込みを行うようにしてもよいということである。

また、図２に示すように、上記複数の抵抗変化型メモリセルは、複数のメモリセルマット（７ａ〜７ｄ、８ａ〜８ｄ、９ａ〜９ｄ）を構成し、複数のメモリセルマットのうち、１つ以上のメモリセルマットを含む領域毎に、共通ソース線（４、５、６等）が配設されることが好ましい。図２では、縦方向の４つのメモリセルマットを含む領域毎に、共通ソース線が配設されている。

また、図２に示すように、上記半導体装置は、ソース線ドライバを複数備えるものであって、複数のソース線ドライバ（１ａ〜１ｊ、２ａ〜２ｊ、３ａ〜３ｊ）は、各々のメモリセルマット（７ａ〜７ｄ、８ａ〜８ｄ、９ａ〜９ｄ）に対して、少なくとも１つ以上、配置されることが好ましい。

以下に具体的な実施の形態について、図面を参照して説明する。

［第１の実施形態］
（第１の実施形態の構成）
図１は、本発明の第１の実施形態に係る半導体装置１０全体のブロック図である。図１において、メモリセルアレイ１２は、二次元的に配置された複数の抵抗変化型メモリセル（図４の７１〜７３）を具備している。各抵抗変化型メモリセルは、抵抗変化素子（ＲＲＡＭ）（図４の８１〜８３）とセルトランジスタ（図４の１０４〜１０６）で構成される。各抵抗変化素子は、高抵抗状態「０」と低抵抗状態「１」のいずれかの抵抗状態を記憶し、不揮発性記憶素子として機能する。また、セルトランジスタ（図４の１０４〜１０６）は、ＮＭＯＳトランジスタが好適である。メモリセルアレイ１２に対してアクセスする抵抗変化型メモリセルを選択し、高抵抗状態を低抵抗状態に変化させるＳＥＴ書き込み、低抵抗状態を高抵抗状態に変化させるＲＥＳＥＴ書き込み、抵抗状態の読み出しの３つの動作を行う。

図１において、メモリセルアレイ１２以外のブロックは、メモリセルアレイ１２に対して、上記３つの動作を制御している。

まず、アドレス入力回路１４は、アクセスする抵抗変化型メモリセルのアドレスＡＤＤを入力する。次に、アドレスラッチ回路１６は、入力されたアドレスＡＤＤをラッチし、ロウアドレスＡＤＤ＿ｒｏｗと、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎに分離して、ロウ制御回路２６、カラム制御回路２４に夫々、供給する。

ここで、ロウ制御回路２６は、不図示のロウデコーダを有し、ロウアドレスＡＤＤ＿ｒｏｗからロウ選択信号をデコードする。上記ロウ選択信号により選択された（サブ）ワード線（以降、「選択（サブ）ワード線」という）がアクティブになる。また、カラム制御回路２４は、不図示のカラムデコーダを有し、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎからカラム選択信号をデコードする。上記カラム選択信号により選択されたビット線（以降、「選択ビット線」という）がアクティブになる。

メモリセルアレイ１２内の複数の抵抗変化型メモリセルは、複数の（サブ）ワード線と複数のビット線の交点に二次元的に配置され、それらのうち、選択（サブ）ワード線と選択ビット線の両方に接続されている抵抗変化型メモリセルが選択され、アクセスされる。具体的には、例えば、図４のＢＬ０が選択ビット線、図４の（サブ）ワード線ＷＬが選択（サブ）ワード線の場合、セルトランジスタ１０４はオン状態であり、共通ソース線４と選択ビット線ＢＬ０の間に電圧を印加して、抵抗変化型メモリセル７１の抵抗変化素子８１に電流を流すことで、書き込み動作を行う。

クロック入力回路３４は、外部から半導体装置１０に供給される相補の外部クロック信号ＣＫ、／ＣＫを受け、内部クロックＩＣＬＫを生成して、ＤＬＬ（ＤｅｌａｙＬｏｃｋｅｄＬｏｏｐ）回路３６、及びタイミングジェネレータ３８に供給する。タイミングジェネレータ３８は、内部クロックＩＣＬＫを基に、半導体装置１０内で必要な種々のタイミング信号を生成し、各部へ供給する。なお、本明細書において、信号名の／はＬｏｗレベルがアクティブの信号であることを示している。また、ＤＬＬ回路３６は、内部クロックＩＣＬＫから、クロック信号ＬＣＬＫを生成し、ＦＩＦＯ回路２８、入出力回路３０に対し供給する。ＦＩＦＯ回路２８、入出力回路３０は、供給されたクロック信号ＬＣＬＫに同期して動作する。

データ入出力端子ＤＱは入出力回路３０と接続され、データ入出力端子ＤＱに書き込みデータが入力されると、クロック信号ＬＣＬＫに同期して書き込みデータが入出力回路３０に取り込まれる。また、入出力回路３０はＦＩＦＯ回路２８と接続され、取り込まれた書き込みデータを、必要に応じて直列データに変換し、ＦＩＦＯ回路２８を介してメモリセルアレイ１２内部のＩＯ線（図３のＩＯ＿０−７）に出力する。そして、ＩＯ線のデータに基づいて、ライトアンプ（ＷＡＭＰ；図４の４０ａ等）がＹスイッチ（図４の５０ａ等）を介して選択ビット線と導通するように制御される。

次に、コマンド入力回路１８は、制御信号として、ロウアドレスストローブ信号／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥ等を入力する。コマンドデコード回路２０は、これらの信号／ＲＡＳ、／ＣＡＳ、／ＷＥ等をデコードし、デコードされたコマンドの実行に必要な制御信号を半導体装置１０内の各部に出力する。また、モードレジスタ２２には、半導体装置１０の動作モードが設定される。

次に、内部電源発生回路３２は、外部から供給される電源ＶＤＤ、ＶＳＳを入力し、半導体装置１０内の各部で必要な電圧ＶＰＰ、ＶＰＥＲＩ、ＶＳＥＴ、ＶＲＥＳＥＴ等を生成し、各部へ供給する。ここで、電圧ＶＳＥＴは、ライトアンプ（図４の４０ａ等）に供給され、ＳＥＴ書き込み時に使用される。また、電圧ＶＲＥＳＥＴは、ソース線ドライバ（図４の１ｃ等）に供給され、ＲＥＳＥＴ書き込み時に使用される。

次に、図２を参照し、メモリセルアレイ１２の構成について、より詳細に説明する。図２に示すように、メモリセルアレイ１２は、複数のメモリセルマット（７ａ〜７ｄ、８ａ〜８ｄ、９ａ〜９ｄ）を構成している。ここで、複数のメモリセルマットは、二次元的に配置され、図２では、メモリセルアレイ１２が４行Ｍ列のメモリセルマットで構成される場合について例示している。但し、メモリセルマットの配置は、４行Ｍ列に限定されず、任意の配置が可能である。

図２に示すように、４行Ｍ列のメモリセルマットは列単位の領域に分けられ、夫々の領域ごとにソース線が共通化される。具体的には、第０列のメモリセルマットには共通ソース線４が配設され、第１列のメモリセルマットには共通ソース線５が配設され、第Ｍ−１列のメモリセルマットには共通ソース線６が配設されている。

図２上では、列単位の領域内でソース線が行方向に５本、列方向に２本、配置されるように示されているが、共通ソース線（４、５、６）は、実際には、例えば、共通の拡散層、又は１層ベタの配線で構成される。

また、各メモリセルマットの両サイドには、Ｙスイッチ群（ＹＳＷ群）、及びライトアンプ群（ＷＡＭＰ群）が配置されている。

また、ワード線は、メインワード線とサブワード線による階層構造となっており、メインワード線ドライバ（ＭＷＤ）は、列毎に１つ配置され、サブワード線ドライバ（ＳＷＤ）は、メモリセルマット毎に配置されている。この階層構造において、抵抗変化型メモリセルに直接接続されるのは、サブワード線である。

また、各メモリセルマットに対して、少なくとも１つ以上のソース線ドライバを配置することが、安定な電流供給の観点から望ましく、図２に示すように、第１の実施形態では、各メモリセルマットのサブワード線ドライバＳＷＤ（２１ａ〜２１ｄ、２３ａ〜２３ｄ、２５ａ〜２５ｄ）の両サイドにソース線ドライバ（１ａ〜１ｊ、２ａ〜２ｊ、３ａ〜３ｊ）を配置している。但し、それに限定されず、ソース線ドライバは、任意の配置が可能である。

次に、図３を参照し、１つのメモリセルマット７ａ、即ち、０行０列のメモリセルマットに関連する部分（図２の一点鎖線内）について、その構成をより詳細に説明する。図３において、メモリセルマット７ａは、二次元的に配置された５１２×５１２個の抵抗変化型メモリセルを有している。ロウアドレスＡＤＤ＿ｒｏｗは９ビットであり、デコードされた５１２本のロウ選択信号ＦＸ＿０−５１１が、サブワード線ドライバ２１ａに供給されている。

一方、カラムアドレスＡＤＤ＿ｃｏｌｕｍｎも９ビットであるが、３ビット毎に分離したＡＤＤ＿ｃｏｌｕｍｎ＿ｈ、ＡＤＤ＿ｃｏｌｕｍｎ＿ｍ、ＡＤＤ＿ｃｏｌｕｍｎ＿ｌに対して、夫々デコードする。ここで、ＡＤＤ＿ｃｏｌｕｍｎ＿ｈは上位側３ビットであり、ＡＤＤ＿ｃｏｌｕｍｎ＿ｌは下位側３ビットである。また、ＡＤＤ＿ｃｏｌｕｍｎ＿ｍは、残りの中間の３ビットである。そして、ＡＤＤ＿ｃｏｌｕｍｎ＿ｈをデコードした８本のカラム選択信号をＹ１＿０−７、ＡＤＤ＿ｃｏｌｕｍｎ＿ｍをデコードした８本のカラム選択信号をＹ２＿０−７、ＡＤＤ＿ｃｏｌｕｍｎ＿ｌをデコードした８本のカラム選択信号をＹ３＿０−７とする。

上記したロウ選択信号ＦＸ＿０−５１１による選択（サブ）ワード線と、上記したカラム選択信号Ｙ１＿０−７、Ｙ２＿０−７、Ｙ３＿０−７による選択ビット線の交点に位置する抵抗変化型メモリセルがアクセスされる。

また、図２のメモリセルマット７ａの両サイドに配置された２つのライトアンプ群（ＷＡＭＰ群）は、図３に示すように、一方が、４つのライトアンプ（４０ａ、４０ｃ、４０ｅ、４０ｇ）を含み、他方が、４つのライトアンプ（４０ｂ、４０ｄ、４０ｆ、４０ｈ）を含んでいる。

また、図２のメモリセルマット７ａの両サイドに配置された２つのＹスイッチ群（ＹＳＷ群）は、図３において、一方のＹスイッチ群は、４つのＹスイッチ（５０ａ、５０ｃ、５０ｅ、５０ｇ）を含み、他方のＹスイッチ群は、４つのＹスイッチ（５０ｂ、５０ｄ、５０ｆ、５０ｈ）を含んでいる。

また、図２のメモリセルマット７ａに隣接して配置されている４つのソース線ドライバ（１ａ、１ｂ、１ｃ、１ｄ）のうち、図３では、ソース線ドライバ１ｃ、１ｄを示している（ソース線ドライバ１ａ、１ｂは図３には不図示であるが、実際にはメモリセルマット７ａに隣接して接続されている）。

共通ソース線４の電位を制御するソース線ドライバ（１ｃ、１ｄ）には、制御信号として、上位の制御部（不図示）から、セット信号ＳＥＴ０、リセット信号ＲＥＳＥＴ０、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０が供給される。一方、選択ビット線の電位を制御するライトアンプ（４０ａ〜４０ｈ）には、制御信号として、上位の制御部（不図示）から、セット信号ＳＥＴ０、リセット信号ＲＥＳＥＴ０が供給される。

また、図３において、８本のＩＯ線（ＩＯ＿０−７）が配線されている。８本のＩＯ線（ＩＯ＿０−７）は、外部入出力端子ＤＱから入出力回路３０、及びＦＩＦＯ回路２８を介して入力される８ビットの書き込みデータの各ビットに対応した信号を保持する。そして、８ビットの書き込みが終了し、外部入出力端子ＤＱから次の８ビットの書き込みデータが入力されると、８本のＩＯ線（ＩＯ＿０−７）の信号は更新される。

次に、カラム選択信号Ｙ１、Ｙ２、Ｙ３と、選択ビット線の関係について、詳細に説明する。５１２本のビット線ＢＬ＿０−５１１は、６４本のビット線からなる８つのグループに分割される。第１のグループはＢＬ＿０−６３、第２のグループはＢＬ＿６４−１２７、第３のグループはＢＬ＿１２８−１９１、第４のグループはＢＬ＿１９２−２５５、第５のグループはＢＬ＿２５６−３１９、第６のグループはＢＬ＿３２０−３８３、第７のグループはＢＬ＿３８４−４４７、第８のグループはＢＬ＿４４８−５１１である。

上記第１〜第８のグループのうち、どのグループを選択するかは、カラム選択信号Ｙ１＿０−７により決まる。図３に示すように、第１のグループのビット線ＢＬ＿０−６３に接続されている８つのＹスイッチ（５０ａ〜５０ｈ）に対して、カラム選択信号Ｙ１＿０が供給される。それにより、カラム選択信号Ｙ１＿０がアクティブの場合、第１のグループのビット線ＢＬ＿０−６３が、選択される。同様に、カラム選択信号Ｙ１＿１、Ｙ１＿２、．．．、Ｙ１＿７に対して、第２のグループ、第３のグループ、．．．、第８のグループのビット線が、夫々選択される。

次に、各グループ内において、８つのＹスイッチのうち、どのＹスイッチを選択するかは、カラム選択信号Ｙ３＿０−７により決まる。例えば、図３に示すように、第１のグループの場合、８つのＹスイッチ５０ａ〜５０ｈに対して、カラム選択信号Ｙ３＿０〜Ｙ３＿７を夫々供給し、カラム選択信号Ｙ３＿０−７のうちアクティブとなる配線に接続されたＹスイッチを選択している。

また、図３に示すように、偶数番目のビット線と、奇数番目のビット線は、交互に両サイドのＹスイッチに振り分けられ配線される。各Ｙスイッチは、８本のビット線と接続される。具体的には、Ｙスイッチ５０ａは、ビット線ＢＬ０、ＢＬ２、．．．、ＢＬ１４と接続される。Ｙスイッチ５０ｂは、ビット線ＢＬ１、ＢＬ３、．．．．、ＢＬ１５と接続される。Ｙスイッチ５０ｃは、ビット線ＢＬ１６、ＢＬ１８、．．．．、ＢＬ３０と接続される。Ｙスイッチ５０ｄは、ビット線ＢＬ１７、ＢＬ１９、．．．．、ＢＬ３１と接続される。Ｙスイッチ５０ｅは、ビット線ＢＬ３２、ＢＬ３４、．．．．、ＢＬ４６と接続される。Ｙスイッチ５０ｆは、ビット線ＢＬ３３、ＢＬ３５、．．．．、ＢＬ４７と接続される。Ｙスイッチ５０ｇは、ビット線ＢＬ４８、ＢＬ５０、．．．．、ＢＬ６２と接続される。Ｙスイッチ５０ｈは、ビット線ＢＬ４９、ＢＬ５１、．．．．、ＢＬ６３と接続される。

次に、各Ｙスイッチ内で、どのビット線を選択するかは、各Ｙスイッチに供給されるカラム選択信号Ｙ２＿０−７により決まる。例えば、Ｙスイッチ５０ａにおいて、カラム選択信号Ｙ２＿０−７に基づいて、ビット線ＢＬ０、ＢＬ２、．．．．、ＢＬ１４のいずれかが選択される。具体的には、Ｙ２＿０がアクティブの場合、ビット線ＢＬ０が選択され、Ｙ２＿１がアクティブの場合、ビット線ＢＬ２が選択され、Ｙ２＿７がアクティブの場合、ビット線ＢＬ１４が選択される。

以上説明したように、カラム選択信号Ｙ１、Ｙ２、Ｙ３に基づいて、１つのビット線が選択ビット線として選択される。しかしながら、図３において、複数のビット線を選択ビット線とすることも可能である。例えば、カラム選択信号Ｙ３＿０−７を全て、Ｈｉｇｈレベル（アクティブ）に設定すると、各グループ内の８つのＹスイッチから、各々１本ずつのビット線を選択ビット線とすることができる。このようにすることで、８つの抵抗変化型メモリセルを同時にアクセスすることができる。

また、図３に示すように、各Ｙスイッチ（５０ａ〜５０ｈ等）に対して、夫々、ライトアンプ（４０ａ〜４０ｈ等）を設けているので、複数の選択ビット線に対して同時に電圧供給を行う能力が確保されている。

次に、図４を参照し、ソース線ドライバ１ｃ、ライトアンプ４０ａ、Ｙスイッチ５０ａ、抵抗変化型メモリセル（７１〜７３）の構成について、より詳細に説明する。図４は、図３において破線枠の領域を詳細に示したブロック図である。

まず、図４において、ソース線ドライバ１ｃは、第１のソース線ドライバ回路５６と、第２のソース線ドライバ回路５８を具備している。第１のソース線ドライバ回路５６の出力ノードＮ１、第２のソース線ドライバ回路５８の出力ノードＮ２は、いずれも共通ソース線４と接続されている。

第１のソース線ドライバ回路５６は、ＰＭＯＳトランジスタ９３と、ＮＭＯＳトランジスタ１０２と、インバータ回路９１とで構成される。ＰＭＯＳトランジスタ９３と、ＮＭＯＳトランジスタ１０２は、電圧源ＶＲＥＳＥＴと接地との間に直列に接続される。具体的には、ＰＭＯＳトランジスタ９３のソースが電圧源ＶＲＥＳＥＴと接続され、ＰＭＯＳトランジスタ９３のドレインとＮＭＯＳトランジスタ１０２のドレインは共にノードＮ１に接続され、ＮＭＯＳトランジスタ１０２のソースは接地と接続される。また、ＰＭＯＳトランジスタ９３のゲートはインバータ回路９１を介してリセット信号ＲＥＳＥＴ０の配線と接続される。また、ＮＭＯＳトランジスタ１０２のゲートはセット信号ＳＥＴ０の配線と接続される。

第２のソース線ドライバ回路５８は、ＰＭＯＳトランジスタ９４と、ＮＭＯＳトランジスタ１０３とで構成される。ＰＭＯＳトランジスタ９４と、ＮＭＯＳトランジスタ１０３は、電圧源ＶＲＥＳＥＴと接地との間に直列に接続される。具体的には、ＰＭＯＳトランジスタ９４のソースが電圧源ＶＲＥＳＥＴと接続され、ＰＭＯＳトランジスタ９４のドレインとＮＭＯＳトランジスタ１０３のドレインは共にノードＮ２に接続され、ＮＭＯＳトランジスタ１０３のソースは接地と接続される。また、ＰＭＯＳトランジスタ９４のゲートとＮＭＯＳトランジスタ１０３のゲートは共にプリリセット信号ＰＲＥ＿ＲＥＳＥＴ０の配線に接続される。

尚、第２のソース線ドライバ回路のＰＭＯＳトランジスタ９４は、第１のソース線ドライバ回路のＰＭＯＳトランジスタ９３よりも電流駆動能力が小さいトランジスタとする。具体的には、例えば、ＰＭＯＳトランジスタ９４のチャネル幅を、ＰＭＯＳトランジスタ９３のチャネル幅よりも小さくする。同様に、第２のソース線ドライバ回路のＮＭＯＳトランジスタ１０３は、第１のソース線ドライバ回路のＮＭＯＳトランジスタ１０２よりも電流駆動能力が小さいトランジスタとする。具体的には、例えば、ＮＭＯＳトランジスタ１０３のチャネル幅を、ＮＭＯＳトランジスタ１０２のチャネル幅よりも小さくする。

次に、ライトアンプ４０ａは、ＰＭＯＳトランジスタ９２と、ＮＭＯＳトランジスタ１０１と、インバータ回路９０とで構成される。ＰＭＯＳトランジスタ９２と、ＮＭＯＳトランジスタ１０１は、電圧源ＶＳＥＴと接地との間に直列に接続される。具体的には、ＰＭＯＳトランジスタ９２のソースが電圧源ＶＳＥＴと接続され、ＰＭＯＳトランジスタ９２のドレインとＮＭＯＳトランジスタ１０１のドレインは共にノードＮ０に接続され、ＮＭＯＳトランジスタ１０１のソースは接地と接続される。また、ＰＭＯＳトランジスタ９２のゲートはインバータ回路９０を介してセット信号ＳＥＴ０の配線と接続される。また、ＮＭＯＳトランジスタ１０１のゲートはリセット信号ＲＥＳＥＴ０の配線と接続される。

次に、Ｙスイッチ５０ａの構成について説明する。Ｙスイッチ５０ａは、８つのビット単位のＹスイッチ（５２〜５４）を有している。各ビット単位のＹスイッチ（５２〜５４）には、共通ソース線４と、ライトアンプ４０ａの出力（ノードＮ０の電圧）と、カラム選択信号Ｙ１＿０、Ｙ３＿０が供給される。また、８つのビット単位のＹスイッチ（５２〜５４）には、夫々、カラム選択信号Ｙ２＿０、Ｙ２＿１、．．．、Ｙ２＿７が供給される。

また、各ビット単位のＹスイッチ（５２〜５４）の一方の出力端子は、夫々、ビット線ＢＬ０、ビット線ＢＬ２、．．．、ビット線ＢＬ１４と接続される。また、各ビット単位のＹスイッチ（５２〜５４）の他方の出力端子からは、入力された共通ソース線４が、そのまま出力される。

次に、図５を参照して、１つのビット単位のＹスイッチ５２の構成を詳細に説明する。ビット単位のＹスイッチ５２は、ビット線選択スイッチ６０と、ビット線共通ソース線接続スイッチ６１と、インバータ回路６２、６４、６５と、ＮＡＮＤ回路６３と、セレクタ６６とで構成される。ここで、ビット線選択スイッチ６０と、ビット線共通ソース線接続スイッチ６１は、いずれも、ＰＭＯＳトランジスタとＮＭＯＳトランジスタにより構成されるトランスファゲートである。ビット線選択スイッチ６０は、ライトアンプ４０ａの出力と、ビット線ＢＬ０との導通／非導通を制御するスイッチである。一方、ビット線共通ソース線接続スイッチ６１は、共通ソース線４とビット線ＢＬ０との導通／非導通を制御するスイッチである。

ビット線選択スイッチ６０と、ビット線共通ソース線接続スイッチ６１は、いずれも、インバータ回路６４の出力である制御信号Ｃ０により、相補に制御される。具体的には、制御信号Ｃ０がＨｉｇｈレベルのとき、ビット線選択スイッチ６０は導通状態になり、ビット線共通ソース線接続スイッチ６１は非導通状態になる。その結果、ビット線ＢＬ０はライトアンプ４０ａと導通する。一方、制御信号Ｃ０がＬｏｗレベルのとき、ビット線選択スイッチ６０は非導通状態になり、ビット線共通ソース線接続スイッチ６１は導通状態になる。その結果、ビット線ＢＬ０は共通ソース線４と導通する。

次に、制御信号Ｃ０の生成に関連した部分の構成について説明する。ＮＡＮＤ回路６３の３つの入力端子には、カラム選択信号Ｙ１＿０、Ｙ２＿０、Ｙ３＿０が入力される。また、セレクタ６６の一方の入力端子には、ＩＯ線の信号ＩＯ＿０がインバータ６５を介して入力され、セレクタ６６の他方の入力端子には、ＩＯ線の信号ＩＯ＿０がそのまま入力される。また、セレクタ６６の選択制御信号として、制御信号ＳＥＬが上位の制御部（不図示）から供給される。制御信号ＳＥＬは、ＲＥＳＥＴ書き込み時には、Ｌｏｗレベル、ＳＥＴ書き込み時には、Ｈｉｇｈレベルとなる制御信号である。そして、セレクタ６６の出力は、ＮＡＮＤ回路６３の入力端子に入力される。

ＲＥＳＥＴ書き込みの場合、ＩＯ線の信号はＩＯ＿０＝０（Ｌｏｗレベル）のときにアクティブとなるので、セレクタ６６によりインバータ６５を介した信号側が選択されるようにしている。それにより、ＳＥＬ＝０、ＩＯ＿０＝０で、且つ、カラム選択信号Ｙ１＿０＝Ｙ２＿０＝Ｙ３＿０＝１の場合に、制御信号Ｃ０＝１となり、ビット線ＢＬ０はライトアンプ４０ａと導通し、選択ビット線となる。一方、ＩＯ線の信号ＩＯ＿０＝１（Ｈｉｇｈレベル）のときには、制御信号Ｃ０＝０となり、ビット線ＢＬ０は選択ビット線とならずに、共通ソース線４側と導通する。

一方、ＳＥＴ書き込みの場合、ＩＯ線の信号はＩＯ＿０＝１（Ｈｉｇｈレベル）のときにアクティブとなるので、セレクタ６６により信号ＩＯ＿０側が選択されるようにしている。それにより、ＳＥＬ＝１、ＩＯ＿０＝１で、且つ、カラム選択信号Ｙ１＿０＝Ｙ２＿０＝Ｙ３＿０＝１の場合に、制御信号Ｃ０＝１となり、ビット線ＢＬ０はライトアンプ４０ａと導通し、選択ビット線となる。一方、ＩＯ線の信号ＩＯ＿０＝０（Ｌｏｗレベル）のときには、制御信号Ｃ０＝０となり、ビット線ＢＬ０は選択ビット線とならずに、共通ソース線４側と導通する。

（第１の実施形態の動作）
次に、第１の実施形態について、図６を参照しながら詳細に説明する。図６は、第１の実施形態に係る半導体装置の動作を示すタイミングチャートである。図６は、上から順に、コマンド（ＣＯＭ）、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０、リセット信号ＲＥＳＥＴ０、カラム選択信号Ｙ１、Ｙ２、カラム選択信号Ｙ３、ＩＯ線の信号ＩＯ＿０−７、セット信号ＳＥＴ０、選択した抵抗変化素子の抵抗状態を、それぞれ示している。

図６は、図３で示された５１２×５１２個の抵抗変化型メモリセルを備えたメモリセルマットにおいて、８ビットデータ（０１０１０１０１）を所定のアドレスに書き込む場合を想定している。ここで、８ビットデータ（０１０１０１０１）は、内部のＩＯ線において、左側から順に、ＩＯ＿０、ＩＯ＿１、．．．．、ＩＯ＿６、ＩＯ＿７の信号と対応しているとする。上記８ビットデータを、カラム選択信号Ｙ３＿０−７を全てアクティブとし、上位のカラム選択信号Ｙ１、Ｙ２により選択された８つの抵抗変化型メモリセルに対して、各ビットのデータを書き込むとする。

但し、８ビットデータ（０１０１０１０１）を順番にライトするには、ビット毎に、ソース線ドライバを反転駆動することが必要になるため、ソース線を共通化する場合には非効率となる。そこで、第１の実施形態では、書き込むデータパターンに依らずに、まず、全ビットでリセット書き込みを行い（００００００００）、選択された８つの抵抗変化型メモリセルの抵抗変化素子を高抵抗状態にする。その後、ＳＥＴ書き込みのビット（低抵抗状態にするビット）に対して、ＳＥＴ書き込みを行う。具体的には、ＩＯ＿１、ＩＯ＿３、ＩＯ＿５、ＩＯ＿７に対してＳＥＴ書き込みを行う。

次に、図６のタイミングｔ１〜ｔ８における夫々の動作を詳細に説明する。まず、ライトコマンド（Ｗｒｉｔｅ）を受ける前に、不図示のアクティブコマンドが発行されて、（サブ）ワード線の選択が行われ、続いて時刻ｔ１のタイミングで、図６に示すように、ライトコマンド（Ｗｒｉｔｅ）が発行される。

次に、時刻ｔ１〜ｔ２の初期状態の期間では、カラム選択信号Ｙ１、Ｙ２、Ｙ３はいずれも未選択の状態であり、Ｌｏｗレベルである。そのため、図５の制御信号Ｃ０は、全てのセルにおいてＬｏｗレベルであり、各ビット単位のＹスイッチのビット線共通ソース線接続スイッチは導通し、全てのビット線ＢＬ＿０−５１１は、共通ソース線４と導通している。また、初期状態では、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０はＨｉｇｈレベル、リセット信号ＲＥＳＥＴ０はＬｏｗレベル、セット信号ＳＥＴ０はＬｏｗレベルとする。それにより、時刻ｔ１〜ｔ２の期間では、ソース線ドライバ（１ｃ等）のトランジスタのうち、ＮＭＯＳトランジスタ１０３だけがオンし、共通ソース線４、及び全てのビット線ＢＬ＿０−５１１の電位は、Ｌｏｗレベルを保持している。

次に、時刻ｔ２のタイミングで、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０がＬｏｗレベルに遷移し、第２のソース線ドライバ回路５８において、ＮＭＯＳトランジスタ１０３はオフになり、ＰＭＯＳトランジスタ９４がオンになる。これにより、電圧源ＶＲＥＳＥＴからＰＭＯＳトランジスタ９４を介して、共通ソース線４がプリチャージされる。このプリチャージを行う所定の第１の期間（図６のｔ２〜ｔ３）の長さは、共通ソース線４に対して十分なプリチャージが完了する時間を共通ソース線４の配線容量等から予め算出し、設定しておく。

時刻ｔ２のタイミングで、共通ソース線４の電位は、０からＶＲＥＳＥＴに変化するが、電流駆動能力の小さなＰＭＯＳトランジスタ９４により、共通ソース線４を駆動しているので、０からＶＲＥＳＥＴの電位変化に起因するピーク電流の発生を抑えることができる。尚、このタイミングで全てのビット線ＢＬ＿０−５１１も、電位ＶＲＥＳＥＴにプリチャージする。

次に、時刻ｔ３のタイミングで、ＲＥＳＥＴ書き込みを開始する。カラム選択信号Ｙ１、Ｙ２を夫々設定し、図７の（ａ）に示すように、カラム選択信号Ｙ３＿０−７を全てＨｉｇｈレベル（アクティブ）にして、８つのビット線を選択ビット線とする。８つのＩＯ線の信号ＩＯ＿０−７は、全ビットにＲＥＳＥＴ書き込みを行うため、全て０の信号に設定しておく。

また、リセット信号ＲＥＳＥＴ０をＨｉｇｈレベルに遷移することにより、第１のソース線ドライバ回路５６においてＰＭＯＳトランジスタ９３がオンし、電圧源ＶＲＥＳＥＴからＰＭＯＳトランジスタ９３を介して共通ソース線４に電流供給する状態となる。尚、第２のソース線ドライバ回路５８のＰＭＯＳトランジスタ回路９４も依然オンしている。但し、電流駆動能力はＰＭＯＳトランジスタ９３のほうが、ＰＭＯＳトランジスタ９４よりも大きいため、この期間においては、共通ソース線４に供給する電流は、主として第１のソース線ドライバ回路５６により駆動される。

また、カラム選択信号Ｙ１、Ｙ２、Ｙ３によって選択される８つのＹスイッチ回路（図５の５２等）において、制御信号Ｃ０がＨｉｇｈレベルになり、ビット線選択スイッチ６０が導通し、８つの選択ビット線は、ライトアンプ（４０ａ〜４０ｈ）と導通する。また、ライトアンプ（４０ａ〜４０ｈ）は、ＮＭＯＳトランジスタ１０１がオンするので、出力ノードＮ０は０電位になる。

以上により、時刻ｔ３〜ｔ５の期間において、８つの選択ビット線は０電位になり、それ以外のビット線と共通ソース線４は電位ＶＲＥＳＥＴとなる。そして、選択したサブワード線ＷＬがＨｉｇｈレベルであるため、８つの選択ビット線に対応したセルトランジスタが導通し、選択した８つの抵抗変化型メモリセルにおいて共通ソース線４から選択ビット線の方向に、抵抗変化素子を介して電流が流れる。

ここで、選択された８つの抵抗変化素子は、ｔ３のタイミングで、すぐに高抵抗状態に変化するのではなく、時刻ｔ４のタイミングで高抵抗状態に変化を開始する。このｔ３〜ｔ４の期間は、使用するＲＲＡＭの特性により決まるパラメータである。

次に、選択された８つの抵抗変化素子が高抵抗状態に変化した後、時刻ｔ５のタイミングで、ＲＥＳＥＴ書き込みの際に遷移させたリセット信号ＲＥＳＴ０、カラム選択信号Ｙ３＿０−７を元のＬｏｗレベルに戻す。そして、プリリセット信号ＰＲＥ＿ＲＥＳＥＴ０をＨｉｇｈレベルに遷移させる。すると、ソース線ドライバ（１ｃ等）において、第２のソース線ドライバ回路５８のＮＭＯＳトランジスタ１０３のみがオンし、共通ソース線４にチャージされた電荷をＮＭＯＳトランジスタ１０３を介して放電することにより、共通ソース線４の電位を電位ＶＲＥＳＥＴから０電位に遷移させる。上記の放電を行う所定の第２の期間（図６のｔ５〜ｔ６）の長さは、共通ソース線４にチャージされた電荷の放電が完了する時間を共通ソース線４の配線容量等から予め算出し、設定しておく。このとき、電流駆動能力の小さなトランジスタ１０３を介して、共通ソース線４にチャージされた電荷を放電しているので、ＶＲＥＳＥＴから０への電位変化に起因するピーク電流の発生を抑えることができる。尚、この期間で全てのビット線ＢＬ＿０−５１１も、０電位にする。

次に、時刻ｔ６のタイミングで、ＳＥＴ書き込みを開始する。８つのＩＯ線の信号ＩＯ＿０−７は、書き込みデータのデータパターン（０１０１０１０１）の信号を出力し、保持する。そして、セット信号ＳＥＴ０をＨｉｇｈレベルに遷移することにより、第１のソース線ドライバ回路５６においてＮＭＯＳトランジスタ１０２がオンし、ＮＭＯＳトランジスタ１０２を介して共通ソース線４に０電位を出力する状態となる。尚、第２のソース線ドライバ回路５８のＮＭＯＳトランジスタ１０３も依然オンしている。但し、電流駆動能力はＮＭＯＳトランジスタ１０２のほうが、ＮＭＯＳトランジスタ１０３よりも大きいため、この期間において、共通ソース線４から引き込む電流は、主として第１のソース線ドライバ回路５６による。

また、時刻ｔ６のタイミングで開始するＳＥＴ書き込みでは、８つのビットのうち、ＳＥＴ書き込みのビット（低抵抗状態にするビット）に対して、１ビットずつ順番にＳＥＴ書き込みを行っていく。セット書き込みのビットは、８つのＩＯ線の信号のうち、ＩＯ＿１、ＩＯ＿３、ＩＯ＿５、ＩＯ＿７に保持された信号である。この４つに対応するカラム選択信号Ｙ３は、Ｙ３＿１、Ｙ３＿３、Ｙ３＿５、Ｙ３＿７である。そこで、図７の（ｂ）に示すように、カラム選択信号Ｙ３を、Ｙ３＿１、Ｙ３＿３、Ｙ３＿５、Ｙ３＿７の順番に時系列にアクティブにする。

また、カラム選択信号Ｙ１、Ｙ２、及びＹ３＿１、Ｙ３＿３、Ｙ３＿５、Ｙ３＿７によって選択される４つのＹスイッチ回路（図５の５２等）において、選択時には、制御信号Ｃ０がＨｉｇｈレベルになり、ビット線選択スイッチ６０が導通し、選択ビット線は、ライトアンプ（４０ａ〜４０ｈ）と、導通する。また、ライトアンプ（４０ａ〜４０ｈ）において、ＰＭＯＳトランジスタ９２がオンするので、出力ノードＮ０は電位ＶＳＥＴになる。

以上により、時刻ｔ６〜ｔ８の期間において、４つの選択ビット線のうち、時系列で選択された選択ビット線は電位ＶＳＥＴになり、その他のビット線と共通ソース線４は電位０となる。そして、選択されたサブワード線ＷＬがＨｉｇｈレベルであるため、時系列で順次選択される選択ビット線に対応したセルトランジスタが導通し、時系列で選択された選択ビット線から共通ソース線４の方向に、抵抗変化素子を介して電流が流れ、抵抗変化素子にＳＥＴ書き込みが行われる。そして、図７（ｂ）に示すように、カラム選択信号Ｙ３を、Ｙ３＿１、Ｙ３＿３、Ｙ３＿５、Ｙ３＿７の順にＨｉｇｈレベルにすることにより、順次ＳＥＴ書き込みが行われる。

選択された４つの抵抗変化素子は、抵抗変化素子に電流を流し始めるとすぐに低抵抗状態に変化するのではなく、ある時間が経過した後に抵抗状態の変化を開始する。図６に示すように、時刻ｔ６でＳＥＴ書き込みを開始した最初の抵抗変化素子は、時刻ｔ７のタイミングで低抵抗状態に変化を開始する。このｔ７〜ｔ６の期間は、使用するＲＲＡＭの特性により決まるパラメータである。

以上のようにして、４つの抵抗変化素子のＳＥＴ書き込みが終了し、所望の抵抗状態への変化が完了した後、時刻ｔ８において、ＳＥＴ書き込みの際に遷移させた信号を元に戻し、初期状態ｔ１と同じ状態にする。

続いて、第１の実施形態の効果について説明する。第１の実施形態の半導体装置１０では、ソース線を共通化した共通ソース線４を構成することにより、レイアウトサイズを小さくし、低コストにすることができる。一方、配線の共通化で共通ソース線４の配線容量が大きくなることにより、通常のソース線ドライバでは、過大なピーク電流が流れてしまう弊害が生じる。そこで、第１の実施形態では、ＲＥＳＥＴ書き込みに先立って、共通ソース線４の電位を０電位からＶＲＥＳＥＴ電位へ変化させる際には、電流駆動能力の低い第２のソース線ドライバ回路５８のほうで、共通ソース線４の電位をプレチャージしている（図６の時刻ｔ２〜ｔ３）。これにより、共通ソース線４の電位を遷移させた際のピーク電流を抑えることができる。プリチャージ後、抵抗変化素子にＲＥＳＥＴ書き込みを行う際には、電流駆動能力の大きな第１のソース線ドライバ回路５６によりＲＥＳＥＴ書き込みに必要な電流を供給することができる。

また、ＳＥＴ書き込みに先立って、共通ソース線４の電位をＶＲＥＳＥＴ電位から０電位へ変化させる際には、電流駆動能力の低い第２のソース線ドライバ回路５８のほうで、共通ソース線４の電荷を放電している（図６の時刻ｔ５〜ｔ６）。これにより、ピーク電流を抑えることができる。その後、抵抗変化素子にＳＥＴ書き込みを行う際には、電流駆動能力の大きな第１のソース線ドライバ回路５６によりＳＥＴ書き込みに必要な電流を流すことができる。以上のように、実施形態１では、ソース線を共通化することによりレイアウトサイズを小さくし、且つ、共通ソース線４の電位を遷移させた際のピーク電流を抑えた半導体装置を提供することができるという効果が得られる。

また、共通ソース線の配線容量に対する充放電を行った後に、ＲＥＳＥＴ書き込み、ＳＥＴ書き込みを行っているので、安定した電流を供給することができ、精度よく所望の抵抗状態に変化させることができるという効果が得られる。もし、配線容量に対する充放電の途中で、ＲＥＳＥＴ書き込み、又はＳＥＴ書き込みを開始した場合には、安定した電流を抵抗変化素子に供給することができずに、書き込み後の抵抗状態を、所望の状態にすることができなかったり、抵抗状態にばらつきが発生したりする虞がある。

次に、第１の実施形態では、ビット線と共通ソース線の電圧制御において、特許文献１に開示された従来技術と同様に、一方の端子にのみ大きな振幅の電位差が生じることがないようにすることができるという効果が得られる。すなわち、ＲＥＳＥＴ書き込み時のビット線の電位は０とＶＲＥＳＥＴの間、ＳＥＴ書き込み時のビット線の電位は０とＶＳＥＴの間、共通ソース線の電位は０とＶＲＥＳＥＴ電位の間で、夫々遷移し、一方の端子にのみ大きな振幅の電位差は発生しない。

さらに、第１の実施形態では、複数ビットからなる書き込みデータに対して書き込みを行う際に、複数ビット単位で共通ソース線４の電位を遷移する制御を行うようにしている。具体的には、複数ビットに対して、一括してＲＥＳＥＴ書き込みを行った後、ＳＥＴ書き込みを行うことにより、ＲＥＳＥＴ書き込みとＳＥＴ書き込みの切り替えの頻度を少なくしている。それにより、共通ソース線４をプリチャージ、又は電荷放電する頻度が減少するため、書き込み動作を高速化することができるという効果が得られる。

また、一括してＲＥＳＥＴ書き込みする際、図７（ａ）に示すように、カラム選択線Ｙ３＿０−７を全て選択して、同時にＲＥＳＥＴ書き込みを行うことにより、さらに書き込み動作を高速化することができるという効果が得られる。

また、第１の実施形態では、図７（ｂ）に示すように、ＳＥＴ書き込みは、複数の選択した抵抗変化型メモリセルを時系列に順次選択しているが、ＲＥＳＥＴ書き込みのように、同時選択し、同時にＳＥＴ書き込みを行うことも可能である。その場合、図７（ｂ）の場合よりも、さらに書き込み動作を高速化することができる。

また、図７（ａ）、（ｂ）以外に、任意の選択方法が可能である。例えば、８ビットのデータ書き込みを、４ビット同時選択を２回に分けて行う制御、或いは、２ビット同時選択を４回に分けて行う制御が可能である。また、第１の実施形態では、ビット線が５１２本、サブワード線が５１２本の１つのメモリセルマットで、ＩＯ線が８ビットの場合について動作説明を行ったが、任意の数のビット線、サブワード線、メモリセルマット、ＩＯ線による構成に対して、上記した第１の実施形態の効果が得られるのは、勿論である。

［第２の実施形態］
（第２の実施形態の構成）
次に、第２の実施形態について説明する。第２の実施形態では、ライトアンプ４１ａ〜ｈに対して、それぞれＩＯ線のデータ（ＩＯ＿０−７）を供給し、制御するように構成した点が第１の実施形態に対する主な変更点である。また、それに伴い、ビット単位のＹスイッチ２０２〜２０４においては、ＩＯ線のデータ（ＩＯ＿０−７）による制御の機能はなくしている。尚、ソース線ドライバの構成及びその制御方法は第１の実施形態と同じであり、ソース線を共通化したことによる効果については、第１の実施形態と同様である。以下に、図９、１０、１１を参照しながら、第２の実施形態の構成について、詳細に説明する。

図９は、第２の実施形態のメモリセルマット（図２の７ａ）及びその周辺部を示すブロック図である。図９を図３（第１の実施形態）と比較すると分かるように、図３のライトアンプ４０ａ〜ｈは、図９ではライトアンプ４１ａ〜ｈに置き換えられている。また、図３のＹスイッチ５０ａ〜ｈは、図９ではＹスイッチ５１ａ〜ｈに置き換えられている。図９のその他の構成要素は図３と同様であるため、同じ参照符号を付し、説明は省略する。

また、図９において、ライトアンプ４１ａ〜４１ｈに対して、それぞれＩＯ＿０〜ＩＯ＿７が供給される。一方、Ｙスイッチ５１ａ〜ｈにはＩＯ＿０〜ＩＯ＿７は供給されない。

次に、図１０は、図９の破線枠領域の詳細ブロック図であり、ソース線ドライバ１ｃ、ライトアンプ４１ａ、Ｙスイッチ５１ａ、抵抗変化型メモリセル（７１〜７３）を示している。図１０を図４（第１の実施形態）と比較すると分かるように、図４のライトアンプ４０ａは、図１０ではライトアンプ４１ａに置き換えられている。また、図４のＹスイッチ５０ａは、図１０ではＹスイッチ５１ａに置き換えられている。また、図４のＹスイッチ５０ａ内部のビット単位のＹスイッチ５２〜５４は、図１０ではそれぞれビット単位のＹスイッチ２０２〜２０４に置き換えられている。図１０のその他の構成要素は図３と同様であるため、同じ参照符号を付し、説明は省略する。

まず、図１０に示すライトアンプ４１ａについて詳細に説明する。ライトアンプ４１ａは、ＩＯ＿０、セット信号ＳＥＴ０、リセット信号ＲＥＳＥＴ０、プリリセットリセット信号ＰＲＥ＿ＲＥＳＥＴ０を入力し、ノードＮ３の電位をビット単位のＹスイッチ２０２〜２０４に出力する機能を有する。

図１０に示すように、ライトアンプ４１ａは、ＰＭＯＳトランジスタ９５、９７と、ＮＭＯＳトランジスタ９６と、インバータ回路２１０〜２１３と、ＮＡＮＤ回路２２０〜２２２と、ＮＯＲ回路２３０により構成される。ＰＭＯＳトランジスタ９５とＮＭＯＳトランジスタ９６は、電圧源ＶＳＥＴと接地との間に直列に接続される。具体的には、ＰＭＯＳトランジスタ９５のソースが電圧源ＶＳＥＴと接続され、ＰＭＯＳトランジスタ９５のドレインとＮＭＯＳトランジスタ９６のドレインは共にノードＮ３に接続され、ＮＭＯＳトランジスタ９６のソースは接地と接続される。また、ＰＭＯＳトランジスタ９７のソースは電圧源ＶＲＥＳＥＴと接続され、ＰＭＯＳトランジスタ９７のドレインはノードＮ３に接続される。

ＩＯ＿０は、インバータ回路２１０を介してＮＡＮＤ回路２２０の一方の入力端に接続される。ＮＡＮＤ回路２２０の他方の入力端にはリセット信号ＲＥＳＥＴ０の配線が接続される。ＮＡＮＤ回路２２２の一方の入力端はインバータ回路２１１を介してプリリセット信号ＰＲＥ＿ＲＥＳＥＴ０の配線と接続される。また、ＮＡＮＤ回路２２２の他方の入力端はＮＡＮＤ回路２２０の出力端と接続される。また、ＮＡＮＤ回路２２２の出力端はＰＭＯＳトランジスタ９７のゲートと接続される。

ＮＡＮＤ回路２２１の一方の入力端はセット信号ＳＥＴ０の配線と接続される。また、ＮＡＮＤ回路２２１の他方の入力端はＩＯ＿０と接続される。また、ＮＡＮＤ回路２２１の出力端はＰＭＯＳトランジスタ９５のゲートと接続される。

ＮＯＲ回路２３０の一方の入力端はインバータ回路２１２を介してＮＡＮＤ回路２２１の出力端と接続される。また、ＮＯＲ回路２３０の他方の入力端はインバータ回路２１３を介してＮＡＮＤ回路２２２の出力端と接続される。また、ＮＯＲ回路２３０の出力端は、ＮＭＯＳトランジスタ９６のゲートと接続される。

上記のライトアンプ４１ａの構成による動作については、後述する。また、図９のその他のライトアンプ４１ｂ〜４１ｈは、それぞれＩＯ線として、ＩＯ＿１〜ＩＯ＿７を入力している点が異なるだけで、その他は図１０に示すライトアンプ４１ａの構成と同じである。

次に、図１１は、図１０のビット単位のＹスイッチ２０２の詳細を示す回路図である。図１１を図５（第１の実施形態）と比較すると分かるように、図５の４入力のＮＡＮＤ回路６３は、図１１では３入力のＮＡＮＤ回路２６３に置き換えられている。図１１に示すＮＡＮＤ回路２６３及びインバータ回路６４により、ビット線選択スイッチ６０及びビット線共通ソース線接続スイッチ６１を制御する制御信号Ｃ１が生成される。

第１の実施形態では、ＲＥＳＥＴ書き込み時でＩＯ＿０が０、且つＹ１＿０、Ｙ２＿０、及びＹ３＿０が共に１のときに、又は、ＳＥＴ書き込み時でＩＯ＿０が１、且つＹ１＿０、Ｙ２＿０、及びＹ３＿０が共に１のときに、制御信号Ｃ０は１になる。このように、制御信号Ｃ０は、ＲＥＳＥＴ書き込み、ＳＥＴ書き込みのいずれであるかという情報（図５のＳＥＬ）とＩＯ＿０に依存している。一方、第２の実施形態では、制御信号Ｃ１は、Ｙ１＿０、Ｙ２＿０、及びＹ３＿０が共に１のときに１になり、その他の場合に０になる。このように、制御信号Ｃ１はＲＥＳＥＴ書き込み、ＳＥＴ書き込みのいずれであるかという情報（図５のＳＥＬ）とＩＯ＿０に依存しない。従って、ＳＥＬ、ＩＯ＿０を供給する必要がなく、より簡易な構成でビット単位のＹスイッチを実現している。

図１１では、ビット単位のＹスイッチ２０２の構成について説明したが、その他のビット単位のＹスイッチも、図１１と同じ回路構成であり、入力するＹ１＿ｉ、Ｙ２＿ｊ、Ｙ３＿ｋ（ｉ、ｊ、ｋ＝０〜７）のｉ、ｊ、ｋの組み合わせが異なるだけである。

（第２の実施形態の動作）
次に、図１２〜１４を参照しながら、第２の実施形態の動作について詳細に説明する。図１２は第２の実施形態に係る半導体装置の動作を示すタイミングチャートである。図１２は、図９に示した５１２×５１２個の抵抗変化型メモリセルを備えたメモリセルマットにおいて、所定のアドレスに８ビットデータ（０１０１０１０１）を書き込む場合を例に動作説明を行う。即ち、第１の実施形態の動作を説明した図６と同じ場合を想定している。

但し、図１２に示す第２の実施形態の動作は、以下の点が図６（第１の実施形態）と異なる。図６では、全ビットでデータ（００００００００）によるＲＥＳＥＴ書き込みを行い、その後、ＳＥＴ書き込みのビット（ＩＯ＿１、ＩＯ＿３、ＩＯ＿５、ＩＯ＿７に相当）に対してＳＥＴ書き込みを行った。一方、図１２（第２の実施形態）では、図１２中のＷｒｉｔｅｄａｔａに示すように、データ（０ｘ０ｘ０ｘ０ｘ）の０のビットに対し、リセット書き込みを行った後（図１２のｔ１３〜ｔ１９）、データ（ｘ１ｘ１ｘ１ｘ１）の１のビットに対し、セット書き込みを行う（図１２のｔ２０〜ｔ２７）。

また、ＲＥＳＥＴ書き込み時（図１２のｔ１３〜ｔ１９）、ＳＥＴ書き込み時（図１２のｔ２０〜ｔ２７）のいずれの場合も、カラム選択信号Ｙ３＿ｊを、ｊ＝０、１、．．．．、７の順に時系列で選択する方式とする。

次に、図１０に示したライトアンプ４１ａ〜ｈの図１２の各区間の動作について説明する。図１２の時刻ｔ１１〜ｔ１３、及び時刻ｔ１９〜ｔ２０は、ビット線は全て非選択ビット線となり、ライトアンプ４１ａ〜ｈの出力がビット線の電位として使用されないので、上記区間におけるライトアンプ４１ａ〜ｈの動作の説明は省略する。

次に、時刻ｔ１３〜ｔ１９のライトアンプ４１ａ〜ｈの動作を説明する。この期間では、（ＰＲＥ＿ＲＥＳＥＴ０、ＳＥＴ０）＝（０、０）で固定である。一方、リセット信号ＲＥＳＥＴ０は、Ｙ３＿ｊによる時系列選択毎に立ち上げるので、０の場合と１の場合が存在する。まず、ＲＥＳＥＴ０＝０の場合は、ライトアンプ４１ａ〜ｈでは、ＰＭＯＳトランジスタ９７のみがオン状態となり、ライトアンプ４１ａ〜ｈは電位ＶＲＥＳＥＴを出力する。また、ＲＥＳＥＴ０＝１で、ＩＯ線の入力（ＤＡＴＡ）が０の場合は、ＮＭＯＳトランジスタ９６のみがオン状態となり、ライトアンプ４１ａ〜ｈは電位０を出力する。また、ＲＥＳＥＴ０＝１で、ＩＯ線の入力（ＤＡＴＡ）が１の場合は、ＰＭＯＳトランジスタ９７のみがオン状態となり、ライトアンプ４１ａ〜ｈは電位ＶＲＥＳＥＴを出力する。すなわち、時刻ｔ１３〜ｔ１９の期間でライトアンプ４１ａ〜ｈは、ＲＥＳＥＴ０＝１で、ＩＯ線の入力（ＤＡＴＡ）が０の場合は、電位０を出力し、それ以外の場合は、電位ＶＲＥＳＥＴを出力する。

次に、時刻ｔ２０〜ｔ２７のライトアンプ４１ａ〜ｈの動作を説明する。この期間では、（ＰＲＥ＿ＲＥＳＥＴ０、ＲＥＳＥＴ０）＝（１、０）で固定である。一方、セット信号ＳＥＴ０は、Ｙ３＿ｊによる時系列選択毎に立ち上げるので、０の場合と１の場合が存在する。まず、ＳＥＴ０＝０の場合は、ライトアンプ４１ａ〜ｈでは、ＮＭＯＳトランジスタ９６のみがオン状態となり、ライトアンプ４１ａ〜ｈは電位０を出力する。また、ＳＥＴ０＝１で、ＩＯ線の入力（ＤＡＴＡ）が０の場合は、ＮＭＯＳトランジスタ９６のみがオン状態となり、ライトアンプ４１ａ〜ｈは電位０を出力する。また、ＳＥＴ０＝１で、ＩＯ線の入力（ＤＡＴＡ）が１の場合は、ＰＭＯＳトランジスタ９５のみがオン状態となり、ライトアンプ４１ａ〜ｈは電位ＶＳＥＴを出力する。すなわち、時刻ｔ２０〜ｔ２７の期間でライトアンプ４１ａ〜ｈは、ＳＥＴ０＝１で、ＩＯ線の入力（ＤＡＴＡ）が１の場合は、電位ＶＳＥＴを出力し、それ以外の場合は、電位０を出力する。

以下に、時刻ｔ１２〜ｔ１９における動作を、図１３を参照しながら説明する。図１３は、図１２の時刻ｔ１２〜ｔ１９をより詳細に示したものであり、ワード線、ビット線、共通ソース線４の動作波形を併せて示している。また、図１３の各区間の説明において、上述したライトアンプ４１ａ〜ｈの出力電位について参照する。

図１３において、共通ソース線４は、第１の実施形態と同様に動作する。具体的には、共通ソース線４は、時刻ｔ１２においてプリリセット信号ＰＲＥ＿ＲＥＳＥＴ０信号が立ち下がると、電位０から電位ＶＲＥＳＥＴに遷移し、時刻ｔ１９においてプリリセット信号ＰＲＥ＿ＲＥＳＥＴ０信号が立ち上がると、電位ＶＲＥＳＥＴから電位０に遷移する。ビット線のうち、非選択ビット線（Ｙ１、Ｙ２、Ｙ３により選択されないビット線）は、ビット線共通ソース線接続スイッチ６１の導通により共通ソース線４と同電位となる（図１３に破線で示している）。尚、選択ビット線の電位については後述する。

８ビットデータを書き込む所定のアドレスを示すＹ１、Ｙ２は、時刻ｔ１３で設定され、Ｙ３＿ｊの時系列の最後の設定が終了するまでの間、Ｙ１、Ｙ２の設定は保持される。一方、Ｙ３＿ｊは時刻ｔ１３で、Ｙ３＿０が活性化され、以後、図１３に示すように、Ｙ３＿１〜Ｙ３＿７が順次活性化される。

図１３中のＤＡＴＡは、各ライトアンプ４１ａ〜ｈに入力されるＩＯ＿０−７（ＤＡＴＡ）を示している。Ｙ３＿ｊが、ｊ＝０、１、．．．、７の順に活性化されるのに伴って、それぞれに対応したライトアンプ４１ａ、４１ｂ、．．．４１ｈの出力が選択ビット線の電位として使用される。

また、ワード線のうち、所定のワード線が時刻ｔ１４のタイミングでＨｉｇｈレベルに遷移し、選択される。選択ワード線は、Ｙ３＿ｊ（ｊ＝０〜７）の変化に対応して変更する必要はなく、時刻ｔ１８まで同じ状態を保持し、時刻ｔ１８でＬｏｗレベルに戻り、非選択となる。

次に、図１３において、各区間の動作の詳細を説明する。まず、時刻ｔ１２〜ｔ１３は、前述のように図６（第１の実施形態）の時刻ｔ２〜ｔ３と同じであり、説明は省略する。

時刻ｔ１３〜ｔ１５は、Ｙ１、Ｙ２、Ｙ３＿０により所定のビット線が選択された状態である。但し、この時点では、未だ、リセット信号ＲＥＳＥＴ０は０である。選択されたビット線は選択ビット線となり、その電位は、電位ＶＲＥＳＥＴとなる（前述したライトアンプの出力電位の説明箇所を参照）。

次に、時刻ｔ１５〜ｔ１６は、リセット信号ＲＥＳＥＴ０が１の状態である。この期間では、選択ビット線の電位は、ＤＡＴＡが「０」であるため、電位０になる（前述したライトアンプの出力電位の説明箇所を参照）。そして、時刻ｔ１６でリセット信号ＲＥＳＥＴ０が０に戻ると、時刻ｔ１６〜ｔ１７の選択ビット線の電位は、電位ＶＲＥＳＥＴに戻る。そして、時刻ｔ１７においてＹ３＿０が非選択となり、上記選択ビット線は非選択ビット線になる。図１３中のビット線の波形表示において、選択ビット線の電位を実線で（非選択ビット線と異なる電位になる場合のみ実線で）、非選択ビット線の電位を破線で示している。

時刻ｔ１５〜ｔ１６において、選択ビット線は電位０、共通ソース線４は電位ＶＲＥＳＥＴとなるので、共通ソース線４から選択された抵抗変化型メモリセルを介して選択ビット線に電流が流れ、該抵抗変化型メモリセルにリセット書き込みが行われる。

また、Ｙ３＿２、Ｙ３＿４、Ｙ３＿６が選択され活性化した場合は、上述したＹ３＿０が活性化した時刻ｔ１３〜ｔ１７と同じ動作となる。一方、Ｙ３＿１、Ｙ３＿３、Ｙ３＿５、Ｙ３＿７が活性化された場合は、ＤＡＴＡが「１」であるため、選択ビット線は電位ＶＲＥＳＥＴとなり、共通ソース線４と同電位となるため、リセット書き込みは行われない。

次に、時刻ｔ１９〜ｔ２７における動作を、図１４を参照しながら説明する。図１４は、図１２の時刻ｔ１９〜ｔ２７をより詳細に示したものであり、ワード線、ビット線、共通ソース線４の動作波形を併せて示している。

図１４において、共通ソース線４は、第１の実施形態と同様に動作する。具体的には、共通ソース線４は、時刻ｔ１９においてプリリセット信号ＰＲＥ＿ＲＥＳＥＴ０信号が立ち上がると、電位ＶＲＥＳＥＴから電位０に遷移する。ビット線のうち、非選択ビット線（Ｙ１、Ｙ２、Ｙ３により選択されないビット線）は、ビット線共通ソース線接続スイッチ６１の導通により共通ソース線４と同電位となる（図１３に破線で示している）。尚、選択ビット線の電位については後述する。

８ビットデータを書き込む所定のアドレスを示すＹ１、Ｙ２は、時刻ｔ２０で設定され、Ｙ３＿ｊの時系列の最後の設定が終了するまでの間、Ｙ１、Ｙ２の設定は保持される。一方、Ｙ３＿ｊは時刻ｔ２０で、Ｙ３＿０が活性化され、以後、図１３に示すように、Ｙ３＿１〜Ｙ３＿７が順次活性化される。

図１４中のＤＡＴＡは、各ライトアンプ４１ａ〜ｈに入力されるＩＯ＿０−７（ＤＡＴＡ）を示している。Ｙ３＿ｊが、ｊ＝０、１、．．．、７の順に活性化されるのに伴って、それぞれに対応したライトアンプ４１ａ、４１ｂ、．．．４１ｈの出力が選択ビット線の電位として使用される。

また、ワード線のうち、データ書き込みに関連する所定のワード線が時刻ｔ２１のタイミングでＨｉｇｈレベルに遷移し、選択される。選択ワード線は、Ｙ３＿ｊ（ｊ＝０〜７）の変化に対応して変更する必要はなく、時刻ｔ２６まで同じ状態を保持し、時刻ｔ２６でＬｏｗレベルに戻り、非選択となる。

次に、図１４において、各区間の動作の詳細を説明する。まず、時刻ｔ１９〜ｔ２０は、前述のように図６（第１の実施形態）の時刻ｔ５〜ｔ６と同じであり、説明は省略する。

時刻ｔ２２〜ｔ２３は、Ｙ１、Ｙ２、Ｙ３＿１により所定のビット線が選択された状態である。但し、この時点では、未だ、セット信号ＳＥＴ０は０である。選択されたビット線は選択ビット線となり、その電位は、電位０となる（前述したライトアンプの出力電位の説明箇所を参照）。

次に、時刻ｔ２３〜ｔ２４は、セット信号ＳＥＴ０が１の状態である。この期間では、選択ビット線の電位は、ＤＡＴＡが「１」であるため、電位ＶＳＥＴになる（前述したライトアンプの出力電位の説明箇所を参照）。そして、時刻ｔ２４でセット信号ＳＥＴ０が０に戻ると、時刻ｔ２４〜ｔ２５の選択ビット線の電位は、電位０に戻る。そして、時刻ｔ２５においてＹ３＿１が非選択となり、上記選択ビット線は非選択ビット線になる。図１４中のビット線の波形表示において、選択ビット線の電位を実線で（非選択ビット線と異なる電位になる場合のみ実線で）、非選択ビット線の電位を破線で示している。

時刻ｔ２３〜ｔ２４において、選択ビット線は電位ＶＳＥＴ、共通ソース線４は電位０となるので、選択ビット線から選択された抵抗変化型メモリセルを介して共通ソース線４に電流が流れ、該抵抗変化型メモリセルにセット書き込みが行われる。

また、Ｙ３＿３、Ｙ３＿５、Ｙ３＿７が選択され活性化した場合は、上述したＹ３＿１が活性化したｔ２２〜ｔ２５と同じ動作となる。一方、Ｙ３＿０、Ｙ３＿２、Ｙ３＿４、Ｙ３＿６が活性化された場合は、ＤＡＴＡが「０」であるため、選択ビット線は電位０となり、共通ソース線４と同電位となるため、セット書き込みは行われない。

以上説明したように、第２の実施形態の半導体装置によれば、ソース線を共通化したことによる効果については、第１の実施形態と同様である。また、第２の実施形態では、ライトアンプ４１ａ〜ｈに対して、ＩＯ線のデータＩＯ＿０−７を供給し、リセット書き込み時には、選択ビット線で且つＤＡＴＡ＝０の場合のみ、共通ソース線４と異なる電位０を出力するようにし、セット書き込み時には、選択ビット線で且つＤＡＴＡ＝１の場合のみ、共通ソース線４と異なる電位ＶＳＥＴを出力するようにしたから、Ｙスイッチ（ビット単位のＹスイッチを含む）の構成と制御が簡易化される効果が得られる。

尚、第２の実施形態では、図１２〜１４に示すように、リセット書き込みのビットを時系列選択してリセット書き込みを行った後、セット書き込みのビットを時系列選択してセット書き込みを行っているが、それに限定されない。例えば、第２の実施形態の構成において、リセット書き込み時のＩＯ線データ（ＩＯ＿０−７）を（００００００００）とし、Ｙ３＿０〜Ｙ３＿７を同時選択するように制御すれば、第１の実施形態で説明した図６と同じ動作を行うようにすることが可能である。

本発明の半導体装置は、不揮発性の記憶セルを備えた半導体装置に適用することができる。また、本発明の半導体装置で使用する抵抗変化素子は、抵抗に電流を流すことにより抵抗値を変えられる素子であれば、どのような動作原理に基づく抵抗変化素子であってもよい。

本発明の全開示（請求の範囲及び図面を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態ないし実施例の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素（各請求項の各要素、各実施形態の各要素、各図面の各要素等を含む）の多様な組み合わせ、ないし、選択が可能である。すなわち、本発明は、請求の範囲及びを含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１ａ〜１ｊ、２ａ〜２ｊ、３ａ〜３ｊ：ソース線ドライバ（ＳＤＲＶ）
４、５、６：共通ソース線（ＳＬ）
７ａ〜７ｄ、８ａ〜８ｄ、９ａ〜９ｄ：メモリセルマット
１０：半導体装置
１１、１３、１５：メインワード線ドライバ（ＭＷＤ）
２１ａ〜２１ｄ、２３ａ〜２３ｄ、２５ａ〜２５ｄ：サブワード線ドライバ（ＳＷＤ）
１２：メモリセルアレイ
１４：アドレス入力回路
１６：アドレスラッチ回路
１８：コマンド入力回路
２０：コマンドデコード回路
２２：モードレジスタ
２４：カラム制御回路
２６：ロウ制御回路
２８：ＦＩＦＯ回路
３０：入出力回路
３２：内部電源発生回路
３４：クロック入力回路
３６：ＤＬＬ回路
３８：タイミングジェネレータ
４０ａ〜４０ｈ、４１ａ〜４１ｈ：ライトアンプ（ＷＡＭＰ）
５０ａ〜５０ｈ、５１ａ〜５１ｈ：Ｙスイッチ（ＹＳＷ）
５２、５３、５４、２０２、２０３、２０４：ビット単位のＹスイッチ（ビット単位のＹＳＷ）
５６：第１のソース線ドライバ回路
５８：第２のソース線ドライバ回路
６０：ビット線選択スイッチ
６１：ビット線共通ソース線接続スイッチ
６２、６４、６５、９０、９１、２１０、２１１、２１２、２１３：インバータ回路
６３、２２０、２２１、２２２、２６３：ＮＡＮＤ回路
６６：セレクタ
７１、７２、７３：抵抗変化型メモリセル
８１、８２、８３：抵抗変化素子
９２、９３、９４、９５、９７：ＰＭＯＳトランジスタ
９６、１０１、１０２、１０３：ＮＭＯＳトランジスタ
１０４、１０５、１０６：セルトランジスタ
２３０：ＮＯＲ回路
ＭＷＬ：メインワード線
ＷＬ：（サブ）ワード線
ＢＬ、ＢＬ０〜ＢＬ２、ＢＬ１６〜ＢＬ１８、ＢＬ３２〜ＢＬ３４、ＢＬ４８〜ＢＬ５０：ビット線
ＩＯ＿０〜ＩＯ＿７：ＩＯ線
Ｙ１、Ｙ１＿０：上位カラム選択信号
Ｙ２、Ｙ２＿０〜Ｙ２＿７：下位カラム選択信号
ＦＸ、ＦＸ＿０−５１１：ロウ選択信号
ＳＥＴ０：セット信号
ＲＥＳＥＴ０：リセット信号
ＰＲＥ＿ＲＥＳＥＴ０：プリリセット信号

Claims

複数の抵抗変化型メモリセルと、
前記複数の抵抗変化型メモリセルの一端に夫々接続される複数のビット線と、
前記複数の抵抗変化型メモリセルの他端に共通に接続される共通ソース線と、
前記共通ソース線の電位を制御するソース線ドライバと、を備え、
前記ソース線ドライバは、前記共通ソース線に供給する電流を可変制御することを特徴とする半導体装置。
前記ソース線ドライバは、
前記共通ソース線に接続された第１のソース線ドライバ回路と、
前記共通ソース線に接続され、前記第１のソース線ドライバ回路を構成するトランジスタよりも電流駆動能力が小さいトランジスタで構成された第２のソース線ドライバ回路と、を含むことを特徴とする請求項１に記載の半導体装置。
前記複数の抵抗変化型メモリセルから選択して書き込みを行う際に、前記選択した抵抗変化型メモリセルに接続したビット線である選択ビット線の電位を制御するライトアンプを、さらに備えたことを特徴とする請求項１または２に記載の半導体装置。
前記選択した抵抗変化型メモリセルを第１の抵抗状態に変化させる書き込みを行う場合、
前記第２のソース線ドライバ回路により、所定の第１の期間、前記共通ソース線をＨｉｇｈレベルにプリチャージし、
前記ライトアンプにより、前記選択ビット線をＬｏｗレベルにし、
前記第１の期間後に、前記第１のソース線ドライバ回路から、Ｈｉｇｈレベルの電位を前記共通ソース線に供給する、書き込み制御を行うことを特徴とする請求項３に記載の半導体装置。
前記選択した抵抗変化型メモリセルを前記第１の抵抗状態と異なる第２の抵抗状態に変化させる書き込みを行う場合、
前記第２のソース線ドライバ回路により、所定の第２の期間、前記共通ソース線をＬｏｗレベルにし、
前記ライトアンプにより、前記選択ビット線をＨｉｇｈレベルにし、
前記第２の期間後に、前記第１のソース線ドライバ回路から、Ｌｏｗレベルの電位を前記共通ソース線に供給する、書き込み制御を行うことを特徴とする請求項３に記載の半導体装置。
複数ビットからなる書き込みデータによる書き込みを行う半導体装置であって、
前記複数ビット単位で、前記共通ソース線の電位を遷移する制御を行うことを特徴とする請求項４または５に記載の半導体装置。
前記複数ビットに対応して選択した複数の前記抵抗変化型メモリセルを、全て前記第１の抵抗状態に書き込みを行った後、
前記複数ビットに対応して選択した複数の前記抵抗変化型メモリセルのうち、前記書き込みデータのビットが前記第２の抵抗状態に対応している前記抵抗変化型メモリセルを、前記第２の抵抗状態に変化させる書き込みを行うことを特徴とする請求項６に記載の半導体装置。
前記複数ビットに対応して選択した複数の前記抵抗変化型メモリセルを、全て前記第２の抵抗状態に書き込みを行った後、
前記複数ビットに対応して選択した複数の前記抵抗変化型メモリセルのうち、前記書き込みデータのビットが前記第１の抵抗状態に対応している前記抵抗変化型メモリセルを、前記第１の抵抗状態に変化させる書き込みを行うことを特徴とする請求項６に記載の半導体装置。
前記複数の抵抗変化型メモリセルは、複数のメモリセルマットを構成し、
前記複数のメモリセルマットのうち、１つ以上のメモリセルマットを含む領域毎に、前記共通ソース線が配設されたことを特徴とする請求項１乃至８のいずれか１項に記載の半導体装置。
前記ソース線ドライバを複数備えるものであって、
複数の前記ソース線ドライバは、各々の前記メモリセルマットに対して、少なくとも１つ以上、配置されていることを特徴とする請求項９に記載の半導体装置。