KR20140142889A - 저항변화 메모리 소자 및 장치, 그 제조 방법 및 동작 방법과 이를 포함하는 시스템 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 33
- 238000004519 manufacturing process Methods 0.000 title abstract description 10
- 230000008859 change Effects 0.000 claims abstract description 85
- 238000013500 data storage Methods 0.000 claims abstract description 68
- 238000012545 processing Methods 0.000 claims description 20
- 239000004065 semiconductor Substances 0.000 claims description 16
- 239000011229 interlayer Substances 0.000 claims description 15
- 239000004020 conductor Substances 0.000 claims description 14
- 238000004891 communication Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 7
- 238000006243 chemical reaction Methods 0.000 claims description 5
- 230000004044 response Effects 0.000 claims description 5
- 229910000314 transition metal oxide Inorganic materials 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 239000012782 phase change material Substances 0.000 claims description 4
- 239000012535 impurity Substances 0.000 claims description 3
- 230000003287 optical effect Effects 0.000 claims description 3
- 238000003491 array Methods 0.000 claims description 2
- 229910052751 metal Inorganic materials 0.000 claims 1
- 239000002184 metal Substances 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 13
- 239000010410 layer Substances 0.000 description 7
- 230000006870 function Effects 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- -1 chalcogenide compound Chemical class 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000010295 mobile communication Methods 0.000 description 2
- 238000011160 research Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004364 calculation method Methods 0.000 description 1
- 239000003302 ferromagnetic material Substances 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0021—Auxiliary circuits
- G11C13/003—Cell access
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
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- G11—INFORMATION STORAGE
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- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
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- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/71—Three dimensional array
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/74—Array wherein each memory cell has more than one access device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
- G11C2213/70—Resistive array aspects
- G11C2213/79—Array wherein the access device being a transistor
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- Engineering & Computer Science (AREA)
- Materials Engineering (AREA)
- Crystallography & Structural Chemistry (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
저항변화 메모리 소자 및 장치, 그 제조 방법 및 동작 방법과 이를 포함하는 시스템을 제시한다.
본 기술의 일 실시예에 의한 저항변화 메모리 소자는 제 1 배선, 제 1 배선에 일단이 접속되는 데이터 저장부, 데이터 저장부의 타단에 직렬 접속되며, 제 3 배선에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 1 액세스 소자와 제 2 배선 간에 직렬 접속되며, 제 4 배선에 인가되는 신호에 따라 구동되는 제 2 액세스 소자를 포함할 수 있다.
본 기술의 일 실시예에 의한 저항변화 메모리 소자는 제 1 배선, 제 1 배선에 일단이 접속되는 데이터 저장부, 데이터 저장부의 타단에 직렬 접속되며, 제 3 배선에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 1 액세스 소자와 제 2 배선 간에 직렬 접속되며, 제 4 배선에 인가되는 신호에 따라 구동되는 제 2 액세스 소자를 포함할 수 있다.
Description
본 발명은 반도체 집적 회로에 관한 것으로, 보다 구체적으로는 저항변화 메모리 소자 및 장치, 그 제조 방법과 이를 포함하는 시스템에 관한 것이다.
전자 기기는 초고집적화, 초고속화 및 초저전력화된 반도체 소자를 요구하며, 이에 따라 DRAM, 플래시 메모리를 대체할 메모리 소자에 대한 연구가 활발히 이루어지고 있다.
저항변화 메모리 소자는 차세대 메모리 소자로 각광받고 있으며, 액세스 소자를 통해 셀을 선택하고, 이와 전기적으로 접속된 데이터 저장부의 저항 상태를 변화시켜 데이터를 저장하는 소자이다. 즉, 저항변화 메모리 소자는 인가되는 전압에 따라 저항이 급격히 변화하여 적어도 다른 저항 상태를 스위칭하는 가변 저항물질을 이용하는 것으로, 상변화 메모리 소자(PCRAM), 저항 메모리 소자(ReRAM), 자기 저항 메모리 소자(MRAM)를 대표적인 예로 들 수 있다.
저항변화 메모리 소자는 액세스 소자로 다이오드 또는 트랜지스터를 채용하며, 최근에는 3차원 구조의 트랜지스터를 이용하여 고집적화를 도모하거나, 수평 채널 트랜지스터를 도입하여 고집적화와 더불어 저전력화를 도모하는 등의 다양한 연구가 이루어지고 있다.
이와 같이, 저항변화 메모리 소자는 차세대 소자로서 다양하게 이용될 수 있으며 이를 보다 효율적으로 제조하고 동작시킬 수 있는 방법들이 요구된다.
본 발명의 실시에는 용이하고 단순한 공정으로 제조할 수 있는 저항변화 메모리 소자 및 장치와 그 제조 방법, 이를 포함하는 시스템을 제공한다.
본 기술의 일 실시예에 의한 저항변화 메모리 소자는 제 1 배선; 상기 제 1 배선에 일단이 접속되는 데이터 저장부; 상기 데이터 저장부의 타단에 직렬 접속되며, 제 3 배선에 인가되는 신호에 따라 구동되는 제 1 액세스 소자; 및 상기 제 1 액세스 소자와 제 2 배선 간에 직렬 접속되며, 제 4 배선에 인가되는 신호에 따라 구동되는 제 2 액세스 소자;를 포함할 수 있다.
한편, 본 기술의 일 실시예에 의한 저항변화 메모리 장치는 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 하는 저항변화 메모리 셀 어레이; 상기 저항변화 메모리 셀 어레이 중 선택된 메모리 셀에 대한 쓰기 및 읽기 동작을 제어하는 컨트롤러; 및 상기 컨트롤러의 제어에 따라 상기 저항변화 메모리 셀 어레이 중 적어도 어느 하나를 선택하여 쓰기 또는 읽기 동작을 수행하는 읽기/쓰기 제어 회로;를 포함할 수 있다.
본 기술의 일 실시예에 의한 저항변화 메모리 장치의 동작 방법은 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 하는 저항변화 메모리 셀 어레이와, 상기 저항변화 메모리 셀 어레이 중 선택된 메모리 셀에 대한 쓰기 및 읽기 동작을 제어하는 컨트롤러를 포함하는 저항변화 메모리 장치의 동작 방법으로서, 상기 비트라인, 상기 소스라인, 상기 제 1 워드라인 및 상기 제 2 워드라인에 제 1 레벨의 전압을 공급하는 단계; 상기 제 1 워드라인에 상기 제 1 레벨보다 높은 제 1 전원전압을 공급하고, 상기 제 2 워드라인(WL2)에 상기 제 1 레벨보다 낮은 전압을 공급하며, 선택 비트라인에 상기 제 1 전원전압보다 높은 제 2 전원전압을 공급하고, 선택 소스라인에 상기 제 1 레벨의 전압을 공급하는 단계; 미선택 비트라인에 상기 제 1 레벨의 전압을 공급하고, 미선택 소스라인에 상기 제 1 레벨보다 높고 상기 제 1 전원전압보다 낮은 제 2 레벨의 전압을 공급하여 선택 메모리 셀에 액세스하는 단계;를 포함할 수 있다.
본 기술의 일 실시예에 의한 저항변화 메모리 소자 제조 방법은 라인타입의 소스라인이 형성된 반도체 기판 상부에 제 1 도전물질, 제 1 층간 절연막, 제 2 도전물질 및 제 2 층간 절연막을 순차적으로 형성하고 패터닝하여 상기 소스라인 상부 표면이 노출되는 복수의 제 1 홀을 형성하는 단계; 상기 제 1 홀 내측벽에 게이트 절연막을 형성하고, 게이트 절연막이 형성된 상기 제 1 홀 내부에 채널 영역을 형성하는 단계; 상기 채널 영역 상부에 불순물을 주입하여 접합 영역을 형성하는 단계; 전체 구조 상에 제 3 층간 절연막을 형성하고, 상기 접합 영역 상부가 노출되도록 패터닝하여 제 2 홀을 형성하는 단계; 상기 제 2 홀 내부에 데이터 저장부를 형성하는 단계; 및 상기 데이터 저장부와 전기적으로 접속되는 비트라인을 형성하는 단계;를 포함할 수 있다.
다른 관점에서, 본 기술의 일 실시예에 의한 프로세서는 외부로부터 신호를 수신하여 명령어의 해독, 추출, 입력, 출력을 수행하는 제어부; 상기 제어부의 명령어 해독 결과에 따라 연산을 수행하는 연산부; 및 상기 제어부와 상기 연산부가 동작하는 데 사용되는 데이터 및 주소를 저장하는 저장부;를 포함하고, 상기 저장부는, 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 하는 저항변화 메모리 셀 어레이를 포함할 수 있다.
다른 관점에서, 본 기술의 일 실시예에 의한 데이터 처리 시스템은 외부장치로부터 입력되는 명령어의 해독, 연산, 비교를 수행하는 컨트롤러; 외부장치와 상기 컨트롤러 간에 명령 및 데이터가 교환될 수 있도록 하는 인터페이스; 어플리케이션, 제어신호, 데이터가 저장되는 주기억장치; 및 프로그램 코드 또는 데이터가 저장되는 보조기억장치;를 포함하고, 상기 주기억장치 및 상기 보조기억장치 중 적어도 어느 하나는, 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 하는 저항변화 메모리 셀 어레이를 포함하는 저항변화 메모리 장치일 수 있다.
본 기술의 다른 실시예에 의한 데이터 처리 시스템은 저항변화 메모리 셀 어레이와, 상기 저항변화 메모리 셀 어레이의 동작을 제어하는 컨트롤러를 구비하는 저항변화 메모리 장치; 및 호스트의 요구에 응답하여 상기 저항변화 메모리 장치를 액세스하는 메모리 컨트롤러;를 포함하고, 상기 메모리 셀 어레이는, 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 할 수 있다.
또 다른 관점에서 본 기술의 일 실시예에 의한 전자 시스템은 외부로부터 입력되는 명령어의 해독, 연산, 비교를 수행하는 프로세서; 상기 프로세서가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호가 저장되는 동작 메모리; 상기 프로세서에 의해 액세스되는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 동작을 제어하는 컨트롤러를 구비하는 저항변화 메모리 장치; 및 상기 프로세서와 사용자 간의 데이터 입출력 환경을 제공하는 사용자 인터페이스;를 포함하고, 상기 메모리 셀 어레이는, 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 할 수 있다.
본 기술에 의하면 워드라인 분리 공정 없이 간단하고 용이하게 저항변화 메모리 소자를 제조할 수 있다.
도 1은 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 구조도,
도 2는 본 발명의 다른 실시예에 의한 저항변화 메모리 소자의 구조도,
도 3은 본 발명의 일 실시예에 의한 저항변화 메모리 셀 어레이의 구조도,
도 4는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 개념도,
도 5는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 동작 원리를 설명하기 위한 도면,
도 6은 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 동작에 따른 전류-전압 특성을 설명하기 위한 도면,
도 7은 본 발명의 일 실시예에 의한 저항변화 메모리 장치의 구성도,
도 8a 내지 8g는 본 발명의 일 실시예에 의한 저항변화 메모리 소자 제조 방법을 설명하기 위한 도면,
도 9는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 사시도,
도 10a 및 10b는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 단면도,
도 11은 본 발명의 일 실시예에 의한 프로세서의 구성도,
도 12 및 13은 본 발명의 일 실시예에 의한 데이터 처리 시스템의 구성도,
도 14 및 도 15는 본 발명의 실시예들에 따른 전자 시스템의 구성도이다.
도 2는 본 발명의 다른 실시예에 의한 저항변화 메모리 소자의 구조도,
도 3은 본 발명의 일 실시예에 의한 저항변화 메모리 셀 어레이의 구조도,
도 4는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 개념도,
도 5는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 동작 원리를 설명하기 위한 도면,
도 6은 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 동작에 따른 전류-전압 특성을 설명하기 위한 도면,
도 7은 본 발명의 일 실시예에 의한 저항변화 메모리 장치의 구성도,
도 8a 내지 8g는 본 발명의 일 실시예에 의한 저항변화 메모리 소자 제조 방법을 설명하기 위한 도면,
도 9는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 사시도,
도 10a 및 10b는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 단면도,
도 11은 본 발명의 일 실시예에 의한 프로세서의 구성도,
도 12 및 13은 본 발명의 일 실시예에 의한 데이터 처리 시스템의 구성도,
도 14 및 도 15는 본 발명의 실시예들에 따른 전자 시스템의 구성도이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 보다 구체적으로 설명한다.
도 1은 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 구조도이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 저항변화 메모리 소자(10)는 일단이 제 1 배선(BL)에 접속된 데이터 저장부(12)와, 데이터 저장부(12)의 타단과 제 2 배선(SL) 간에 직렬 접속되며 제 3 배선(WL1)과 제 4 배선(WL2)에 인가되는 신호에 의해 구동되는 복수의 액세스 소자(14)를 포함할 수 있다.
데이터 저장부(12)는 가변저항 소자를 이용하여 구성할 수 있으며, 예를 들어 GST와 같은 칼코게나이드계 화합물, 전이금속 산화물, 강유전체, 강자성체, 페로브스카이트 등과 같은 물질이 적용될 수 있으나 이에 한정되는 것은 아니다. 즉, 데이터 저장부(12)는 그 양단에 인가되는 전압 또는 전류에 의해 서로 다른 저항 상태를 스위칭하는 가변저항 특성이 있는 물질을 이용하여 구성할 수 있다.
액세스 소자(14)는 예를 들어 한 쌍의 트랜지스터를 직렬 연결하여 구성할 수 있다. 도 1에는 NMOS 트랜지스터를 이용하여 액세스 소자(14)를 구현한 예를 도시하였다.
액세스 소자(14)는 일단이 데이터 저장부(12)의 타단에 접속되어 제 1 워드라인(WL1)에 인가되는 전압에 의해 구동되는 제 1 액세스 소자(14a) 및, 제 1 액세스 소자의 타단과 제 2 배선(SL) 간에 접속되어 제 2 워드라인(WL2)에 인가되는 전압에 의해 구동되는 제 2 액세스 소자(14b)를 포함할 수 있다.
도 2는 본 발명의 다른 실시예에 의한 저항변화 메모리 소자의 구조도이다.
도 2에서 알 수 있는 바와 같이, 저항변화 메모리 소자(10-1)의 액세스 소자(16)는 PMOS 트랜지스터(16a, 16b)로 구현하는 것도 가능하다.
액세스 소자는 도 1 및 도 2에 도시한 예에 한정되지 않으며, 제 1 워드라인(WL1) 및 제 2 워드라인(WL2)에 의해 각각 구동되도록 구현할 수 있다면 어떠한 형태이든 채택 가능함은 물론이다.
도 3은 본 발명의 일 실시예에 의한 저항변화 메모리 셀 어레이의 구조도이다.
도 3을 참조하면 저항변화 메모리 셀 어레이(20)는 복수의 비트라인(B1~Bi, Bi+1, Bi+2~Bn)과 복수의 소스라인(SL1~SLj, SLj+1, SLj+2~SLm) 간에 접속되는 복수의 메모리 셀들을 포함한다. 각 메모리 셀들은 도 1 또는 도 2에 도시한 것과 같은 구조를 가질 수 있으며, 도 3에는 특히 NMOS 트랜지스터로 한 쌍의 액세스 소자(14a, 14b)를 구현한 예를 나타내었다. 한 쌍의 액세스 소자 중 데이터 저장부(12)와 인접해 있는 제 1 액세스 소자(14a)는 제 1 워드라인(WL1)에 의해 구동될 수 있고, 소스라인(SL)과 인접해 있는 제 2 액세스 소자(14b)는 제 2 워드라인(WL2)에 의해 구동될 수 있다.
특히, 본 발명에 의한 저항변화 메모리 셀 어레이(20)에 구비된 모든 메모리 셀의 제 1 액세스 소자(14a)는 제 1 워드라인(WL1)에 의해 구동되고, 모든 제 2 액세스 소자(14b)는 제 2 워드라인(WL2)에 의해 구동된다. 즉, 제 1 워드라인(WL1)은 제 1 액세스 소자(14a)들에 공통 접속되고, 제 2 워드라인(WL2)은 제 2 액세스 소자(14b)들에 공통 접속된다.
따라서 비트라인(BL), 워드라인(WL) 및 소스라인(SL)에 인가되는 전압 조건을 적절히 조절하여 특정 메모리 셀에 접근하는 랜덤 액세스 동작을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 개념도이고, 도 5는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 동작 원리를 설명하기 위한 도면이다.
본 실시예에서는 예를 들어 도 3의 메모리 셀 어레이(20)에서 특정 셀(A)에 대한 랜덤 액세스 동작을 수행하는 경우를 설명한다.
도 4에 도시한 것과 같이, 본 발명의 일 실시예에 의한 저항변화 메모리 소자는 반도체층 상에 지정된 간격 이격되어 형성되는 한 쌍의 게이트 전극(G1, G2), 한 쌍의 게이트 전극(G1, G2) 일측의 반도체층에 형성되는 제 1 접합 영역(P+) 및 한 쌍의 게이트 전극(G1, GG2) 타측의 반도체층에 형성되는 제 2 접합 영역(N+)으로 그 구조를 등가할 수 있다. 제 1 게이트 전극(G1)에 인접한 제 1 접합 영역(P+)에는 비트라인(BLi)이 연결되고, 제 2 게이트 전극(G2)에 인접한 제 2 접합 영역(N+)에는 소스라인(SLj)이 연결될 수 있다. 아울러, 제 1 게이트 전극(G1)에는 제 1 워드라인(WL1)이 연결되고 제 2 게이트 전극(G2)에는 제 2 워드라인(WL2)이 연결될 수 있다.
메모리 셀(A)에 대한 접근 동작을 도 5를 참조하여 설명하면 다음과 같다.
먼저, 비트라인(BLi), 소스라인(SLj), 제 1 및 제 2 워드라인(WL1, WL2)에 인가되는 전압 레벨이 접지전압 레벨인 경우 전류의 흐름은 없다. 도 5의 (a)에서 알 수 있는 바와 같이, 이러한 전압 조건에서 전자의 에너지 대역도(Ec)와 정공의 에너지 대역도(Ev)를 살펴보면 전자와 정공이 열적 평형 상태에 있는 것을 알 수 있다.
이러한 상태에서, 제 2 워드라인(WL2)에 음(-)전압을 공급하고, 제 1 워드라인(WL1)에 제 1 전원전압을 제공하는 한편 선택 비트라인(BLi)에 제 2 전원전압을 공급하며, 소스라인(SLj)에 인가되는 전압은 접지전압 레벨을 유지한다. 여기에서, 제 1 전원전압은 제 2 전원전압보다 낮은 레벨일 수 있다. 그러면 제 2 워드라인(WL2)과 반도체층 사이의 채널 영역에 비트라인(BLi)에서 제공되는 정공이 축적된다. 이 때의 에너지 대역도를 도 5의 (b)에 도시하였다.
이와 같이 축적된 정공에 의해 제 2 워드라인(WL2)과 반도체층 사이의 채널 영역의 전위가 증가하여 소스라인(SLj) 영역의 전자가 비트라인(BLi) 영역으로 이동되어 비트라인(BLi)과 소스라인(SLj) 사이에 전류가 흐르게 된다. 도 5(c)는 이러한 상태의 에너지 대역도를 나타낸다.
선택된 메모리 셀(A)은 상기와 같은 전압 조건에 의해 액세스 되고, 미선택된 메모리 셀들에 대해서는 비트라인에 접지전압, 소스라인에 접지전압 보다 높고 제 1 전원전압보다 낮은 저전압을 인가하여 액세스 되지 않도록 한다. 즉, 선택 메모리 셀(A)은 비트라인(BLi)과 제 2 워드라인(WL2) 간의 전위차가 0V 이상이 되도록 전압을 인가하고, 미선택 메모리 셀은 제 2 워드라인(WL2)과 소스라인(SLj) 간의 전위 차가 0V보다 작고 제 1 워드라인(WL1)과 비트라인(BLi) 간의 전위가가 0V 이상이 되도록 전압을 인가한다. 따라서, 선택 메모리 셀(A)의 액세스 소자(14)는 턴온되고 미선택 메모리 셀의 액세스 소자는 턴오프될 수 있다.
이와 같이 하여 선택된 메모리 셀에 대해서 프로그램 동작을 수행할 때에는 비트라인에 제 2 전원전압을 제 1 프로그램 전압으로 인가하여 셋(set) 상태 즉, 논리 0 레벨의 데이터를 기록하고, 비트라인에 접지전압 레벨의 전압을 제 2 프로그램 전압으로 인가하여 리셋(reset) 상태 즉, 논리 1 레벨의 데이터를 기록할 수 있다. 아울러, 리드 동작을 수행할 경우에는 선택 비트라인에 제 1 프로그램 전압과 제 2 프로그램 전압의 중간 레벨을 갖는 리드전압을 인가할 수 있다.
본 발명의 일 실시예에서, 제 1 전원전압은 3V, 제 2 전원전압은 5V, 리드전압은 2V, 음(-)전압은 -1V, 저전압은 1V로 설정될 수 있으나 이에 한정되는 것은 아니다.
도 6은 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 동작에 따른 전류-전압 특성을 설명하기 위한 도면이다.
본 발명의 저항변화 메모리 셀 어레이는 액세스 소자들이 제 1 워드라인(WL1) 및 제 2 워드라인(WL2)을 공통으로 사용한다. 따라서, 특정 메모리 셀에 접근하기 위해서는 소스라인 및 비트라인의 전압 조건을 변경해야 한다. 어떠한 셀에도 접근하지 않은 경우에는 모든 배선들(WL1, WL2, BL1~BLn, SL1~SLm)이 접지전압 레벨을 갖도록 한다. 특정 셀에 접근하고자 하는 경우에는 해당 셀이 접속된 비트라인(BL)에 하이 레벨의 전압을 인가하고, 미선택된 셀이 접속된 소스라인(SL)은 접지전압 레벨보다 높고 하이 레벨보다 낮은 레벨의 전압을 인가한다. 아울러, 제 1 워드라인(WL1)에는 하이 레벨의 전압을 인가하고 제 2 워드라인(WL2)에는 음전압을 인가한다.
그러면 비트라인(BL)에 인가되는 전압이 상승함에 따라 선택된 메모리 셀(Sel)에서는 액세스 소자가 턴온되어 소스라인(SL)으로부터 비트라인(BL)으로 점차 많은 전류가 흐르게 되고, 미선택된 메모리 셀(UnSel)에서는 액세스 소자가 턴오프 상태를 유지하여 전류가 흐르지 않게 된다.
이상에서는 특정 메모리 셀에 대한 액세스 동작을 설명하였으나, 본 발명은 이에 한정되지 않으며 페이지 단위의 액세스 또한 가능하다. 본 발명에 의한 저항변화 메모리 장치에서 하나의 페이지란 하나의 소스라인에 접속된 메모리 셀들을 일컬을 수 있다.
예를 들어 도 3에 도시한 저항변화 메모리 셀 어레이(20)에서 소스라인(SLj)에 연결된 셀들에 대한 페이지 단위의 액세스를 수행하는 경우를 설명한다.
이를 위해 제 2 워드라인(WL2)에 음(-)전압을 공급하고, 제 1 워드라인(WL1)에 제 1 전원전압을 인가하는 한편 비트라인(BL1~BLn)에 제 2 전원전압을 공급하며, 선택된 소스라인(SLj)에 인가되는 전압은 전지전압 레벨을 유지한다. 이에 따라 제 2 워드라인(WL2)과 반도체층 사이의 채널 영역의 전위가 증가하여 선택된 소스라인(SLj) 영역의 전자가 비트라인(BL1~BLn) 영역으로 이동되어 비트라인(BL1~BLn)과 소스라인(SLj) 사이에 전류가 흐르게 된다.
선택된 소스라인(SLj)에 접속된 메모리 셀들은 상기와 같은 전압 조건에 의해 액세스 되고, 미선택된 소스라인에 대해서는 접지전압 보다 높고 제 1 전원전압보다 낮은 레벨의 저전압을 인가하여 액세스 되지 않도록 한다.
선택된 페이지에 대해 프로그램을 수행할 때 셋 상태로의 프로그램을 위해서는 비트라인에 제 2 전원전압을, 리셋 상태로의 프로그램을 위해서는 비트라인에 접지전압을 인가할 수 있다. 또한, 선택된 페이지에 대한 리드 동작시에는 비트라인에 리드전압(제 1 전원전압과 제 2 전원전압의 중간 레벨)을 인가할 수 있다.
도 7은 본 발명의 일 실시예에 의한 저항변화 메모리 장치의 구성도이다.
도 7을 참조하면, 본 발명의 일 실시예에 의한 저항변화 메모리 장치(30)는 메모리 셀 어레이(310), 로우 디코더(X-DEC, 320), 컬럼 디코더(Y-DEC, 330), 읽기/쓰기 제어 회로(WD/SA, 340), 입출력 회로 블럭(350) 및 컨트롤러(360)를 포함할 수 있다.
메모리 셀 어레이(310)는 예를 들어 도 3에 도시한 저항변화 메모리 셀 어레이를 이용하여 구성할 수 있다. 따라서, 메모리 셀 어레이(310) 내의 복수의 메모리 셀은 데이터 저장부와 소스라인 사이에 직렬 접속되는 한 쌍의 액세스 소자를 포함하고, 데이터 저장부 측에 위치하는 제 1 액세스 소자는 제 1 워드라인(WL1)에 공통 접속되고, 소스라인 측에 위치하는 제 2 액세스 소자는 제 2 워드라인(WL2)에 공통 접속된다.
로우 디코더(320) 및 컬럼 디코더(330)는 각각 외부 어드레스를 인가받으며, 컨트롤러(360)의 제어에 의해 메모리 셀 어레이(310) 내의 접근하고자 하는 로우 어드레스 및 컬럼 어드레스 즉, 비트라인 주소 및 소스라인 주소를 디코딩한다.
읽기/쓰기 제어 회로(340)는 입출력 회로 블럭(350)로부터 데이터를 제공받아, 컨트롤러(360)의 제어에 의해 메모리 셀 어레이(310)에 프로그램하거나, 컨트롤러(360)의 제어에 의해 메모리 셀 어레이(310)의 선택된 메모리 셀로부터 독출된 데이터를 입출력 회로 블록(350)으로 제공한다.
특정 메모리 셀 또는 특정 페이지에 대한 액세스를 위해 컨트롤러(360)는 제 1 워드라인(WL1)에 예를 들어 3V 정도의 제 1 전원전압을 제공하고 제 2 워드라인(WL2)에 음전압을 제공한다. 아울러, 선택할 메모리 셀이 접속된 소스라인에는 접지전압을 제공하고, 미선택된 소스라인에는 제 1 전원전압보다 낮고 접지전압 레벨보다 높은 예를 들어 1V 정도의 저전압을 제공한다. 또한, 선택할 메모리 셀이 접속된 비트라인에는 예를 들어 제 2 전원전압을 제공하고, 미선택 비트라인에는 접지전압을 제공한다.
이와 같은 전압 조건으로 특정 셀, 또는 특정 페이지에 대한 접근이 이루어지면 비트라인에 프로그램 전압, 리드 전압을 인가하여 프로그램 또는 리드를 수행할 수 있다.
도 8a 내지 8g는 본 발명의 일 실시예에 의한 저항변화 메모리 소자 제조 방법을 설명하기 위한 도면이다.
먼저, 도 8a에 도시한 것과 같이, 반도체 기판(101) 상에 반도체 기판(101)과 수직하는 방향으로 지정된 높이를 갖는 복수의 소스라인(103)을 라인타입으로 형성한다. 각 소스라인(103)은 지정된 간격 이격되도록 형성되며, 반도체 기판(101)을 에피텍셜 성장 방식으로 성장시킨 후 라인 타입으로 패터닝하는 등의 방법에 의해 형성될 수 있다.
소스라인(103)이 형성되면, 도 8b에 도시한 것과 같이 소스라인 사이와 상부에 절연막(105,107)을 형성하고, 절연막(107) 상에 제 1 도전물질(109), 제 1 층간 절연막(111), 제 2 도전물질(113) 및 제 2 층간 절연막(115)을 순차적으로 형성한다.
다음, 도 8c에 도시한 것과 같이, 제 2 층간 절연막(115), 제 2 도전물질(113), 제 1 층간 절연막(111), 제 1 도전물질(109) 및 절연막(107)을 홀 타입으로 식각하여 소스라인(103) 상부 표면이 노출되는 복수의 홀(117)을 형성한다. 도 8c에서 알 수 있는 바와 같이, 각 홀(117)은 지정된 간격을 갖도록 이격된다. 아울러, 홀(117) 간의 간격은 셀간 간섭 현상을 방지할 수 있는 거리로 결정될 수 있다.
복수의 홀(117) 내측벽에는 게이트 절연막(119)이 형성되며 이를 도 8d에 도시하였다.
게이트 절연막(119)이 형성된 홀(117) 내부에는 도 8e에 도시한 것과 같이 채널 영역(121)이 형성된다. 채널 영역(121)은 에피텍셜 성장 방식에 의해 형성하거나, 홀(117) 내부에 도핑된 실리콘층을 매립함으로써 형성할 수 있다. 아울러, 채널 영역(121)을 형성한 후에는 채널 영역 상부에 불순물을 주입하여 접합 영역(드레인 영역)으로 동작하도록 한다.
이후, 도 8f에 도시한 것과 같이, 전체 구조 상에 제 3 층간 절연막(123)을 형성하고, 채널 영역(121) 상단의 접합 영역이 노출되도록 홀 타입으로 패터닝한다. 그리고, 제 3 층간 절연막(123)에 형성된 홀 내에 데이터 저장부(125)를 형성한다.
데이터 저장부(125)는 저항변화 물질을 이용하여 형성할 수 있다. 데이터 저장부(125)는 가열 전극과 GST와 같은 상변화 물질을 이용하여 형성하거나, 페로브스카이트, 전이금속산화물 등으로 형성하는 것도 가능하다.
데이터 저장부(125)를 형성한 후에는 도 8g와 같이 데이터 저장부(125) 상에 소스라인(103)과 수직하는 방향으로 비트라인(127)을 형성한다.
9는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 사시도이고, 도 10a 및 10b는 본 발명의 일 실시예에 의한 저항변화 메모리 소자의 단면도이다. 도 10a는 도 9에 도시한 사시도에서 X 방향에 대한 단면도를 나타내고, 도 10b는 Y 방향에 대한 단면도를 나타낸다.
소스라인(103)으로부터 상부로 연장되는 채널 영역(121) 주위에 제 1 도전물질(109) 및 제 2 도전물질(113)이 형성된다. 소스라인 측에 인접하여 위치하는 제 1 도전물질(109)은 제 2 워드라인으로 작용하고, 비트라인 측에 인접하여 위치하는 제 2 도전물질(113)은 제 1 워드라인으로 작용하여 한 쌍의 액세스 소자를 이룬다.
채널 영역(121) 상부에는 데이터 저장부(125)가 형성되며, 비트라인(127) 및 소스라인(103), 그리고 제 1 및 제 2 도전물질(109, 113)에 인가되는 전압에 따라 액세스 소자를 턴온/턴오프시킬 수 있다. 그리고, 턴온된 액세스 소자를 통해 선택된 메모리 셀에 대해서 프로그램 및 리드 동작을 수행할 수 있다.
특히 도 8a 내지 8g에서 살펴 본 바와 같이, 본 발명의 일 실시예에 의한 저항변화 메모리 소자는 제조시 워드라인 분리 공정이 수반되지 않는다. 따라서, 초고집적화되는 반도체 메모리 소자의 제조 공정시 워드라인 분리 공정을 생략할 수 있고, 분리된 워드라인을 제어하기 위한 복잡한 콘택 공정 및 배선 레이아웃 등이 불필요하게 된다.
도 11은 본 발명의 일 실시예에 의한 시스템의 일 예인 프로세서의 구성도이다.
도 11을 참조하면, 프로세서(40)는 제어부(410), 연산부(420), 저장부(430) 및 캐시 메모리부(440)를 포함할 수 있다.
제어부(410)는 외부로부터 신호를 수신하여 명령어의 해독이나 추출, 데이터의 입력이나 출력, 처리 등을 수행하는 등 프로세서(40)의 전반적인 동작을 제어한다.
연산부(420)는 제어부(410)가 명령어를 해독한 결과에 따라 여러가지 사칙 연산 또는 논리 연산을 수행한다. 연산부(420)는 적어도 하나의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU)를 포함할 수 있다.
저장부(430)는 레지스터로 기능할 수 있으며 프로세서(40) 내에서 데이터를 저장하는 부분이다. 저항부(430)는 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 및 그 외 다양한 레지스터를 포함할 수 있다. 저장부(430)는 연산부(420)에서 연산을 수행하는 데이터, 수행 결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 기억할 수 있다.
이러한 저장부(430)는 예를 들어 도 1 또는 도 2에 도시한 저항변화 메모리 소자로 이루어진 메모리 셀 어레이를 구비하는 도 7에 도시한 저항변화 메모리 장치(30)를 도입하여 구현할 수 있다. 다시 말해, 저장부(430)는 비트라인에 일단이 접속되는 데이터 저장부와, 데이터 저장부와 소스라인 간에 직렬 접속되어 각각 제 1 및 제 2 워드라인에 의해 구동되는 제 1 및 제 2 의 액세스 소자를 포함하는 메모리 소자를 단위 메모리 셀로 하며, 제 1 워드라인이 각 메모리 셀의 제 1 액세스 소자에 공통 접속되고, 제 2 워드라인이 각 메모리 셀의 제 2 액세스 소자에 공통 접속된 구조를 갖는 메모리 소자를 이용하는 메모리 장치일 수 있다.
캐시 메모리부(440)는 임시 저장 공간으로 작용한다.
도 11에 도시한 프로세서(40)는 전자장치의 중앙처리장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP)), 어플리케이션 프로세서(Application Processor; AP) 등이 될 수 있다.
도 12 및 13은 본 발명의 일 실시예에 의한 시스템 중 데이터 처리 시스템의 구성도이다.
먼저, 도 12에 도시한 데이터 처리 시스템(50)은 컨트롤러(510), 인터페이스(520), 주기억장치(530) 및 보조기억장치(540)를 포함할 수 있다.
데이터 처리 시스템(50)은 데이터를 처리하는 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있으며, 컴퓨터 서버, 개인 휴대 단말기, 휴대용 컴퓨터, 웹 테이블릿 컴퓨터, 무선 단말기, 이동통신 단말기, 디지털 콘텐츠 플레이어, 카메라, 위성항법장치, 비디오 카메라, 녹음기, 텔레메틱스 장치, AV 시스템, 스마트 TV 등의 전자장치일 수 있다.
다른 실시예에서, 데이터 처리 시스템(50)은 데이터 저장 장치일 수 있으며, 하드디스크, 광학 드라이브, 고상 디스크, DVD 등과 같은 디스크 형태이거나, USB(Universal Serial Bus)메모리, 시큐어 디지털(Secure Digital; SD) 카드, 메모리 스틱, 스마트 미디어 카드, 내외장 멀티미디어 카드, 컴펙트 플래시 카드 등의 카드 형태일 수 있다.
컨트롤러(510)는 주기억장치(530)와 인터페이스(520) 사이에서 데이터의 교환을 제어하며, 이를 위해 외부에서 인터페이스(520)를 통해 입력된 명령어들의 해독, 시스템에 저장된 자료의 연산, 비교 등의 동작 전반을 제어한다.
인터페이스(520)는 외부장치와 데이터 처리 시스템(50) 간에 명령 및 데이터가 교환될 수 있는 환경을 제공한다. 인터페이스(520)는 데이터 처리 시스템(50)의 적용 환경에 따라 입력장치(키보드, 키패드, 마우스, 음성 인식장치 등), 출력장치(디스플레이, 스피커)를 포함하는 맨-머신 인터페이스 장치이거나, 또는 카드 인터페이스 장치, 또는 디스크 인터페이스 장치(IDE(Integrated Drive Electronics), SCSI(Small Computer System Interface), SATA(Serial Advanced Technology Attachment), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association 등) 등일 수 있다.
주기억장치(530)는 데이터 처리 시스템(50)이 동작하는 데 필요한 어플리케이션, 제어신호, 데이터 등을 저장하며, 보조기억장치(540)로부터 프로그램이나 자료를 이동시켜 실행시킬 수 있는 기억 장소로 기능한다. 주기억장치(530)는 비휘발성 특성을 갖는 메모리 장치를 이용하여 구현할 수 있으며, 예를 들어 도 7에 도시한 저항변화 메모리 장치가 이용될 수 있다.
보조기억장치(540)는 프로그램 코드나 데이터 등을 보관하기 위한 공간이며, 고용량의 기억장치일 수 있다. 보조기억장치(540)는 예를 들어 도 7에 도시한 저항변화 메모리 장치가 이용될 수 있다.
즉, 주기억장치(530) 및 보조기억장치(540)는 예를 들어 도 1 또는 도 2에 도시한 저항변화 메모리 소자로 이루어진 메모리 셀 어레이를 구비하는 도 7에 도시한 저항변화 메모리 장치(30)를 도입하여 구현할 수 있다. 다시 말해, 주기억장치(530)는 비트라인에 일단이 접속되는 데이터 저장부와, 데이터 저장부와 소스라인 간에 직렬 접속되어 각각 제 1 및 제 2 워드라인에 의해 구동되는 제 1 및 제 2 의 액세스 소자를 포함하는 메모리 소자를 단위 메모리 셀로 하며, 제 1 워드라인이 각 메모리 셀의 제 1 액세스 소자에 공통 접속되고, 제 2 워드라인이 각 메모리 셀의 제 2 액세스 소자에 공통 접속된 구조를 갖는 메모리 소자를 이용하는 메모리 장치일 수 있다.
도 13에 도시한 데이터 처리 시스템(60)은 메모리 컨트롤러(610) 및 저항변화 메모리 장치(620)를 포함할 수 있다.
메모리 컨트롤러(610)는 호스트의 요구에 응답하여 저항변화 메모리 장치(620)를 액세스 하도록 구성되며, 이를 위해 프로세서(611), 동작 메모리(613), 호스트 인터페이스(615) 및 메모리 인터페이스(617)를 구비할 수 있다.
프로세서(611)는 메모리 컨트롤러(610)의 전반적인 동작을 제어하고, 동작 메모리(613)는 메모리 컨트롤러(610)가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호 등이 저장될 수 있다.
호스트 인터페이스(615)는 호스트와 메모리 컨트롤러(610) 사이의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행하고, 메모리 인터페이스(617)은 메모리 컨트롤러(610)와 저항변화 메모리 장치(620)간의 데이터/제어신호 교환을 위한 프로토콜 변환을 수행한다.
저항변화 메모리 장치(620)는 비트라인에 일단이 접속되는 데이터 저장부와, 데이터 저장부와 소스라인 간에 직렬 접속되어 각각 제 1 및 제 2 워드라인에 의해 구동되는 제 1 및 제 2 의 액세스 소자를 포함하는 메모리 소자를 단위 메모리 셀로 하며, 제 1 워드라인이 각 메모리 셀의 제 1 액세스 소자에 공통 접속되고, 제 2 워드라인이 각 메모리 셀의 제 2 액세스 소자에 공통 접속된 구조를 갖는 메모리 소자를 이용하는 메모리 장치일 수 있으며, 예를 들어 도 7에 도시한 메모리 장치가 이용될 수 있다.
한편, 도 13에 도시한 데이터 처리 시스템은 디스크 장치로 활용되거나, 또는 휴대용 전자 기기의 내/외장 메모리 카드로 이용되거나, 이미지 프로세서 및 그 외의 응용 칩셋으로 이용될 수 있다.
또한, 메모리 컨트롤러(610)에 구비되는 동작 메모리는 도 7에 도시한 메모리 장치를 이용하여 구현할 수 있다.
도 14 및 도 15는 본 발명의 실시예들에 따른 전자 시스템의 구성도이다.
도 14에 도시한 전자 시스템(70)은 프로세서(701), 메모리 컨트롤러(703), 저항변화 메모리 장치(705), 입출력 장치(707) 및 기능모듈(700)을 포함할 수 있다.
메모리 컨트롤러(703)는 프로세서(701)의 제어에 따라 저항변화 메모리 장치(705)의 데이터 처리 동작, 예를 들어 프로그램, 리드 등의 동작을 제어할 수 있다.
저항변화 메모리 장치(705)에 프로그램된 데이터는 프로세서(701) 및 메모리 컨트롤러(703)의 제어에 따라 입출력 장치(707)를 통해 출력될 수 있다. 이를 위해 입출력 장치(707)는 디스플레이 장치, 스피커 장치 등을 포함할 수 있다.
입출력 장치(707)는 또한 입력 장치를 포함할 수 있으며, 이를 통해 프로세서(701)의 동작을 제어하기 위한 제어 신호, 또는 프로세서(701)에 의해 처리될 데이터를 입력할 수 있다.
본 발명의 다른 실시예에서, 메모리 컨트롤러(703)는 프로세서(701)의 일부로 구현되거나 프로세서(701)와 별도의 칩셋으로 구현될 수 있다.
저항변화 메모리 장치(705)는 비트라인에 일단이 접속되는 데이터 저장부와, 데이터 저장부와 소스라인 간에 직렬 접속되어 각각 제 1 및 제 2 워드라인에 의해 구동되는 제 1 및 제 2 의 액세스 소자를 포함하는 메모리 소자를 단위 메모리 셀로 하며, 제 1 워드라인이 각 메모리 셀의 제 1 액세스 소자에 공통 접속되고, 제 2 워드라인이 각 메모리 셀의 제 2 액세스 소자에 공통 접속된 구조를 갖는 메모리 소자를 이용하는 메모리 장치일 수 있으며, 예를 들어 도 7에 도시한 메모리 장치가 이용될 수 있다.
기능모듈(700)은 도 14에 도시한 전자 시스템(70)의 적용 예에 따라 선택된 기능을 수행할 수 있는 모듈이 될 수 있으며, 도 14에는 통신모듈(709)와 이미지 센서(711)를 그 예로 나타내었다.
통신모듈(709)은 전자 시스템(70)이 유선 또는 무선 통신망에 접속하여 데이터 및 제어신호를 교환할 수 있는 통신 환경을 제공한다.
이미지 센서(711)는 광학 이미지를 디지털 이미지 신호들로 변환하여 프로세서(701) 및 메모리 컨트롤러(703)로 전달한다.
통신모듈(709)을 구비한 경우, 도 14의 전자 시스템(70)은 무선통신 단말기와 같은 휴대용 통신기기일 수 있다. 이미지 센서(711)를 구비한 경우 전자 시스템(70)은 디지털 카메라, 디지털 캠코더, 또는 이들 중 어느 하나가 부착된 전자 시스템(PC, 노트북, 이동통신 단말기 등)일 수 있다.
도 15에 도시한 전자 시스템(80)은 카드 인터페이스(801), 메모리 컨트롤러(803) 및 저항변화 메모리 장치(805)를 포함할 수 있다.
도 15에 도시한 전자 시스템(80)은 메모리 카드 또는 스마트 카드의 예시도도, PC카드, 멀티미디어 카드, 임베디드 멀티미디어 카드, 시큐어 디지털 카드, USB 드라이브 중 어느 하나가 될 수 있다.
카드 인터페이스(801)는 호스트의 프로토콜에 따라 호스트와 메모리 컨트롤러(803) 사이에서 데이터 교환을 인터페이싱한다. 일 실시예에서, 카드 인터페이스(801)는 호스트가 사용하는 프로토콜을 지원할 수 있는 하드웨어, 또는 호스트가 사용하는 프로토콜을 지원하는 하드웨어에 탑재된 소프트웨어, 또는 신호 전송 방식을 의미할 수 있다.
메모리 컨트롤러(803)는 저항변화 메모리 장치(805)와 카드 인터페이스(801) 사이에서 데이터 교환을 제어한다.
저항변화 메모리 장치(805)는 도 7에 도시한 메모리 장치가 이용될 수 있다. 즉, 비트라인에 일단이 접속되는 데이터 저장부와, 데이터 저장부와 소스라인 간에 직렬 접속되어 각각 제 1 및 제 2 워드라인에 의해 구동되는 제 1 및 제 2 의 액세스 소자를 포함하는 메모리 소자를 단위 메모리 셀로 하며, 제 1 워드라인이 각 메모리 셀의 제 1 액세스 소자에 공통 접속되고, 제 2 워드라인이 각 메모리 셀의 제 2 액세스 소자에 공통 접속된 구조를 갖는 메모리 소자를 이용하는 메모리 장치일 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10, 10-1 : 저항변화 메모리 소자
12 : 데이터 저장부
14, 16 : 액세스 소자
101 : 반도체 기판
103 : 소스라인
105, 107 : 절연막
109, 113 : 도전물질
111, 115, 123 : 층간 절연막
117 : 홀
119 : 게이트 절연막
121 : 채널 영역
125 : 데이터 저장부
127 : 비트라인
12 : 데이터 저장부
14, 16 : 액세스 소자
101 : 반도체 기판
103 : 소스라인
105, 107 : 절연막
109, 113 : 도전물질
111, 115, 123 : 층간 절연막
117 : 홀
119 : 게이트 절연막
121 : 채널 영역
125 : 데이터 저장부
127 : 비트라인
Claims (27)
- 제 1 배선;
상기 제 1 배선에 일단이 접속되는 데이터 저장부;
상기 데이터 저장부의 타단에 직렬 접속되며, 제 3 배선에 인가되는 신호에 따라 구동되는 제 1 액세스 소자; 및
상기 제 1 액세스 소자와 제 2 배선 간에 직렬 접속되며, 제 4 배선에 인가되는 신호에 따라 구동되는 제 2 액세스 소자;
를 포함하는 저항변화 메모리 소자. - 제 1 항에 있어서,
상기 제 1 배선은 비트라인이고, 상기 제 2 배선은 소스라인인 저항변화 메모리 소자. - 제 1 항에 있어서,
상기 제 3 배선은 제 1 워드라인이고, 상기 제 4 배선은 제 2 워드라인인 저항변화 메모리 소자. - 제 1 항에 있어서,
상기 데이터 저장부는, 상변화 물질, 페로브스카이트, 전이금속산화물 중 어느 하나를 포함하는 저항변화 메모리 소자. - 제 1 항에 있어서,
상기 제 1 액세스 소자 및 상기 제 2 액세스 소자는 NMOS 트랜지스터인 저항변화 메모리 소자. - 제 1 항에 있어서,
상기 제 1 액세스 소자 및 상기 제 2 액세스 소자는 PMOS 트랜지스터인 저항변화 메모리 소자. - 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 하는 저항변화 메모리 셀 어레이;
상기 저항변화 메모리 셀 어레이 중 선택된 메모리 셀에 대한 쓰기 및 읽기 동작을 제어하는 컨트롤러; 및
상기 컨트롤러의 제어에 따라 상기 저항변화 메모리 셀 어레이 중 적어도 어느 하나를 선택하여 쓰기 또는 읽기 동작을 수행하는 읽기/쓰기 제어 회로;
를 포함하는 저항변화 메모리 장치. - 제 7 항에 있어서,
상기 저항변화 메모리 셀 어레이를 구성하는 상기 단위 메모리 셀의 각 제 1 액세스 소자는 상기 제 1 워드라인에 공통 접속되고,
상기 단위 메모리 셀의 각 제 2 액세스 소자는 상기 제 2 워드라인에 공통 접속되는 저항변화 메모리 장치. - 제 7 항에 있어서,
상기 데이터 저장부는, 상변화 물질, 페로브스카이트, 전이금속산화물 중 어느 하나를 포함하는 저항변화 메모리 장치. - 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 하는 저항변화 메모리 셀 어레이와, 상기 저항변화 메모리 셀 어레이 중 선택된 메모리 셀에 대한 쓰기 및 읽기 동작을 제어하는 컨트롤러를 포함하는 저항변화 메모리 장치의 동작 방법으로서,
상기 비트라인, 상기 소스라인, 상기 제 1 워드라인 및 상기 제 2 워드라인에 제 1 레벨의 전압을 공급하는 단계;
상기 제 1 워드라인에 상기 제 1 레벨보다 높은 제 1 전원전압을 공급하고, 상기 제 2 워드라인(WL2)에 상기 제 1 레벨보다 낮은 전압을 공급하며, 선택 비트라인에 상기 제 1 전원전압보다 높은 제 2 전원전압을 공급하고, 선택 소스라인에 상기 제 1 레벨의 전압을 공급하는 단계;
미선택 비트라인에 상기 제 1 레벨의 전압을 공급하고, 미선택 소스라인에 상기 제 1 레벨보다 높고 상기 제 1 전원전압보다 낮은 제 2 레벨의 전압을 공급하여 선택 메모리 셀에 액세스하는 단계;
를 포함하는 저항변화 메모리 장치의 동작 방법. - 제 10 항에 있어서,
상기 선택 메모리 셀에 액세스하는 단계 이후, 상기 선택 비트라인에 제 1 프로그램 전압 또는 제 2 프로그램 전압을 공급하여 데이터를 기록하는 단계를 더 포함하는 저항변화 메모리 장치의 동작 방법. - 제 10 항에 있어서,
상기 선택 메모리 셀에 액세스하는 단계 이후, 상기 선택 비트라인에 리드전압을 공급하여 데이터를 리드하는 단계를 더 포함하는 저항변화 메모리 장치의 동작 방법. - 라인타입의 소스라인이 형성된 반도체 기판 상부에 제 1 도전물질, 제 1 층간 절연막, 제 2 도전물질 및 제 2 층간 절연막을 순차적으로 형성하고 패터닝하여 상기 소스라인 상부 표면이 노출되는 복수의 제 1 홀을 형성하는 단계;
상기 제 1 홀 내측벽에 게이트 절연막을 형성하고, 게이트 절연막이 형성된 상기 제 1 홀 내부에 채널 영역을 형성하는 단계;
상기 채널 영역 상부에 불순물을 주입하여 접합 영역을 형성하는 단계;
전체 구조 상에 제 3 층간 절연막을 형성하고, 상기 접합 영역 상부가 노출되도록 패터닝하여 제 2 홀을 형성하는 단계;
상기 제 2 홀 내부에 데이터 저장부를 형성하는 단계; 및
상기 데이터 저장부와 전기적으로 접속되는 비트라인을 형성하는 단계;
를 포함하는 저항변화 메모리 소자 제조 방법. - 제 13 항에 있어서,
상기 데이터 저장부는 상변화 물질, 페로브스카이트, 전이금속산화물 중 어느 하나를 이용하여 형성하는 저항변화 메모리 소자 제조 방법. - 제 13 항에 있어서,
상기 비트라인은 상기 소스라인과 수직하는 방향으로 형성하는 저항변화 메모리 소자 제조 방법. - 외부로부터 신호를 수신하여 명령어의 해독, 추출, 입력, 출력을 수행하는 제어부;
상기 제어부의 명령어 해독 결과에 따라 연산을 수행하는 연산부; 및
상기 제어부와 상기 연산부가 동작하는 데 사용되는 데이터 및 주소를 저장하는 저장부;를 포함하고,
상기 저장부는, 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 하는 저항변화 메모리 셀 어레이를 포함하는 저항변화 메모리 장치인 프로세서. - 제 16 항에 있어서,
상기 저항변화 메모리 셀 어레이를 구성하는 상기 단위 메모리 셀의 각 제 1 액세스 소자는 상기 제 1 워드라인에 공통 접속되고, 상기 단위 메모리 셀의 각 제 2 액세스 소자는 상기 제 2 워드라인에 공통 접속되는 프로세서. - 외부장치로부터 입력되는 명령어의 해독, 연산, 비교를 수행하는 컨트롤러;
외부장치와 상기 컨트롤러 간에 명령 및 데이터가 교환될 수 있도록 하는 인터페이스;
어플리케이션, 제어신호, 데이터가 저장되는 주기억장치; 및
프로그램 코드 또는 데이터가 저장되는 보조기억장치;를 포함하고,
상기 주기억장치 및 상기 보조기억장치 중 적어도 어느 하나는, 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 하는 저항변화 메모리 셀 어레이를 포함하는 저항변화 메모리 장치인 데이터 처리 시스템. - 제 18 항에 있어서,
상기 저항변화 메모리 셀 어레이를 구성하는 상기 단위 메모리 셀의 각 제 1 액세스 소자는 상기 제 1 워드라인에 공통 접속되고, 상기 단위 메모리 셀의 각 제 2 액세스 소자는 상기 제 2 워드라인에 공통 접속되는 데이터 처리 시스템. - 제 18 항에 있어서,
상기 인터페이스는 맨-머신 인터페이스 장치, 카드 인터페이스 장치, 디스크 인터페이스 장치 중 어느 하나인 데이터 처리 시스템. - 저항변화 메모리 셀 어레이와, 상기 저항변화 메모리 셀 어레이의 동작을 제어하는 컨트롤러를 구비하는 저항변화 메모리 장치; 및
호스트의 요구에 응답하여 상기 저항변화 메모리 장치를 액세스하는 메모리 컨트롤러;를 포함하고,
상기 메모리 셀 어레이는, 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 하는 데이터 처리 시스템. - 제 21 항에 있어서,
상기 저항변화 메모리 셀 어레이를 구성하는 상기 단위 메모리 셀의 각 제 1 액세스 소자는 상기 제 1 워드라인에 공통 접속되고, 상기 단위 메모리 셀의 각 제 2 액세스 소자는 상기 제 2 워드라인에 공통 접속되는 데이터 처리 시스템. - 제 21 항에 있어서,
상기 메모리 컨트롤러는, 상기 호스트로부터의 명령어 해독, 연산, 비교를 수행하는 프로세서;
상기 메모리 컨트롤러가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호가 저장되는 동작 메모리;
상기 호스트와 상기 메모리 컨트롤러 사이의 데이터 및 제어신호 교환을 위한 프로토콜 변환을 수행하는 호스트 인터페이스; 및
상기 메모리 컨트롤러와 상기 저항변화 메모리 장치 간의 데이터 및 신호 교환을 위한 프로토콜 변환을 수행하는 메모리 인터페이스;
를 포함하는 데이터 처리 시스템. - 외부로부터 입력되는 명령어의 해독, 연산, 비교를 수행하는 프로세서;
상기 프로세서가 동작하는 데 필요한 어플리케이션, 데이터, 제어 신호가 저장되는 동작 메모리;
상기 프로세서에 의해 액세스되는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 동작을 제어하는 컨트롤러를 구비하는 저항변화 메모리 장치; 및
상기 프로세서와 사용자 간의 데이터 입출력 환경을 제공하는 사용자 인터페이스;를 포함하고,
상기 메모리 셀 어레이는, 비트라인에 일단이 접속되는 데이터 저장부와, 상기 데이터 저장부의 타단과 소스라인 간에 직렬 접속되며 각각 제 1 워드라인 및 제 2 워드라인에 인가되는 신호에 따라 구동되는 제 1 액세스 소자 및 제 2 액세스 소자를 단위 메모리 셀로 하는 전자 시스템. - 제 24 항에 있어서,
상기 저항변화 메모리 셀 어레이를 구성하는 상기 단위 메모리 셀의 각 제 1 액세스 소자는 상기 제 1 워드라인에 공통 접속되고, 상기 단위 메모리 셀의 각 제 2 액세스 소자는 상기 제 2 워드라인에 공통 접속되는 전자 시스템. - 제 24 항에 있어서,
유선 또는 무선 통신망에 접속하도록 하는 통신모듈을 더 포함하는 전자 시스템. - 제 24 항에 있어서,
광학 이미지를 디지털 이미지 신호로 변환하여 상기 프로세서로 전달하는 이미지 센서를 더 포함하는 전자 시스템.
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130064580A KR20140142889A (ko) | 2013-06-05 | 2013-06-05 | 저항변화 메모리 소자 및 장치, 그 제조 방법 및 동작 방법과 이를 포함하는 시스템 |
| US14/050,069 US9305642B2 (en) | 2013-06-05 | 2013-10-09 | Resistance memory device and apparatus, fabrication method thereof, operation method thereof, and system having the same |
| CN201310575332.8A CN104240754B (zh) | 2013-06-05 | 2013-11-15 | 阻变存储器件和装置及其制造方法、操作方法以及系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020130064580A KR20140142889A (ko) | 2013-06-05 | 2013-06-05 | 저항변화 메모리 소자 및 장치, 그 제조 방법 및 동작 방법과 이를 포함하는 시스템 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140142889A true KR20140142889A (ko) | 2014-12-15 |
Family
ID=52006487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020130064580A Withdrawn KR20140142889A (ko) | 2013-06-05 | 2013-06-05 | 저항변화 메모리 소자 및 장치, 그 제조 방법 및 동작 방법과 이를 포함하는 시스템 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9305642B2 (ko) |
| KR (1) | KR20140142889A (ko) |
| CN (1) | CN104240754B (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9390798B2 (en) | 2014-09-15 | 2016-07-12 | Rambus Inc. | 1T-1R architecture for resistive random access memory |
| US9865605B2 (en) * | 2016-01-14 | 2018-01-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory circuit having resistive device coupled with supply voltage line |
| US10910050B2 (en) | 2019-04-11 | 2021-02-02 | Microchip Technology Inc. | ReRAM memory cell having dual word line control |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100480644B1 (ko) | 2003-02-28 | 2005-03-31 | 삼성전자주식회사 | 셀 구동 전류가 증가된 상 변화 메모리 |
| JP4377817B2 (ja) * | 2003-03-18 | 2009-12-02 | 株式会社東芝 | プログラマブル抵抗メモリ装置 |
| US8085615B2 (en) * | 2006-12-29 | 2011-12-27 | Spansion Llc | Multi-state resistance changing memory with a word line driver for applying a same program voltage to the word line |
| KR101016958B1 (ko) | 2007-07-20 | 2011-02-25 | 주식회사 하이닉스반도체 | 멀티 포트 상변화 메모리 장치 |
| JP4751432B2 (ja) * | 2008-09-26 | 2011-08-17 | シャープ株式会社 | 半導体記憶装置 |
| JP2011258288A (ja) * | 2010-06-10 | 2011-12-22 | Toshiba Corp | 半導体記憶装置 |
| JP5614150B2 (ja) * | 2010-07-29 | 2014-10-29 | ソニー株式会社 | 抵抗変化型メモリデバイス |
| CN102299256B (zh) * | 2011-07-18 | 2014-01-08 | 清华大学 | 磁电随机存储单元及具有其的磁电随机存储器 |
| JP2013191256A (ja) * | 2012-03-14 | 2013-09-26 | Elpida Memory Inc | 半導体装置 |
| CN102683581B (zh) * | 2012-04-24 | 2014-09-24 | 清华大学 | 一种电压可调的磁阻变随机存储单元及其随机存储器 |
| KR20140054975A (ko) * | 2012-10-30 | 2014-05-09 | 에스케이하이닉스 주식회사 | 가변 저항 메모리 장치 |
-
2013
- 2013-06-05 KR KR1020130064580A patent/KR20140142889A/ko not_active Withdrawn
- 2013-10-09 US US14/050,069 patent/US9305642B2/en active Active
- 2013-11-15 CN CN201310575332.8A patent/CN104240754B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN104240754A (zh) | 2014-12-24 |
| US20140365723A1 (en) | 2014-12-11 |
| US9305642B2 (en) | 2016-04-05 |
| CN104240754B (zh) | 2018-08-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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|
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