JP2015228271A

JP2015228271A - 抵抗変化型不揮発性記憶装置およびその読み出し方法

Info

Publication number: JP2015228271A
Application number: JP2014113080A
Authority: JP
Inventors: 亮太郎東; Ryotaro Azuma; 一彦島川; Kazuhiko Shimakawa
Original assignee: Panasonic Intellectual Property Management Co Ltd
Current assignee: Panasonic Intellectual Property Management Co Ltd
Priority date: 2014-05-30
Filing date: 2014-05-30
Publication date: 2015-12-17

Abstract

【課題】低電圧動作および小型化が可能で、安定的な読み出し判定動作を行うことができる抵抗変化型不揮発性記憶装置およびその読み出し方法を提供する。【解決手段】読み出し動作時において、ディスチャージ回路２４の活性化によってビット線１２の電位が減少され、選択されたメモリセル８に所定の一定電流が流れる。一方、ソース線１１に所定の電圧が印加され、電流制御素子６がオン状態となる。抵抗変化素子５の上部電極１と下部電極４との間に第１の書き込み電圧と同一極性の電圧が印加されることにより上部電極１から下部電極４に読み出し電流が流れる。ビット線１２の電圧が上昇し、所定時間後にセンスアンプ回路４６が活性化される。活性化されたセンスアンプ回路４６によってビット線電圧と基準電圧とが比較され、抵抗変化素子５に抵抗状態として記憶されたデータの読み出しが行われる。【選択図】図１３

Description

本発明は、いわゆる抵抗変化素子を用いて構成されたメモリセルアレイを有する不揮発性記憶装置及びその読み出し方法に関するものである。

近年、いわゆる抵抗変化素子を用いて構成されたメモリセルを有する不揮発性記憶装置の研究開発が進んでいる。抵抗変化素子とは、電気的信号に応じて抵抗値の変化が生じる（高抵抗状態と低抵抗状態との間を可逆的に遷移する）性質を有し、この抵抗値の変化によって情報を記憶することが可能な素子のことをいう。

また、抵抗変化素子を用いたメモリセルについて、その１つに、選択素子としてトランジスタを用いた、いわゆる１Ｔ１Ｒ型構造がある。１Ｔ１Ｒ型構造では、抵抗変化素子の一端とトランジスタのドレインとを接続し、抵抗変化素子の他端とビット線、トランジスタのソースとソース線、トランジスタのゲートとワード線とが接続され、複数のビット線と複数のワード線との交点の位置に各メモリセルが構成される。近年、このような１Ｔ１Ｒ型の抵抗変化型不揮発性記憶装置が各種開発されている（例えば、特許文献１参照）。

特許文献１では、抵抗変化素子を１Ｔ１Ｒ型構造として用いたメモリセルの不揮発性記憶装置が示されている。

特開２０１０−１８２３５３号公報

本発明は、低電圧動作および小型化が可能で、安定的な読み出し判定動作を行うことができる抵抗変化型不揮発性記憶装置およびその読み出し方法を提供するものである。

本発明の一態様に係る抵抗変化型不揮発性記憶装置は、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と前記抵抗変化素子の下部電極に一端が接続された双方向型の電流制御素子とを有するメモリセルが複数配置されたメモリセルアレイと、前記抵抗変化素子の抵抗状態を読み出す読み出し回路とを備え、前記メモリセルアレイは、第１の方向に延びた複数の第１の信号線と、前記第１の方向又は前記第１の方向と交差する第２の方向に延びた複数の第２の信号線と、を有し、前記抵抗変化素子の上部電極と前記第１の信号線とが接続され、前記電流制御素子の他端と前記第２の信号線とが接続され、前記複数の第１の信号線と前記複数の第２の信号線とが交差するそれぞれの位置に前記メモリセルが配置されるメモリセルアレイであって、前記抵抗変化素子は、前記上部電極と前記下部電極との間に所定の第１の書き込み電圧が印加されると高抵抗状態に変化し、前記上部電極と前記下部電極との間に所定の第２の書き込み電圧が印加されると低抵抗状態に変化する特性を有し、前記読み出し回路は、前記第１の信号線の電圧を所定の電圧に減少するディスチャージ回路と、前記第１の信号線に定電流を供給する定電流回路と、前記第１の信号線の電圧と基準電圧とを比較するセンスアンプ回路とを有し、前記読み出し回路による読み出し動作は、前記ディスチャージ回路によって前記第１の信号線の電圧が減少され、前記定電流回路によって、前記メモリセルアレイを構成する複数のメモリセルのうちから選択された選択メモリセルに所定の一定電流が印加され、前記選択メモリセルに接続された第２の信号線に所定の電圧が印加されることで前記選択メモリセルの前記電流制御素子がオン状態となり、前記選択メモリセルの前記抵抗変化素子の前記上部電極と前記下部電極との間に前記第１の書き込み電圧と同一極性の電圧が印加されることにより前記上部電極から前記下部電極に読み出し電流が流れ、前記第１の信号線の電圧が前記抵抗変化素子の抵抗値に依存して上昇し、所定時間後に前記センスアンプ回路によって前記第１の信号線の電圧と前記基準電圧とが比較され、前記抵抗変化素子に抵抗状態として記憶されたデータの読み出しが行われるものである。

本発明の一態様に係る抵抗変化型不揮発性記憶装置の読み出し方法は、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と、前記抵抗変化素子の下部電極に一端が接続された双方向型の電流制御素子と、を有するメモリセルが複数配置されたメモリセルアレイと、前記抵抗変化素子の抵抗状態を読み出す読み出し回路を備え、前記メモリセルアレイは、第１の方向に延びた複数の第１の信号線と、前記第１の方向又は前記第１の方向と交差する第２の方向に延びた複数の第２の信号線と、を有し、前記抵抗変化素子の上部電極と前記第１の信号線とが接続され、前記電流制御素子の他端と前記第２の信号線とが接続され、前記複数の第１の信号線と前記前記複数の第２の信号線とが交差するそれぞれの位置に前記メモリセルが配置されるメモリアレイであって、前記抵抗変化素子は、前記上部電極と前記下部電極との間に所定の第１の書き込み電圧が印加されると高抵抗状態に設定され、前記上部電極と前記下部電極との電圧に所定の第２の書き込み電圧が印加されると低抵抗状態に設定される特性を有し、前記読み出し回路による読み出し動作は、前記第１の信号線の電圧がディスチャージされるステップと、前記メモリセルアレイを構成する複数のメモリセルのうちから選択された前記メモリセルに接続された前記第２の信号線に電圧が印加されて、前記選択されたメモリセルの前記電流制御素子がオン状態となるステップと、前記選択されたメモリセルの前記抵抗変化素子の上部電極から下部電極に読み出し電流が流れ、前記第１の信号線の電圧が前記抵抗変化素子の抵抗値に依存して上昇するステップと、所定時間経過後、センスアンプの活性化によって前記第１の信号線電圧と基準電圧とを比較し、前記抵抗変化素子に抵抗状態として記憶されたデータを読み出すステップと、を含むものである。

本発明の抵抗変化型不揮発性記憶装置およびその読み出し方法によれば、低電圧動作および小型化が可能で、安定的な読み出し判定動作を行うことができる抵抗変化型不揮発性記憶装置およびその読み出し方法を提供する。

メモリセルの断面を示す構成図メモリセルの等価回路図抵抗変化素子のＩ−Ｖ特性図メモリセルをマトリックス状に配置したメモリセルアレイの構成図読み出し時の課題を説明するための動作シーケンスを説明するためのタイミングチャート従来の読み出し動作のシーケンスを説明するためのタイミングチャート従来の読み出し動作の抵抗変化特性図実施の形態１に係るＨＲ方向読み出しを説明する等価回路図実施の形態１に係るＬＲ方向読み出しを説明する等価回路図実施の形態１に係るＨＲ方向読み出しを説明する抵抗変化特性図実施の形態１に係るＬＲ方向読み出しを説明する抵抗変化特性図実施の形態１に係るＨＲ化方向の読み出しディスターブの評価結果を示す図実施の形態１に係るＬＲ化方向の読み出しディスターブの評価結果を示す図実施の形態１に係る読み出し動作のシーケンスを説明するためのタイミングチャート実施の形態１に係る読み出し方式の実現する一例の回路構成図実施の形態１のメモリシステムに適用される基準電圧発生回路の一例を示す構成図基準電圧発生回路による読み出し判定の説明図実施の形態１に係る読み出し方式を実現するメモリシステムの一例を示す構成図実施の形態１に係る読み出しシーケンスを説明するためのタイミングチャート実施の形態２に係るメモリシステムに適用される基準電圧発生回路の他の例を示す構成図基準電圧発生回路による読み出し判定の説明図

まず、本発明の実施の形態を説明する前に、背景技術の課題を説明する。

＜背景技術の課題＞
上述した特許文献１には、抵抗変化素子を１Ｔ１Ｒ型構造として用いたメモリセルの不揮発性記憶装置が示されている。この不揮発性記憶装置（読み出し回路システム）は、メモリセル（Ｒｃｅｌｌ、ＮＣＨｃｅｌｌ）と、ビット線選択スイッチ（ＮＣＨＹｊ）と、ビット線対（センスビット線ＳＢＬとリファレンスビット線ＲＢＬ）と、ビット線対の充電素子（ＮＣＨ３、ＮＣＨ４）と、ビット線充電電圧発生回路（２６）と、ビット線対（ＳＢＬ、ＲＢＬ）とセンスアンプの第１ビット線と第２ビット線とを接続／非接続とするビット線接続素子（ＮＣＨ１、ＮＣＨ２）と、センスアンプＳＡとを備えている。

センスアンプＳＡは、電圧差動型センスアンプであり、センスアンプＳＡに高電源電圧ＳＡＰ及び低電源電圧ＳＡＮが供給されることで第１ビット線と第２ビット線との電圧差が増幅される。

センスビット線ＳＢＬには、それぞれビット線選択スイッチ（トランジスタ：ＮＣＨＹｊ）を備えた複数のビット線ＢＬが接続されている。複数のビット線のうち、ビット線選択信号Ｙｊにより活性化されたビット線選択トランジスタ（ＮＣＨＹｊ）に接続されたビット線が選択される。

それぞれのビット線にはリセットトランジスタＮＣＨｄｉｓｃＢと、複数のメモリセルが接続される。リセットトランジスタＮＣＨｄｉｓｃＢのゲート、ドレイン、ソースは、それぞれリセット信号ＤＩＳＣ、ビット線ＢＬ、接地電圧に接続されている。

メモリセルは、セル選択素子であるアクセストランジスタＮＣＨｃｅｌｌと、不揮発性の記憶素子Ｒｃｅｌｌとから構成される。ビット線には複数のメモリセルが接続され、それぞれのメモリセルはワード方向にセル選択素子で選択され、ビット線方向にビット線選択トランジスタで選択される。

選択されたメモリセルの記憶情報は、センスアンプＳＡに入力されることで読み出される。記憶素子Ｒｃｅｌｌが高抵抗の場合には、リファレンスビット線に比較して記憶素子Ｒｃｅｌｌに接続されたセンスビット線ＳＢＬは高電圧となる。記憶素子Ｒｃｅｌｌが低抵抗の場合には、記憶素子Ｒｃｅｌｌに接続されたセンスビット線ＳＢＬは低電圧となる。

一方、リファレンスビット線（ＲＢＬ）側には、リファレンスビット線を接地電圧にリセットするリセットトランジスタＮＣＨｄｉｓｃＲＢと、一定のリファレンス電流を流す定電流源と選択トランジスタとが接続される。リセットトランジスタＮＣＨｄｉｓｃＲＢのゲート、ドレイン、ソースは、それぞれリセット信号ＤＩＳＣ、リファレンスビット線ＲＢＬ、接地電圧に接続されている。

次に、本システムの読み出し動作について説明する。

はじめに、リセット信号ＤＩＳＣが活性化され、リセットトランジスタＮＣＨｄｉｓｃＢ及びＮＣＨｄｉｓｃＲＢが導通し、ビット線ＢＬ及びレファレンスビット線ＲＢＬが放電され、接地電圧となる。さらに、センスビット線ＳＢＬが接地電圧にリセットされる。また、センスアンプの第１及び第２ビット線も接地電圧にリセットされる。

次に、ビット線充電電圧発生回路により、ビット線対（ＳＢＬ、ＲＢＬ）、選択されたビット線ＢＬ、センスアンプの第１及び第２ビット線は接地電圧から初期電圧に充電される。この初期電圧は、記憶素子Ｒｃｅｌｌのセル情報が書き換えられるおそれがある閾値電圧（Ｖｈ）以下である。

次に、ワード線が選択され、選択ワード線（ＳＷＬ）がハイレベルとなり、センスビット線には記憶素子の抵抗値に従って電流が流れることで、センスビット線の電圧が低下する。また、リファレンスビット線（ＲＢＬ）の電圧は、高抵抗時又は低抵抗時のセンスビット線電圧の中間電圧値に設定される。

センスビット線とリファレンスビット線との電圧差が、所定電圧となった時点で、ビット線接続信号ＲＥＡＤＩＮを不活性とし、センスビット線とセンスアンプの第１ビット線、リファレンスビット線とセンスアンプの第２ビット線とが切り離される。その後、センスアンプにより増幅された信号が入出力回路を経由して外部に読み出されることで、読み出し動作が完了する。

特許文献１に示す構成では、読み出し判定前に一旦ビット線対を初期電圧に充電した後、選択メモリセルを活性化し、選択メモリセルの抵抗変化素子及びリファレンスセルの抵抗状態（高抵抗状態又は低抵抗状態）に従って、ビット線対の電圧が所定の電位差をもって降下する。この様に、初期電圧から降下したビット線対の電位差を利用して、電圧差動型センスアンプは抵抗変化素子の抵抗状態の読み出し判定をする。しかし、本読み出しシステムにおいては、ビット線対を一旦充電する初期電圧が極めて低い為、高抵抗状態のビット線とリファレンスビット線、或いは低抵抗状態のビット線とリファレンスビット線の電位差が極めて小さい。その為、読み出し時のＳ／Ｎ比すなわち読み出しマージンが小さくり、電源ノイズ等の外乱や製造ばらつきに弱く、誤動作を起こす可能性が極めて高くなる。

また、読み出し動作による印加電圧に起因して抵抗状態が変化してしまうという、リードディスターブ現象が発生する。

この様なことから、本読み出しシステムは安定的な読み出しが困難になる、或いは安定性を高める為に回路システムの面積が大きくなり小型化が難しい、と言った課題を有している。

本発明は、上記課題を解決するもので、低電圧動作および小型化が可能で、安定的な読み出し判定動作を行うことができる抵抗変化型不揮発性記憶装置およびその読み出し方法を提供するものである。以下、添付図面を参照しつつ、本発明の実施形態について説明する。

以下で説明する実施形態は、いずれも本発明の望ましい一具体例を示すものである。以下の実施形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序等は、あくまで一例であり、本発明を限定するものではない。また、以下の実施形態における構成要素のうち、本発明の最上位概念を示す独立請求項に記載されていない構成要素については、より望ましい形態を構成する任意の構成要素として説明される。また、図面において、同じ符号が付いたものは、説明を省略する場合がある。また、図面は理解しやすくするために、それぞれの構成要素を模式的に示したもので、形状及び寸法比等については正確な表示ではない場合がある。また、製造方法においては、必要に応じて、各工程の順序等を変更でき、かつ、他の公知の工程を追加できる。

［メモリセルの構造］
図１に、メモリセルアレイに用いるメモリセル８の断面構成図を示す。

メモリセル８は、抵抗変化素子５と、スイッチ素子として機能するトランジスタ６とが直列接続された構成を有している。この抵抗変化素子５の構成により、１ビットのメモリが構成される。

抵抗変化素子５は、例えば窒化タンタル（ＴａＮ）で構成される下部電極４の上層に、酸素不足型のタンタル酸化物（ＴａＯ_ｘ、０＜ｘ＜２．５）が第１の抵抗変化層（抵抗変化層を構成する第１の領域）３として積層されている。第１の抵抗変化層３の上部界面に、３００℃、２００Ｗ、２０秒の酸素プラズマが照射され、ＴａＯ_ｘより酸素濃度の高いＴａＯ_ｙ（ｘ＜ｙ）で構成される第２の抵抗変化層（抵抗変化層を構成する第２の領域）２が薄く形成されている。第２の抵抗変化層２の上層に、白金（Ｐｔ）で構成される上部電極１が積層されている。

ここで、酸素不足型とは、通常絶縁性を示す化学量論的組成である金属酸化物の組成より酸素量が少なく、半導体的な電気特性を示す金属酸化物の組成状態を意味する。また、第２の抵抗変化層２と接する電極となる上部電極１は、白金（Ｐｔ）を用いているが、第１の抵抗変化層３を構成するタンタル（Ｔａ）及び下部電極４を構成する窒化タンタル（ＴａＮ）の標準電極電位より高い材料を用いることができる。

この構造の場合、抵抗変化は、白金（Ｐｔ）で構成される上部電極１と接する、より酸素濃度の高いＴａＯ_ｙで構成される第２の抵抗変化層２で生じる。上部電極１の電圧を下部電極４の電圧より所定電圧以上高く印加した場合、抵抗変化素子５は、高抵抗状態に変化する。逆に、下部電極４の電圧を上部電極１の電圧より所定電圧以上高く印加した場合、抵抗変化素子５は、低抵抗状態に変化する。ただし、第１の抵抗変化層３がなく、第２の抵抗変化層２のみの構成では抵抗変化は起こらない。

トランジスタ６は、Ｎチャネルのトランジスタであり、ドレイン６ａ、ゲート６ｂ、ソース６ｃ、ゲート酸化膜６ｄとで構成される。抵抗変化素子５の下部電極４とトランジスタ６のドレイン６ａとは、コンタクトビア７で接続されている。抵抗変化素子５の上部電極１は、コンタクトビア９を介して上部のビット線用メタル配線（以降、ビット線と呼ぶ）１２に接続されている。トランジスタ６のソース６ｃは、コンタクトビア１０を介して上部のソース線用メタル配線（以降、ソース線と呼ぶ）１１に接続されている。

図２に、メモリセル８の等価回路図を示す。

図２において、各符号は図１に対応している。メモリセル８は、抵抗変化素子５と、トランジスタ６とで構成される。トランジスタ６は、ゲート６ｂを有している。ゲート６ｂは、以降に示すワード線ＷＬに接続されている。メモリセル８はソース線（ＳＬ）１１と、ビット線（ＢＬ）１２に接続されている。

図２では、抵抗変化素子５の下部電極４とトランジスタ６のドレイン６ａとが接続されている構成を示している。また、図２では、抵抗変化素子５の上部電極１とビット線１２とが接続されている状態を示し、トランジスタ６のソース６ｃとソース線１１とが接続されている状態を示している。

以降の説明は、図２のメモリセルの等価回路を用いて行うものとする。

［抵抗変化素子の特性］
次に、抵抗変化素子５の動作について、図３を用いて説明する。図３は、下部電極４よりも上部電極１が高い電圧となる極性を正として、図１の構造を持つ抵抗変化素子５に対して電圧を印加した場合の電圧と電流との関係を実測データに基づいて示した特性図である。

当初、抵抗変化素子５は高抵抗状態であるとする。抵抗変化素子５に対し、印加電圧０Ｖから、上部電極１よりも下部電極４が高い電位となる負極性の電圧を徐々に増加させて印加していくと、抵抗変化素子５には、高抵抗状態を維持したまま、電圧−ＶＲに到達する直前まで抵抗値に対応した電流が流れる。Ａ０点で印加電圧が−ＶＲに到達すると抵抗変化が起こる。抵抗変化素子５に流れる電流を−ＩＷとすると、抵抗変化素子５は、印加電圧が−ＶＲで、かつ、流れる電流−ＩＷとなるＡ１点で決まる低抵抗値となる様な低抵抗状態に遷移する。

その後、印加電圧の大きさを０Ｖまで徐々に下げて行くと、抵抗変化素子５は低抵抗状態を維持したままＡ１点からＯ点の特性を示す。

次に、抵抗変化素子５に対して、下部電極４よりも上部電極１が高い電位となる正極性の電圧を徐々に増加させて印加していくと、低抵抗状態の到達電圧（Ａ１点）と概ね点対称な点であるＢ０点（印加電圧ＶＲ、電流ＩＷ）において、抵抗変化素子５は低抵抗状態から高抵抗状態へと変化を開始する。さらに、Ｂ１点の電圧ＶＨまで電圧印加を上昇すると、抵抗変化素子５は、高抵抗状態への変化に伴う電流減少と電圧増加に伴う電流増加によって、極小点を示すような抵抗変化特性を示す。

この後、印加電圧を下げていくと、印加電圧を上げるときと比較して電流が小さくなっているため、高抵抗状態に変化していることがわかる。

すなわち、図３に示す特性図は、図１の構造を持つ抵抗変化素子５について、上部電極１の電圧を基準として下部電極４の電圧が所定電圧ＶＲ（Ａ０点）となったとき、低抵抗状態に変化する。また、抵抗変化素子５は、下部電極４の電圧を基準として上部電極１の電圧が所定電圧ＶＲ（Ｂ０点）以上高くなったとき、高抵抗状態に変化する。このように、抵抗変化素子５は、双方向性の抵抗変化特性を示す。

また、図３に示す抵抗変化特性は、低抵抗状態の印加電圧（Ａ１点）と、高抵抗状態への変化開始電圧（Ｂ０点）とが、概ね点対称な電圧及び電流となる関係にあることを示している。従って、抵抗変化素子５は、高抵抗化のときに、低抵抗化とほぼ同じ、又はそれ以上の電圧及び電流を印加することが必要である。実際には、高抵抗化時に抵抗変化素子５に印加する電圧の絶対値は、低抵抗化時に抵抗変化素子５に印加する電圧の絶対値より大きいほうが望ましい。

また、低抵抗状態の抵抗変化素子５の抵抗値は、抵抗変化素子５において、高抵抗状態から低抵抗状態に変化させる際に、抵抗変化素子５が抵抗変化し得る所定の電圧値（絶対値はＶＲ以上の電圧値）で、抵抗変化素子５に流す電流値の大小に応じた低抵抗値（Ａ１点）に変化する。

以上のことから、安定な抵抗変化動作を行うためには、低抵抗化においては、所定の電流値に電流制御（電流制限）することで所定の低抵抗状態を得ることができる。一方、高抵抗化においては、低抵抗化とは逆の向きの電圧を印加し、低抵抗化時より高電圧かつ大電流駆動をすることが必要となる。

なお、図３に示す低抵抗状態にある抵抗変化素子５に、上部電極１を基準として下部電極４に電圧ＶＲを印加し、Ａ１点の電流ＩＷよりも大きい電流を流すと、抵抗変化素子５は、流れる電流に従ってＡ１点よりも更に低い抵抗値の低抵抗状態に変化する。一方、図３に示す高抵抗状態にある抵抗変化素子５に、下部電極４を基準として上部電極１に電圧ＶＲよりも大きく電圧ＶＨよりも小さい印加しても、一旦設定された高抵抗状態が変化することは無いただし、同様に一旦設定された高抵抗状態であっても、抵抗変化素子５に下部電極４を基準として上部電極１に電圧ＶＨよりも大きい電圧を印加した場合は、更に高抵抗状態に遷移する場合がある。

［メモリセルアレイ等価回路］
次に、メモリセルアレイのアレイ等価回路について説明する。

図４は、図２に示すメモリセル８をマトリックス状に配置したメモリセルアレイの構成の一例を示す図である。

図４において、ビット線（第１の信号線）とソース線（第２の信号線）は第１の方向（Ｙ方向）に、ワード線（第３の信号線）は第２の方向（Ｘ方向）に配置されている。より詳細に述べると、ワード線１０３は、ｍ本の配線ＷＬ０〜ＷＬ（ｍ−１）が平行に配置されている。ビット線１２は、ワード線１０３と立体的に交差するｎ本の配線ＢＬ０〜ＢＬ（ｎ−１）が、ワード線１０３と直交するように配置されている。ソース線１１は、ビット線１２と平行で、ワード線１０３と立体的に交差するｎ本の配線ＳＬ０〜ＳＬ（ｎ−１）が、ワード線１０３と直交し、かつ、ビット線１２と平行となるように配置されている。

抵抗変化素子５の下部電極４とトランジスタ６のドレイン６ａとが接続されたメモリセル８は、ワード線１０３とビット線１２との交差位置のそれぞれに配置されている。抵抗変化素子５の上部電極１は、対応するビット線１２に接続されている。抵抗変化素子５のトランジスタ６のソース６ｃは、対応するソース線１１に接続されている。抵抗変化素子５のトランジスタ６のゲート６ｂは、対応するワード線１０３に接続されている。すなわち、図４のメモリセルアレイ１３は、ビット線１２の方向にｍ個のメモリセル８が配列され、ワード線１０３の方向にｎ個のメモリセル８が配列された、ｎ×ｍ個のメモリセル８で構成されている。

［動作シーケンス及びその課題］
図５は、図４に示すメモリアレイの書き込み、読み出し、スタンバイといったメモリアクセスの基本動作のシーケンスを示す図である。

図５に示す動作シーケンスは、図４に示すメモリセルアレイの内の任意の１ビットのメモリセル８を選択した場合を想定している。図５では、ＨＲ書き込み、ＬＲ書き込み、読み出し、および、スタンバイ時に、選択ワード線ＷＬＳ、選択ビット線ＢＬＳ、選択ソース線ＳＬＳに印加される電圧を示している。

まず、非選択状態としては、スタンバイに示す様に、全ワード線ＷＬ（ｍ−１）［ｍ＝１〜ｍ］はＧＮＤ（０Ｖ）に設定され、全ビット線ＢＬ（ｎ−１）に［ｎ＝１〜ｎ］には電圧ＶＰＲが印加され、全ソース線ＳＬ（ｎ−１）に［ｎ＝１〜ｎ］には電圧ＶＰＲが印加されている。なお、電圧ＶＰＲは、書き込み時の選択ワード線ＷＬＳの印加電圧をＶＷＬＰとすると、概ねその半分の電圧に設定されている。これは、書込み時の選択ワード線に接続される非選択のメモリセル（非選択メモリセル）８内のトランジスタ６の耐圧影響を最小限に抑制する為である。

高抵抗（ＨＲ）書き込みモードの場合、まず、選択ワード線ＷＬＳに設定される電圧が、ＧＮＤから書き込み電圧ＶＷＬＰに変化する。これにより、選択メモリセル８内のトランジスタ６は、オン状態となる。

次に、選択ビット線ＢＬＳに設定される電圧が、ＶＰＲから高抵抗書き込み電圧ＶＨＲに変化する。同時に、選択ソース線ＳＬＳに設定される電圧がＶＰＲからＧＮＤに変化する。これにより、抵抗変化素子５に高抵抗書き込み電圧が印加されて、高抵抗書き込みが実行される。そして、所定の書き込み時間経過後に、高抵抗書き込みを終了する為に、選択ビット線ＢＬＳに設定される電圧が、ＶＨＲからＶＰＲに変化する。同時に、選択ソース線ＳＬＳに設定される電圧が、ＧＮＤからＶＰＲに変化する。さらに、選択ワード線ＷＬＳに設定される電圧が、書き込み電圧ＶＷＬＰからＧＮＤに変化する。

低抵抗（ＬＲ）書き込みモードの場合、まず、選択ワード線ＷＬＳに設定される電圧は、ＧＮＤから書き込み電圧ＶＷＬＰに変化する。これにより、選択メモリセル８内のトランジスタ６がオン状態となる。次に、選択ビット線ＢＬＳに設定される電圧は、ＶＰＲからＧＮＤに変化する。同時に、選択ソース線ＳＬＳに設定される電圧は、ＶＰＲから低抵抗書き込み電圧ＶＬＲに変化する。これにより、抵抗変化素子５に高抵抗書き込み時とは印加方向が逆向きの低抵抗書き込み電圧が印加されて、低抵抗書き込みが実行される。そして、所定の書き込み時間経過後に、低抵抗書き込みを終了する為に、選択ビット線ＢＬＳに設定される電圧はＧＮＤからＶＰＲに変化する。同時に、選択ソース線ＳＬＳに設定される電圧は、ＶＬＲからＶＰＲに変化する。さらに、選択ワード線ＷＬＳに設定される電圧は、書き込み電圧ＶＷＬＰからＧＮＤに変化する。

次に、選択メモリセル８内の抵抗変化素子５の抵抗が高抵抗状態であるか低抵抗状態であるかを判断する為の、読み出しモードの動作について説明する。

読み出しモードの場合、図５において、時間ｔ０で、選択ワード線ＷＬＳに設定される電圧は、ＧＮＤから読み出し電圧ＶＤＤに変化して、選択されたメモリセル（選択メモリセル）８内のトランジスタ６をオン状態とする。同時に、選択ソース線ＳＬＳに設定される電圧をＶＰＲからＧＮＤに変化させる。同時に、選択ビット線ＢＬＳをオープン状態とし、選択ビット線ＢＬＳは電圧比較検知型のセンスアンプに接続される。この電圧比較検知型のセンスアンプは、選択ビット線ＢＬＳに設定される電圧と読み出し判定基準電圧ＶＲＥＦとを比較判定する。この状態で、所定時間放置すると、抵抗変化素子５の抵抗状態に依存して、選択ビット線ＢＬＳの電位が降下する。

図５に示した読み出し時の動作シーケンスに示す様に、抵抗変化素子５が高抵抗状態（ＨＲ）の場合、選択ビット線ＢＬＳの電圧はあまり降下せず、時間ｔ１では、選択ビット線ＢＬＳの電圧は、読み出し判定基準電圧ＶＲＥＦよりも高い電圧となっている。一方、抵抗変化素子５が低抵抗状態の場合、選択ビット線ＢＬＳの電位は所定の速さで降下し、時間ｔ１では読み出し判定基準電圧ＶＲＥＦよりも低い電圧となっている。

時間ｔ１でセンスアンプの判定出力は、以下の通りである。抵抗変化素子５が高抵抗状態（ＨＲ）の場合は、選択ビット線ＢＬＳの電位が読み出し判定基準電圧ＶＲＥＦよりも高くなっているので、センスアンプからは、論理信号として‘Ｌ’が出力される。抵抗変化素子５が低抵抗状態（ＬＲ）の場合は、選択ビット線ＢＬＳの電位は、読み出し判定基準電圧ＶＲＥＦよりも低くなっているので、論理信号として‘Ｈ’が出力される。時間ｔ１のタイミングで信号をラッチするラッチ回路には、センスアンプの出力状態が記憶される。

次に、時間ｔ２になると、読み出し結果は既にラッチ回路に記憶されているので、選択ワード線ＷＬＳの電圧はＶＤＤからＧＮＤに変化する。また、選択ソース線ＳＬＳの電圧はＧＮＤからＶＰＲに変化する。さらに、選択ビット線ＢＬＳは、センスアンプから切り離される。同時に、選択ビット線ＢＬＳに電圧ＶＰＲが印加されることで、読み出しモードは終了する。

しかしながら、この様に非選択時にビット線やソース線を常にＶＰＲにプリチャージした状態から容易な選択動作で読み出しを実施した場合、１つの問題が生じる。

読み出し動作時、選択ソース線ＳＬＳの電圧はＧＮＤに設定されている。選択されるメモリセル８のトランジスタ６はＮチャネルトランジスタであるため、選択ソース線ＳＬＳの電圧であるＧＮＤ電位は抵抗変化素子５の下部電極４に印加される。

抵抗変化素子５には、読み出し動作による印加電圧に起因して抵抗状態が変化してしまうという、リードディスターブ現象が発生する。リードディスターブ現象は、抵抗変化素子５に流れる電流の向きが関係しており、高抵抗状態が低抵抗状態に変化する場合と、低抵抗状態が高抵抗状態に変化する場合とに分類される。読み出し時に、上部電極１から下部電極４に電流が流れる様に電圧を印加（図３における正の電圧）する場合、特定のディスターブ限界電圧Ｖｄｉｓｔ以上の電圧が抵抗変化素子５に印加されると、低抵抗状態が高抵抗状態に徐々にシフトしていく（高抵抗状態の場合は、高抵抗化する方向に電流が流れるので、抵抗変化は起こらない）。逆に、読み出し時に、下部電極４から上部電極１に電流が流れる様に電圧を印加（図３における負の電圧）する場合、特定のディスターブ限界電圧以上の電圧が抵抗変化素子５に印加されると、高抵抗状態が低抵抗状態に徐々にシフトして行く。

図５における読み出し動作においては、選択されるメモリセル８のトランジスタ６を介して選択ソース線ＳＬＳのＧＮＤ電位が下部電極４に印加され、選択ビット線ＢＬＳの電圧（ＶＬＲから読み出し時間の経過と共に降下する電圧）が選択メモリセル８の抵抗変化素子５の上部電極１に印加される。これにより、図３における読み出し時の印加電圧は正極性となり、ディスターブ限界電圧Ｖｄｉｓｔを超える電圧が抵抗変化素子５に印加される場合、抵抗変化素子５の抵抗状態は、低抵抗状態から高抵抗状態に徐々に変化してしまう（高抵抗化する方向に電流が流れているので、抵抗変化素子５が高抵抗状態の場合、抵抗状態は変化しない）。すなわち、図５における読み出し時には、選択されるメモリセル８を介して高抵抗化する方向に電流が流れるが、時刻ｔ０ではディスターブ限界電圧Ｖｄｉｓｔを超える電位ＶＰＲが印加され、選択されるメモリセル８を介して電荷が引き抜かれる。したがって、選択ビット線ＢＬＳには所定時間、Ｖｄｉｓｔ以上の電圧が印加され続けるので、抵抗変化素子５が低抵抗状態の場合は、リードディスターブ現象による影響（以下、ディスターブ影響と呼ぶ）により、抵抗変化素子５の抵抗状態は徐々に高抵抗状態へ変化し、記憶データが変化してしまう。

この様なディスターブ影響を回避する為には、読み出し時に、選択されるメモリセル８の抵抗変化素子５に印加される電圧を、終始、ディスターブ限界電圧Ｖｄｉｓｔ以下にすることが好ましい。なお、読み出し時に抵抗変化素子５の抵抗状態を変化させない限界の電圧を、ディスターブ閾値電圧という。ディスターブ閾値電圧は、抵抗変化素子５の抵抗状態を何万回読み出ししても抵抗状態を変化させることがない最大の電圧である。つまり、ディスターブ閾値電圧は、ディスターブ限界電圧Ｖｄｉｓｔである。

以上の様な考えに従って、選択ビット線ＢＬＳの電位を制御した読み出し方法の動作シーケンスを、図６に示す。

図６において、スタンバイ、高抵抗書き込み（ＨＲ書き込み）、低抵抗書き込み（ＬＲ書き込み）のそれぞれの動作は図５と同じであるので、説明は省略する。

図６における読み出し動作は、読み出しモードに入る時刻ｔ０〜ｔ１において、選択ビット線ＢＬＳの電位がＶＰＲからＧＮＤに引き下げられる。同時に、選択ソース線ＳＬＳの電位もＶＰＲからＧＮＤに引き下げられる。

次に、時刻ｔ１〜ｔ２において、選択ビット線ＢＬＳは、ディスターブ限界電圧Ｖｄｉｓｔ以下の電圧ＶＰＲＲにプリチャージされる。次に、時刻ｔ２で、プリチャージを終了し、選択ビット線ＢＬＳをフローディング状態とする（時刻ｔ２の直後は電圧ＶＰＲＲのフローディング状態）。同時に、選択ワード線ＷＬＳの電圧を、ＧＮＤからＶＤＤに変化させる。これにより、選択されるメモリセル８のトランジスタ６がオフ状態からオン状態になる。トランジスタ６がオン状態となることで、選択ビット線ＢＬＳから選択ソース線ＳＬＳに電流が流れ、選択ビット線ＢＬＳの電位は時間と共に降下する。

選択ビット線ＢＬＳの電位の降下量は、選択メモリセル内の抵抗変化素子５の抵抗状態に依存する。抵抗変化素子５が高抵抗状態の場合は、選択ビット線ＢＬＳの単位時間当たりの電位降下量は小さくなる。抵抗変化素子５が低抵抗状態の場合は、選択ビット線ＢＬＳの単位時間当たりの電位降下量は大きくなる。

所定時間経過後、例えば時刻ｔ３では、抵抗変化素子５が高抵抗状態の場合と低抵抗状態の場合の選択ビット線ＢＬＳの電位差は、Ｖｓｎとなっている。時刻ｔ３で、抵抗変化素子５が高抵抗状態の場合の選択ビット線ＢＬＳの電位と抵抗変化素子５が低抵抗状態の場合の選択ビット線ＢＬＳの電位との概ね中間電位に、判定基準電圧ＶＲＥＦが設定されているとする。この場合、時間ｔ３におけるセンスアンプの判定出力は、以下の通りである。抵抗変化素子５が高抵抗状態の場合は、選択ビット線ＢＬＳの電位が読み出し判定基準電圧ＶＲＥＦよりも高くなっているので、論理信号として‘Ｌ’が出力される。抵抗変化素子５が低抵抗状態の場合は、選択ビット線ＢＬＳの電位が読み出し判定基準電圧ＶＲＥＦよりも低くなっているので、論理信号として‘Ｈ’が出力される。さらに、時間ｔ３のタイミングで、信号をラッチするラッチ回路により、センスアンプからの出力状態が記憶される。

次に、時間ｔ４になると、選択ワード線ＷＬＳの電圧はＶＤＤからＧＮＤに変化し、選択ソース線ＳＬＳの電圧はＧＮＤからＶＰＲに変化する。さらに、選択ビット線ＢＬＳがセンスアンプから切り離されると同時に、選択ビット線ＢＬＳへ電圧ＶＰＲが印加されることで、読み出しモードは終了する。なお、読み出し結果は、既にラッチ回路により記憶されている。

図６に示す、以上の読み出し動作は、特許文献１と同様である。

図６の読み出し動作における課題を、図７の抵抗変化特性図を用いて説明する。なお、選択されるメモリセル８のトランジスタ６はオン状態であるため、抵抗変化素子５の下部電極４は選択ソース線ＳＬＳのＧＮＤ電位と同等である。また、抵抗変化素子５の上部電極１は選択ビット線ＢＬＳに接続されているので、読み出し動作の動作点の説明を図７の抵抗変化特性図で行うことが可能となる。

図７に示す抵抗変化特性図には、図６の読み出し動作における読み出し判定を実施する時刻ｔ３のタイミングにおける電圧状態を示す記号が書き加えられている。また、電圧状態を示す記号は、図６に記載された記号と同一である。

図７において、読み出し時における選択メモリセル８の抵抗変化素子５に印加される最大の電位がディスターブ限界電圧Ｖｄｉｓｔ（これは抵抗変化が起こる電圧の大きさＶＲよりも十分小さい）以下の電圧ＶＰＲＲに制御されている。これにより、読み出し時のディスターブ影響を回避することが可能となる。時刻ｔ３における選択ビット線ＢＬＳの電位と判定電位との関係は、抵抗変化素子５が高抵抗状態の場合の電位をＶｒｄｈ、低抵抗状態の場合の電位をＶｒｄｌとすると、
Ｖｄｉｓｔ≧ＶＰＲＲ＞Ｖｒｄｈ＞ＶＲＥＦ＞Ｖｒｄｌ
となる。

抵抗変化素子５が高抵抗状態の場合の電位Ｖｒｄｈと低抵抗状態の場合の電位Ｖｒｄｌの差電圧をＶｓｎとすると、ＶｓｎはＶＰＲＲよりも更に小さい値となる。更に、判定基準電圧ＶＲＥＦの電位をＶｒｄｈとＶｒｄｌの中間に制御すると想定すると、選択ビット線ＢＬＳと読み出し判定基準電圧ＶＲＥＦとの差電位は、Ｖｓｎ／２となり、極めて小さい値となる。したがって、読み出し時のＳ／Ｎ比すなわち読み出しマージンが小さくなってしまう。その為、電源ノイズ等の外乱や製造ばらつきに弱く、抵抗変化素子５が誤動作を起こす可能性が極めて高くなる。この様なことから、上述した読み出し動作は安定的な読み出しが困難になる、或いは、安定性を高める為にセンスアンプ回路等の面積が大きくなるという課題が生ずる。

［新規の高抵抗化方向定電流読み出し方式］
この様な課題を解決すべく、本発明者らは鋭意検討し、新規な読み出し方式に想到した。

新規な読み出し方式は、読み出しマージンを大きく確保することが可能で、かつ、読み出しディスターブの影響を回避することが可能な、高抵抗化方向定電流読み出し方式である。

すなわち、本発明の一態様に係る抵抗変化型不揮発性記憶装置は、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と前記抵抗変化素子の下部電極に一端が接続された双方向型の電流制御素子とを有するメモリセルが複数配置されたメモリセルアレイと、前記抵抗変化素子の抵抗状態を読み出す読み出し回路とを備え、前記メモリセルアレイは、第１の方向に延びた複数の第１の信号線と、前記第１の方向又は前記第１の方向と交差する第２の方向に延びた複数の第２の信号線と、を有し、前記抵抗変化素子の上部電極と前記第１の信号線とが接続され、前記電流制御素子の他端と前記第２の信号線とが接続され、前記複数の第１の信号線と前記複数の第２の信号線とが交差するそれぞれの位置に前記メモリセルが配置されるメモリセルアレイであって、前記抵抗変化素子は、前記上部電極と前記下部電極との間に所定の第１の書き込み電圧が印加されると高抵抗状態に変化し、前記上部電極と前記下部電極との間に所定の第２の書き込み電圧が印加されると低抵抗状態に変化する特性を有し、前記読み出し回路は、前記第１の信号線の電圧を所定の電圧に減少するディスチャージ回路と、前記第１の信号線に定電流を供給する定電流回路と、前記第１の信号線の電圧と基準電圧とを比較するセンスアンプ回路とを有し、前記読み出し回路による読み出し動作は、前記ディスチャージ回路によって前記第１の信号線の電圧が減少され、前記定電流回路によって、前記メモリセルアレイを構成する複数のメモリセルのうちから選択された選択メモリセルに所定の一定電流が印加され、前記選択メモリセルに接続された第２の信号線に所定の電圧が印加されることで前記選択メモリセルの前記電流制御素子がオン状態となり、前記選択メモリセルの前記抵抗変化素子の前記上部電極と前記下部電極との間に前記第１の書き込み電圧と同一極性の電圧が印加されることにより前記上部電極から前記下部電極に読み出し電流が流れ、前記第１の信号線の電圧が前記抵抗変化素子の抵抗値に依存して上昇し、所定時間後に前記センスアンプ回路によって前記第１の信号線の電圧と前記基準電圧とが比較され、前記抵抗変化素子に抵抗状態として記憶されたデータの読み出しが行われる。

読み出し時に前記第１の信号線に印加される電圧は、低抵抗状態の前記メモリセルが選択された時の前記第１の信号線の電圧が、前記抵抗変化素子の抵抗状態を変化させない限界の電圧であるディスターブ閾値電圧よりも低くなる様に設定されてもよい。

以上の構成により、前記抵抗変化素子の高抵抗又は低抵抗の抵抗状態は、読み出し動作によって変化することから回避させることが可能となり、また、読み出しマージンを大きくとることが可能なので、記憶データ保持に対する信頼性の向上、及び読み出しに対する安定性の向上という効果が得られる。

前記定電流回路で生成される電流は、（前記ディスターブ閾値電圧）／（低抵抗状態の抵抗値）で決まる値あるいはそれ以下に設定されてもよい。

これにより、高抵抗状態と低抵抗状態の前記第１の信号線の電位差を大きくすることができるので、読み出しに対する安定性の向上という効果が得られる。

前記抵抗変化素子は、前記抵抗変化素子の前記上部電極から前記下部電極に所定以上の電圧及び電流を印加すると、低抵抗状態から高抵抗状態に変化する特性を有し、前記上部電極と前記下部電極との間に配置された抵抗変化層は、タンタルおよびハフニウムのいずれか一方の酸素不足型の酸化物層からなり、前記下部電極は、前記上部電極の標準電極電位よりも電極電位の低い前記上部電極と異なる元素からなる材料によって構成され、前記上部電極の標準電極電位Ｖ１と、前記下部電極の標準電極電位Ｖ２と、前記タンタルおよびハフニウムのいずれか一方の標準電極電位Ｖｔとすると、Ｖｔ＜Ｖ１を満足してもよい。

前記読み出し回路は、前記第１の信号線を所定の電圧にプリチャージするプリチャージ回路を有し、前記プリチャージ回路は、前記メモリセルの非選択状態において、前記第１の信号線に前記ディスチャージされた電圧よりも大きいプリチャージ電圧を印加してもよい。

前記プリチャージ電圧は、前記ディスターブ限界電圧よりも大きくてもよい。

前記プリチャージ電圧は、書き込み時に前記第１の信号線及び前記第２の信号線に印加される一方の電圧よりも小さく、他方の電圧よりも大きくてもよい。

前記センスアンプ回路は、複数の転送制御スイッチ回路を有し、前記複数の各々の転送制御スイッチ回路の出力端子にクロスカップル型の増幅回路が接続された構成であってもよい。

前記転送制御スイッチ回路は、前記センスアンプ回路が活性化する前にオン状態からオフ状態に制御されてもよい。

前記電流制御素子は、トランジスタで構成されてもよい。

前記複数の第２の信号線は、第１の方向に延伸されていてもよい。

前記複数の第２の信号線は、第２の方向に延伸されていてもよい。

前記基準電圧として、前記抵抗変化素子が高抵抗状態であるか低抵抗状態であるかを判定する為の読み出し判定電圧と、前記読み出し判定電圧よりも高くかつ前記抵抗変化素子が所定の高抵抗状態に書き込まれたかを判定する為の高抵抗ベリファイ判定電圧と、前記読み出し判定電圧よりも低くかつ前記抵抗変化素子が所定の低抵抗状態に書き込まれたかを判定する為の低抵抗ベリファイ判定電圧と、を発生する基準電圧発生回路を有してもよい。

これにより、前記抵抗変化素子の高抵抗状態と低抵抗状態は任意のマージンを有してそれぞれの抵抗状態を設定することができるので、読み出しに対する安定性の向上という効果が得られる。

前記基準電圧発生回路は、前記読み出し判定電圧と前記高抵抗ベリファイ判定電圧と低抵抗ベリファイ判定電圧との何れか１つの電圧を選択する電圧切り換え回路を有してもよい。

前記基準電圧発生回路は、前記高抵抗ベリファイ判定電圧を生成するための、前記抵抗変化素子の高抵抗状態に相当する抵抗値を有する第１の抵抗を備える第１の擬似メモリセルと、前記低抵抗ベリファイ判定電圧を生成するための、前記抵抗変化素子の低抵抗状態に相当する抵抗値を有する第２の抵抗を備える第２の擬似メモリセルと、前記読み出し判定電圧を生成するための、前記抵抗変化素子の高抵抗状態と低抵抗状態との間の抵抗状態に相当する抵抗値を有する第３の抵抗を備える第３の擬似メモリセルとを有してもよい。

高抵抗状態に相当する抵抗値を有する第１の抵抗を備える第１の擬似メモリセルと、低抵抗状態に相当する抵抗値を有する第２の抵抗を備える第２の擬似メモリセルと、高抵抗状態と低抵抗状態との中間の抵抗状態に相当する抵抗値を有する第３の抵抗を備える第３の擬似メモリセルとを有するので、より安定的な読み出し判定動作をメモリセルと同等の動作で容易に行うことができる、抵抗変化型不揮発性記憶装置およびその読み出し方法を提供することができる。

上述した本発明の一態様に係る抵抗変化型不揮発性記憶装置によれば、低電圧動作および小型化が可能で、安定的な読み出し判定動作を行うことができる抵抗変化型不揮発性記憶装置を実現できる。

また、本発明の一態様に係る抵抗変化型不揮発性記憶装置の読み出し方法は、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と、前記抵抗変化素子の下部電極に一端が接続された双方向型の電流制御素子と、を有するメモリセルが複数配置されたメモリセルアレイと、前記抵抗変化素子の抵抗状態を読み出す読み出し回路を備え、前記メモリセルアレイは、第１の方向に延びた複数の第１の信号線と、前記第１の方向又は前記第１の方向と交差する第２の方向に延びた複数の第２の信号線と、を有し、前記抵抗変化素子の上部電極と前記第１の信号線とが接続され、前記電流制御素子の他端と前記第２の信号線とが接続され、前記複数の第１の信号線と前記前記複数の第２の信号線とが交差するそれぞれの位置に前記メモリセルが配置されるメモリアレイであって、前記抵抗変化素子は、前記上部電極と前記下部電極との間に所定の第１の書き込み電圧が印加されると高抵抗状態に設定され、前記上部電極と前記下部電極との電圧に所定の第２の書き込み電圧が印加されると低抵抗状態に設定される特性を有し、前記読み出し回路による読み出し動作は、前記第１の信号線の電圧がディスチャージされるステップと、前記メモリセルアレイを構成する複数のメモリセルのうちから選択された前記メモリセルに接続された前記第２の信号線に電圧が印加されて、前記選択されたメモリセルの前記電流制御素子がオン状態となるステップと、前記選択されたメモリセルの前記抵抗変化素子の上部電極から下部電極に読み出し電流が流れ、前記第１の信号線の電圧が前記抵抗変化素子の抵抗値に依存して上昇するステップと、所定時間経過後、センスアンプの活性化によって前記第１の信号線電圧と基準電圧とを比較し、前記抵抗変化素子に抵抗状態として記憶されたデータを読み出すステップと、を含むようにしてもよい。

上述した本発明の一態様に係る抵抗変化型不揮発性記憶装置の読み出し方法によれば、低電圧動作および小型化が可能で、安定的な読み出し判定動作を行うことができる抵抗変化型不揮発性記憶装置を実現できる。

以下、本発明の抵抗変化型不揮発性記憶装置およびその読み出し方法の実施の形態として、高抵抗化方向定電流読み出し方式を用いた抵抗変化型不揮発性記憶装置について説明する。

また、読み出し時にメモリセル８内の抵抗変化素子５に対して、上部電極１から下部電極４に電流を流す方向（以下、ＨＲ化方向と呼ぶ）と、下部電極４から上部電極１に電流を流す方向（以下、ＬＲ化方向と呼ぶ）との何れかに対する優位性についても検討したので、そのことも含めて説明する。

（実施の形態１）
以下に、実施の形態１に係る抵抗変化型不揮発性記憶装置について説明する。本実施の形態は、メモリセルに対して高抵抗化方向に定電流を流して、記憶されている抵抗状態を判別する読み出し方式である。まず、本実施形態の読み出し方式の利点及び読み出し電流方向の優劣について、図８ａおよび図８ｂ、図９ａおよび図９ｂを用いて説明する。

図８ａおよび図８ｂは、メモリセル８と定電流回路１４との関係を等価的に示した回路図である。詳細には、図８ａは、抵抗変化素子５の上部電極１から下部電極４の方向（ＨＲ化方向）に定電流が流れる様に定電流回路１４とメモリセル８とを接続した接続関係を示す。図８ｂは、抵抗変化素子５の下部電極４から上部電極１の方向（ＬＲ化方向）に定電流が流れる様に定電流回路１４とメモリセル８とを接続した接続関係を示す。

また、図９ａおよび図９ｂは、図３の抵抗変化素子特性について、読み出し時の動作点を追記した抵抗変化特性図である。詳細には、図９ａは、メモリセル６内の抵抗変化素子５に対してＨＲ化方向に定電流を流す、図８ａ記載の読み出し接続形態に対する特性図を示す。図９ｂは、メモリセル６内の抵抗変化素子５に対してＬＲ化方向に定電流を流す、図８ｂ記載の読み出し接続形態に対する特性図を示す。

まず、図８ａおよび図８ｂの構成について説明する。

図８ａにおいて、定電流回路１４は、一定電流Ｉｒｄａを出力する定電流回路である。定電流回路１４の一端は電源（例えばＶＤＤ）に接続され、他端はビット線ＢＬを介してメモリセル８内の抵抗変化素子５の上部電極１に接続される。メモリセル８内のトランジスタ６のソース６ｃ（図１参照）は、電気的にＧＮＤ電位に接続されている。これによって、抵抗変化素子５の下部電極４には、ＧＮＤ電位とほぼ同等の電位が印加されている。また、メモリセル８内のトランジスタ６のゲート６ｂに接続されるワード線ＷＬには、トランジスタ６をオンするのに十分な電圧（例えばＶＤＤ）が印加される。

図８ａの構成によって、ビット線ＢＬの電圧は、抵抗変化素子５の抵抗状態に依存して、高抵抗状態の場合は電圧Ｖｒｄｈａとなり、低抵抗状態の場合は電圧Ｖｒｄｌａとなる。また、読み出しにおける記憶データの判定は、ビット線ＢＬの電位（Ｖｒｄｈａ又はＶｒｄｌａ）と判定基準電圧ＶＲＥＦとを比較して行われる。

図８ｂは、定電流回路１４は、一定電流Ｉｒｄｂを出力する定電流回路である。定電流回路１４の一端は電源（例えばＶＤＤ）に接続され、他端はソース線ＳＬを介してメモリセル８内のトランジスタ６のソース６ｃに接続される。メモリセル８内の抵抗変化素子５の上部電極１は、電気的にＧＮＤ電位に接続されている。これによって、抵抗変化素子５の下部電極４の電位とソース線ＳＬの電位はほぼ同等となる。また、メモリセル８内のトランジスタ６のゲート６ｂ（図１参照）に接続されるワード線ＷＬには、トランジスタ６をオンするのに十分な電圧が印加される。

図８ｂの構成によって、ソース線ＳＬの電圧は、抵抗変化素子５の抵抗状態に依存して、高抵抗状態の場合は電圧Ｖｒｄｈｂとなり、低抵抗状態の場合は電圧Ｖｒｄｌｂとなる。また、読み出しにおける記憶データの判定は、ソース線ＳＬの電位（Ｖｒｄｈａ又はＶｒｄｌａ）と判定基準電圧ＶＲＥＦとを比較して行われる。

次に、図８ａの等価回路によって読み出しを行った場合の動作点について、図９ａの特性図を用いて説明する。

図８ａの等価回路に示す構成では、メモリセル８内の抵抗変化素子５に対してＨＲ化方向に電流が流れるので、下部電極４を基準とする図９ａの抵抗変化特性図においては、正側の電圧電流領域で読み出しが行われる。定電流回路は電流Ｉｒｄａを出力している。抵抗変化素子５が高抵抗状態（ＨＲ）の場合、抵抗変化素子５には電流Ｉｒｄａが流れるので、上部電極１すなわちビット線ＢＬの電圧は、特性線ＨＲ上において電流Ｉｒｄａが流れる電圧Ｖｒｄｈａとなる。

一方、抵抗変化素子５が低抵抗状態（ＬＲ）の場合、抵抗変化素子５には電流Ｉｒｄａが流れるので、上部電極１すなわちビット線ＢＬの電圧は、特性線ＬＲ上において電流Ｉｒｄａが流れる電圧Ｖｒｄｌａとなる。

高抵抗状態におけるビット線ＢＬの電圧Ｖｒｄｈａは、高抵抗化すなわちＨＲ化方向読み出しなので、高抵抗化書き込み時の最大印加電圧ＶＨ（Ｂ１点）よりも小さい電圧であれば、抵抗変化素子５の抵抗状態が変化することは無い。従って、高抵抗状態におけるビット線ＢＬの電圧Ｖｒｄｈａが比較的高い電圧（例えばＶｄｉｓｔ＜Ｖｒｄｈａ＜ＶＨ）となる様に電流Ｉｒｄａの値を制御する。

一方、低抵抗状態におけるビット線ＢＬの電圧は、定電流回路１４の定電流Ｉｒｄａが印加されるので、ＬＲ特性線上の電圧Ｖｒｄｌａとなる。電圧Ｖｒｄｌａは、抵抗変化素子５が高抵抗状態時のビット線ＢＬの電圧Ｖｒｄｈａよりも小さい値であり、電圧Ｖｒｄｈａと電圧Ｖｒｄｌａとの電位差はＶｓｎａとなる。

次に、図８ｂの等価回路によって読み出しを行った場合の動作点について、図９ｂの特性図を用いて説明する。

図８ｂの等価回路に示す構成では、メモリセル８内の抵抗変化素子５に対してＬＲ化方向に電流が流れるので、下部電極４を基準とする図９ｂの抵抗変化特性図においては、負側の電圧電流領域で読み出しが行われる。ただし、図８ｂの等価回路ではビット線ＢＬを０ＶのＧＮＤ電圧としているので、図９ｂの横軸及び縦軸の電圧、電流の表現は説明を簡単化する為、その大きさを記載するものとする。定電流回路は電流Ｉｒｄｂを出力している。抵抗変化素子５が高抵抗状態（ＨＲ）の場合、抵抗変化素子５には電流Ｉｒｄｂが流れるので、下部電極４すなわちソース線ＳＬの電圧は、特性線ＨＲ上における電流Ｉｒｄｂが流れる電圧Ｖｒｄｈｂとなる。

一方、抵抗変化素子５が低抵抗状態（ＬＲ）の場合、抵抗変化素子５には電流Ｉｒｄｂが流れるので、下部電極４すなわちソース線ＳＬの電圧は、特性線ＬＲ上における電流Ｉｒｄｂが流れる電圧Ｖｒｄｌｂとなる。

高抵抗状態におけるソース線ＳＬの電圧Ｖｒｄｈｂは、低抵抗化すなわちＬＲ化方向読み出しなので、低抵抗化書き込み時の抵抗変化電圧ＶＲ（Ａ０点）よりも十分小さく、ＬＲ化方向読み出しにおけるディスターブ限界電圧Ｖｄｉｓｔｌ以下でなければ抵抗変化素子５の抵抗状態は変化してしまう。従って、高抵抗状態におけるソース線ＳＬの電圧Ｖｒｄｈｂが比較的低い電圧（例えばＶｒｄｈｂ≦Ｖｄｉｓｔｌ≪ＶＲ）となる様に電流Ｉｒｄｂの値を制御する。

一方、低抵抗状態におけるソース線ＳＬの電圧は、定電流回路１４の定電流Ｉｒｄｂが印加されるので、特性線ＬＲ上の電圧Ｖｒｄｌｂとなる。電圧Ｖｒｄｌｂは抵抗変化素子５が高抵抗状態時のビット線ＢＬの電圧Ｖｒｄｈｂよりも小さい値であり、電圧Ｖｒｄｈｂと電圧Ｖｒｄｌｂとの電位差はＶｓｎｂとなる。

ここで、高抵抗状態及び低抵抗状態に設定されたメモリセル８に対して、複数の読み出し電圧を印加して読み出し動作を繰り返した場合の抵抗状態の変化を確認した評価結果を図１０及び図１１に示す。

図１０に示す評価では、高抵抗状態又は低抵抗状態のメモリセル８に対して、図８ａと同様にＨＲ化方向に電流が流れる様に、ソース線ＳＬは０Ｖに設定し、ビット線ＢＬは複数の電圧値に設定している。具体的には、抵抗変化素子５が低抵抗状態のメモリセル８に対しては、（ａ）Ｖｄｉｓｔ、（ｂ）Ｖｄｉｓｔ＋ｄＶ、（ｃ）Ｖｄｉｓｔ＋２ｄＶ、（ｄ）Ｖｄｉｓｔ＋３ｄＶのそれぞれの電圧を印加するなお、ｄＶは、ビット線ＢＬに印加する電圧設定の差分単位電圧を意味する。抵抗変化素子５が高抵抗状態のメモリセル８に対しても、（ｅ）Ｖｄｉｓｔ、（ｆ）Ｖｄｉｓｔ＋ｄＶ、（ｇ）Ｖｄｉｓｔ＋２ｄＶ、（ｈ）Ｖｄｉｓｔ＋３ｄＶのそれぞれの電圧を印加する。なお、（ａ）と（ｅ）、（ｂ）と（ｆ）、（ｃ）と（ｇ）、（ｄ）と（ｈ）とは同じ電圧値である。これらの電圧をそれぞれ印加して、１０００万回まで読み出し動作を繰り返し、ディスターブの影響を受けないセル電流において、所定回数毎の抵抗状態を確認している。

図１０に示す様に、抵抗変化素子５が低抵抗状態の場合、（ａ）に示す様に、ディスターブ限界電圧（ディスターブ閾値電圧）Ｖｄｉｓｔ相当を印加しても、ほとんどセル電流は変化していない。すなわち、低抵抗状態の抵抗変化素子５において、（ａ）に示す電圧Ｖｄｉｓｔを印加しても、抵抗状態は変化していない。

（ａ）に示す電圧よりもｄＶだけ高い電圧を印加した、（ｂ）に示す抵抗変化素子５では、セル電流の低下すなわち高抵抗化が確認された。

（ｂ）に示す電圧よりも更にｄＶだけ高い電圧を印加した、（ｃ）に示す抵抗変化素子５では、更にセル電流の低下、すなわち、更なる高抵抗化が確認された。

（ｃ）に示す電圧よりも更にｄＶだけ高い電圧を印加した、（ｄ）に示す抵抗変化素子５では、更にセル電流の低下、すなわち、更なる高抵抗化が確認された。

この結果は、低抵抗状態のメモリセル８に対して、ディスターブ限界電圧Ｖｄｉｓｔ以下の電圧で読み出しを行う場合、抵抗変化素子５は抵抗変化することは無く、ディスターブ限界電圧Ｖｄｉｓｔを越える電圧で読み出しを行う場合、抵抗変化素子５は高抵抗状態へ変化してしまうことを意味する。

また、図１０には、高抵抗状態の抵抗変化素子５に対して、（ｅ）は（ａ）と同じ電圧Ｖｄｉｓｔを印加、（ｆ）は（ｂ）と同じ電圧Ｖｄｉｓｔ＋ｄＶを印加、（ｇ）は（ｃ）と同じ電圧Ｖｄｉｓｔ＋２ｄＶを印加、（ｈ）は（ｄ）と同じ電圧Ｖｄｉｓｔ＋３ｄＶを印加した場合のセル電流の変化を示している。何れの場合も、セル電流すなわち抵抗状態はほとんど変化していない。

この結果は、高抵抗状態のメモリセル８に対しては、ディスターブ限界電圧Ｖｄｉｓｔ以上の電圧で読み出しを行っても抵抗変化することは無いことを意味する。

図１１は、高抵抗状態又は低抵抗状態のメモリセル８に対して、図８ｂと同様にＬＲ化方向に電流が流れる様に、ビット線ＢＬは０Ｖに設定し、ソース線ＳＬは複数の電圧値に設定している。具体的には、ＬＲ化方向時のディスターブ限界電圧をＶｄｉｓｔｌとすると、抵抗変化素子５が低抵抗状態のメモリセル８に対しては、（ｉ）Ｖｄｉｓｔｌ、（ｊ）Ｖｄｉｓｔｌ＋ｄＶｌ、（ｋ）Ｖｄｉｓｔｌ＋２ｄＶｌ、（ｌ）Ｖｄｉｓｔｌ＋３ｄＶｌ（ただし、Ｖｄｉｓｔｌ＋３ｄＶｌ＜ＶＲ）のそれぞれの電圧を印加する。なお、ｄＶｌは、ソース線ＳＬに印加する電圧設定の差分単位電圧を意味する）。抵抗変化素子５が高抵抗状態のメモリセル８に対しても、（ｍ）Ｖｄｉｓｔｌ、（ｎ）Ｖｄｉｓｔｌ＋ｄＶｌ、（ｏ）Ｖｄｉｓｔｌ＋２ｄＶｌ、（ｐ）Ｖｄｉｓｔｌ＋３ｄＶｌのそれぞれの電圧を印加する。なお、（ｉ）と（ｍ）、（ｊ）と（ｎ）、（ｋ）と（ｏ）、（ｌ）と（ｐ）とは同じ電圧である。これらの電圧をそれぞれ印加して、１０００万回まで読み出し動作を繰り返し、ディスターブを受けない様なセル電流測定にて所定回数毎の抵抗状態を確認している。

図１１に示す様に、抵抗変化素子５が高抵抗状態の場合、（ｍ）に示す様に、抵抗変化素子５にディスターブ限界電圧Ｖｄｉｓｔｌ相当を印加しても、ほとんどセル電流は変化していない。すなわち、高抵抗状態の抵抗変化素子５において、（ｍ）に示す電圧Ｖｄｉｓｔｌを印加しても、抵抗状態は変化していない。

（ｍ）に示す電圧よりもｄＶｌ高い電圧を印加した、（ｎ）に示す抵抗変化素子５では、セル電流の上昇すなわち低抵抗化が僅かながら確認された。

（ｎ）に示す電圧よりも更にｄＶｌ高い電圧を印加した、（ｏ）に示す抵抗変化素子５では、更にセル電流の上昇すなわち更なる低抵抗化が確認された。

（ｏ）に示す電圧よりも更にｄＶｌ高い電圧を印加した、（ｐ）に示す抵抗変化素子５では、更にセル電流の上昇すなわち更なる低抵抗化が確認された。

この結果は、高抵抗状態のメモリセル８に対して、ディスターブ限界電圧Ｖｄｉｓｔｌ以下の電圧で読み出しを行う場合、抵抗変化素子５は抵抗変化することは無く、ディスターブ限界電圧Ｖｄｉｓｔｌを越える電圧で読み出しを行う場合、抵抗変化素子５は低抵抗状態へ変化してしまうことを意味する。

また、図１１には、低抵抗状態の抵抗変化素子５に対して、（ｉ）は（ｍ）と同じ電圧Ｖｄｉｓｔｌを印加、（ｊ）は（ｎ）と同じ電圧Ｖｄｉｓｔｌ＋ｄＶｌを印加、（ｋ）は（ｏ）と同じ電圧Ｖｄｉｓｔｌ＋２ｄＶｌを印加、（ｌ）は（ｐ）と同じ電圧Ｖｄｉｓｔｌ＋３ｄＶｌを印加した場合のセル電流の変化を示ししている。何れの場合も、セル電流すなわち抵抗状態はほとんど変化していない。

この結果は、高抵抗状態のメモリセル８に対しては、ディスターブ限界電圧Ｖｄｉｓｔｌ以上ＶＲ以下の電圧で読み出しを行っても抵抗変化することは無いことを意味する。ただし、ＶＲ以上の電圧を印加した場合、抵抗変化素子５は更に低抵抗状態に変化してしまうことは言うまでも無い。

以上の動作点説明及び評価結果から、本実施の形態１に係る高抵抗化方向定電流読み出し方式は、図６を用いて説明した読み出し方式よりも、抵抗変化素子５に印加する読み出しマージン（読み出し時のＳ／Ｎ比）の優位性が明確である。

図９ａのＨＲ化方向読み出しにおいては、高抵抗状態におけるビット線ＢＬの電位Ｖｒｄｈａは、Ｖｄｉｓｔ＜Ｖｒｄｈａ＜ＶＨといった比較的高い電圧に設定されることが可能である。したがって、電位Ｖｒｄｈａと、低抵抗状態におけるビット線ＢＬの電位Ｖｒｄｌａとの差電圧Ｖｓｎａとして、比較的大きい電圧を得ることが出来る。

一方、図９ｂのＬＲ化方向読み出しにおいては、高抵抗状態におけるソース線ＳＬの電位Ｖｒｄｈｂは、Ｖｒｄｈｂ≦Ｖｄｉｓｔｌ≪ＶＲといった比較的低い電圧に設定される必要がある。したがって、電位Ｖｒｄｈｂと、低抵抗状態におけるソース線ＳＬの電位Ｖｒｄｌｂとの差電圧Ｖｓｎｂとして、比較的小さい電圧しか得られない。

よって、読み出し時における高抵抗状態と低抵抗状態の電位差をＨＲ化方向読み出しのＶｓｎａとＬＲ化方向読み出しのＶｓｎｂとで比較すると、ＶｓｎａはＶｓｎｂよりも大きな値に設定することが可能（Ｖｓｎａ＞Ｖｓｎｂ）となる。

このことは、判定基準電圧ＶＲＥＦが電圧ＶｒｄｈａとＶｒｄｌａの中間に制御されると想定すると、選択ビット線ＢＬＳと読み出し判定基準電圧ＶＲＥＦとの差電位（Ｖｓｎａ／２）は、比較的大きな値を得ることができる。つまり、抵抗変化素子５において、読み出し時のＳ／Ｎ比、すなわち、読み出しマージンを大きく取ることができる。従って、センスアンプによる読み出し判定がし易くなり、誤読み出しの無い安定的な読み出しを行うことができる。これにより、簡易的で小面積化された抵抗変化素子５を実現することが可能となる。

また、上述した高抵抗化方向定電流読み出し方式を、図６及び図７で説明した、読み出し時の電圧をＶＰＲＲにクランプ制限する読み出し方式（クランプ制限方式）と比較する。クランプ制限方式では、抵抗変化素子５の高抵抗状態と低抵抗状態のビット線ＢＬの電位差はＶｓｎである。これは、図７で説明した様に、Ｖｓｎ＜ＶＰＲＲ≪ＶＲとなる。したがって、図９ａ（及び図９ｂ）に示した、抵抗変化素子５の高抵抗状態と低抵抗状態のビット線ＢＬ（図９ｂはソース線ＳＬ）の電位差Ｖｓｎａ（及びＶｓｎｂ）と比較すると、
Ｖｓｎ＜Ｖｓｎｂ＜Ｖｓｎａ
の関係にある。よって、図８ａに示した、Ｖｓｎａの差電位が得られる電流印加型のＨＲ化方向読み出し方式は、図６のクランプ電圧制限放電方式に比べて、十分な読み出しマージンが得られることは明白である。

また、図８ａに示した電流印加型のＨＲ化方向読み出し方式の電流Ｉｒｄａの値は、図９ａの低抵抗状態のＬＲ特性線に対して、低抵抗状態の抵抗変化素子５が徐々に高抵抗化してしまうことの無いディスターブ限界電圧Ｖｄｉｓｔ以下となる様に設定される。

つまり、Ｖｒｄｌａ≦Ｖｄｉｓｔを満足する為に定電流回路１４の電流Ｉｒｄａは、
Ｉｒｄａ≦Ｖｄｉｓｔ／（低抵抗状態の抵抗値）
の式を満足する様に設定される。

次に、本実施の形態における読み出し方式の読み出しシーケンスを図１２に示す。

図１２において、スタンバイ、高抵抗書き込み（ＨＲ書き込み）、低抵抗書き込み（ＬＲ書き込み）のそれぞれの動作は図５と同じであるので、説明は省略する。

図１２における読み出し動作は、読み出しモードに入る時刻ｔ０〜ｔ１において、選択ビット線ＢＬＳの電位がＶＰＲからＧＮＤに引き下げられる。同時に、選択ソース線ＳＬＳの電位は、ＶＰＲからＧＮＤに引き下げられる。

次に、時刻ｔ１において、選択ワード線ＷＬＳの電圧を、ＧＮＤからＶＤＤに変化される。これにより、選択メモリセル８内のトランジスタ６は、オン状態にさせる。同時に、定電流回路１４は活性化され、選択ビット線ＢＬＳに一定電流Ｉｒｄａが流れる。選択ビット線ＢＬＳは、前記定電流回路１４の一定電流によって充電され、選択ビット線ＢＬＳの電位は上昇する。一方、選択メモリセル８内の抵抗変化素子５の抵抗状態に依存して、選択ビット線ＢＬＳの電位は異なってくる。つまり、抵抗変化素子５が高抵抗状態の場合、選択ビット線ＢＬＳの電位は、Ｖｒｄｈａに向かって単位時間当り大きな傾きで上昇する。抵抗変化素子５が低抵抗状態の場合、選択ビット線ＢＬＳの電位は、Ｖｒｄｌａに向かって単位時間当り小さな傾きで上昇する。

所定時間経過後の時刻ｔ２には、選択ビット線ＢＬＳの電位は、抵抗変化素子５が高抵抗状態の場合はＶｒｄｈａに近いＶｒｄｈａ’となる。一方、選択ビット線ＢＬＳの電位は、抵抗変化素子５が低抵抗状態の場合はＶｒｄｌａに近いＶｒｄｌａ’となる。したがって、抵抗変化素子５が高抵抗状態の場合と低抵抗状態の場合の選択ビット線ＢＬＳの電位差は、Ｖｓｎａに近いＶｓｎａ’になっている。

ここで、時刻ｔ２において、抵抗変化素子５が高抵抗状態の場合の選択ビット線ＢＬＳの電位Ｖｒｄｈａ’と、抵抗変化素子５が低抵抗状態の場合の選択ビット線ＢＬＳの電位Ｖｒｄｌａ’との概ね中間電位に判定基準電圧ＶＲＥＦが設定されている場合について説明する。

抵抗変化素子５が高抵抗状態の場合は選択ビット線ＢＬＳの電位Ｖｒｄｈａ’が読み出し判定基準電圧ＶＲＥＦよりも高くなっているので、時刻ｔ２でのセンスアンプの判定出力は、論理信号として‘Ｌ’が出力される。一方、抵抗変化素子５が低抵抗状態の場合は、選択ビット線ＢＬＳの電位Ｖｒｄｌａ’が読み出し判定基準電圧ＶＲＥＦよりも低くなっているので、時刻ｔ２でのセンスアンプの判定出力は、論理信号として‘Ｈ’が出力される。また、時間ｔ２のタイミングで、信号をラッチするラッチ回路は、センスアンプの出力状態を記憶する。

次に、時間ｔ３になると、選択ワード線ＷＬＳの電圧は、ＶＤＤからＧＮＤに変化し、選択ソース線ＳＬＳの電圧はＧＮＤからＶＰＲに変化する。また、選択ビット線ＢＬＳがセンスアンプから切り離されると同時に、選択ビット線ＢＬＳへ電圧ＶＰＲが印加されることで、読み出しモードは終了する。

なお、抵抗変化素子５の抵抗状態の読み出し結果（センスアンプの出力状態）は、既にラッチ回路に記憶されている。

また、ディスターブ影響を回避する電圧関係式Ｖｒｄｌａ≦Ｖｄｉｓｔを満足する様に、定電流回路１４の電流Ｉｒｄａが設定されている。これにより、時刻ｔ２時の低抵抗状態の選択ビット線ＢＬＳの電圧Ｖｒｄｌａ’は、ディスターブ限界電圧Ｖｄｉｓｔを超えることは無い。

次に、本実施の形態１に係る読出し方式を実現する具体回路構成の一例について、図１３を用いて説明する。

図１３において、抵抗変化型不揮発性記憶装置は、メモリセルアレイ１３と、ロウデコーダ／ドライバ１５と、ビット線選択回路１６と、ソース線選択回路１７と、電流制御回路２８と、基準電圧発生回路６２と、読み出し回路４５とを備えている。

メモリセルアレイ１３は、複数のメモリセル８を備えている。メモリセル８は、抵抗変化素子５とトランジスタ６とで構成される選択メモリセルである。メモリセル８の詳細な構成は、図１に示したメモリセル８と同様である。

なお、メモリセル８において、第２の抵抗変化層２および第１の抵抗変化層３は、例えば、タンタルおよびハフニウムのいずれか一方の酸素不足型の酸化物層で構成される。また、下部電極４は、上部電極１の標準電極電位よりも電極電位の低い、上部電極１と異なる元素からなる材料によって構成されている。さらに、抵抗変化素子５において、上部電極１の標準電極電位Ｖ１と、下部電極４の標準電極電位Ｖ２と、タンタルおよびハフニウムのいずれか一方の標準電極電位Ｖｔとすると、Ｖｔ＞Ｖ２を満足する。

ロウデコーダ／ドライバ１５は、読み出しモード時、ｍ本のワード線ＷＬの内、１本のワード線ＷＬｓを選択し、所定の選択電圧（例えばＶＤＤ）を印加するロウデコーダ／ドライバである。

ビット線選択回路１６は、読み出しモード時、ｎ本のビット線１２の内、１本のビット線ＢＬＳを選択するビット線選択回路である。非選択ビット線（ＢＬ０、・・・、ＢＬ（Ｓ−１）、ＢＬ（Ｓ＋１）、・・・、ＢＬ（ｎ−１））には、プリチャージ電圧ＶＰＲが印加される。また、選択ビット線ＢＬＳは、プリチャージ電圧ＶＰＲから切り離されている。

ソース線選択回路１７は、読み出しモード時、ｎ本のソース線１１の内、１本のソース線ＳＬｓを選択するソース線選択回路である。非選択ソース線（ＳＬ０、・・・、ＳＬ（ｓ−１）、ＳＬ（ｓ＋１）、・・・、ＳＬ（ｎ−１））には、プリチャージ電圧ＶＰＲが印加される。また、選択ソース線ＳＬｓは、読み出しモード時にはグランド電圧ＧＮＤに接続されている。

ＹＤノード２０は、後に説明するように、ビット線選択回路１６が読み出し回路に接続されるためのノードである。ＹＤノード２０は、読み出し時、ビット線選択回路１６を介して選択ビット線ＢＬＳと電気的に接続される。

読み出し回路４５は、プリチャージ回路２２と、ディスチャージ回路２４と、定電流回路２７と、センスアンプ回路４６と、ラッチ回路４３と、容量素子４４とによって構成される。

プリチャージ回路２２は、Ｐチャネルトランジスタ２１で構成される。プリチャージ回路２２は、信号ＮＰＲによって制御され、ＮＰＲが‘Ｌ’の時、Ｐチャネルトランジスタ２１はオンとなる。これにより、ＹＤノード２０にプリチャージ電圧ＶＰＲが印加される。なお、プリチャージ回路２２は、メモリセル８の非選択状態において、ビット線１２にディスチャージされた電圧よりも大きいプリチャージ電圧を印加する。また、プリチャージ電圧は、ディスターブ限界電圧Ｖｄｉｓｔよりも大きく、書き込み時にビット線１２及びソース線１１に印加される一方の電圧よりも小さく、他方の電圧よりも大きい。

ディスチャージ回路２４は、Ｎチャネルトランジスタ２３で構成される。ディスチャージ回路２４は、信号ＤＣＧによって制御され、ＤＣＧが‘Ｈ’の時、Ｎチャネルトランジスタ２３はオンとなる。これにより、ＹＤノード２０の電荷が、グランド電圧ＧＮＤに引き抜かれ、電位が低下する。

定電流回路２７は、飽和特性を利用した定電流用Ｐチャネルトランジスタ２５と制御用Ｐチャネルトランジスタ２６とが直列接続された構成である。

定電流用Ｐチャネルトランジスタ２５は、その飽和特性を利用して定電流を発生する。このときの定電流用Ｐチャネルトランジスタ２５の電流は、定電流用Ｐチャネルトランジスタ２５のゲート端子に接続されるノードＶＩＣの電位によって制御される。なお、定電流用Ｐチャネルトランジスタ２５のゲート端子は、電流制御回路２８に接続されている。定電流用Ｐチャネルトランジスタ２５の電流を制御するＶＩＣノードの電位は、電流制御回路２８によって生成される。

また、制御用Ｐチャネルトランジスタ２６は、制御用Ｐチャネルトランジスタ２６のゲート端子に接続される信号ＮＬＤによってオン／オフ制御される。具体的には、ＮＬＤ信号が‘Ｌ’の時、ＹＤノード２０に対して、定電流用Ｐチャネルトランジスタ２５で発生された一定電流が印加される。

ＲＥＦノード３１は、基準電圧発生回路６２から出力される読み出し判定用基準電圧が供給されるノードである。ＲＥＦノード３１は、センスアンプ回路４６に接続されている。

センスアンプ回路４６は、差動アンプ回路と、第１のスイッチ回路と、第２のスイッチ回路と、第３のスイッチ回路とを有している。

第１のスイッチ回路は、トランジスタ２９とトランジスタ３０とで構成される。第２のスイッチ回路は、トランジスタ３２とトランジスタ３３とで構成される。第３のスイッチ回路は、トランジスタ３４と、トランジスタ３５と、トランジスタ３６とで構成される。

トランジスタ２９とトランジスタ３２はＮチャネルトランジスタ、トランジスタ３０とトランジスタ３３はＰチャネルトランジスタである。トランジスタ３４、３５、３６は、Ｐチャネルトランジスタである。

なお、第１のスイッチ回路を構成するトランジスタ２９およびトランジスタ３０と第２のスイッチ回路を構成するトランジスタ３２およびトランジスタ３３は、転送制御スイッチ回路に相当する。

トランジスタ２９とトランジスタ３０は、それぞれのドレイン端子同士とソース端子同士が並列接続され、第１のスイッチ回路を構成する。トランジスタ２９とトランジスタ３０は、信号ＳＡＧが‘Ｈ’で信号ＮＳＡＧが‘Ｌ’の時、オン状態となり、信号ＳＡＧが‘Ｌ’で信号ＮＳＡＧが‘Ｈ’の時、オフ状態となる。

トランジスタ３２とトランジスタ３３は、それぞれのドレイン端子同士とソース端子同士が並列接続され、第２のスイッチ回路を構成する。トランジスタ３２とトランジスタ３３は、信号ＳＡＧが‘Ｈ’で信号ＮＳＡＧが‘Ｌ’の時、オン状態となり、信号ＳＡＧが‘Ｌ’で信号ＮＳＡＧが‘Ｈ’の時、オフ状態となる。

トランジスタ３４とトランジスタ３５は信号ＮＰＲで制御され、ＮＰＲ信号が‘Ｌ’の時にオンとなってＶＰＲをノードＮＳＡＤ及びＳＡＤに供給する。トランジスタ３６は、信号ＮＰＲで制御され、ＮＰＲ信号が‘Ｌ’の時にオンとなってノードＮＳＡＤとＳＡＤを電気的に接続してイコライズする。

差動アンプ回路は、トランジスタ３７、３８、３９、４０、４１、４２とを有している。

トランジスタ３７とトランジスタ３８はＰチャネルトランジスタ、トランジスタ３９とトランジスタ４０はＮチャネルトランジスタである。

トランジスタ３７とトランジスタ３９のそれぞれのドレイン端子同士は、ＮＳＡＤノードに接続されると共に、トランジスタ３８のゲート端子とトランジスタ４０のゲート端子に接続されている。また、トランジスタ３８とトランジスタ４０のそれぞれのドレイン端子同士は、ＳＡＤノードに接続されると共に、トランジスタ３７とトランジスタ３９のゲート端子に接続されている。また、トランジスタ３７とトランジスタ３８のそれぞれのソース端子同士は接続され、トランジスタ３９とトランジスタ４０のそれぞれのソース端子同士は接続されている。すなわち、トランジスタ３７、３８、３９、４０は、クロスカップル構造である。

さらに、トランジスタ４１のドレイン端子はトランジスタ３７およびトランジスタ３８のソース端子に接続され、トランジスタ４１のソース端子はＶＤＤ電源に接続されている。トランジスタ４１のゲート端子は、信号ＳＡＰで制御され、ＳＡＰ信号が‘Ｌ’の時にオン状態となる。

トランジスタ４２のドレイン端子はトランジスタ３９およびトランジスタ４０のソース端子に接続され、トランジスタ４２のソース端子はＧＮＤに接続されている。トランジスタ４２のゲート端子は、信号ＳＡＮで制御され、ＳＡＮ信号が‘Ｈ’の時にオン状態となる。

ラッチ回路４３は、ＳＡＤノードの差動アンプ出力を入力とするラッチ回路で、ラッチ回路４３の出力は、ＤＯノードに接続され、ＣＫ入力端子に入力される信号ＬＡＴが‘Ｌ’から‘Ｈ’に変化したタイミングでＳＡＤノードの論理状態をラッチし、ＤＯノードに出力する。

容量素子４４は、ＳＡＤノードとＮＳＡＤノードとに接続される寄生容量を同等化する為に設けられた容量素子であり、ラッチ回路４３のＤ入力端子の入力容量と同等の容量を有する。

次に、基準電圧発生回路６２の具体的な回路構成の一例を図１４に示す。

図１４に示すように、基準電圧発生回路６２は、基準電圧発生部１０４と、電圧切り替え部１０５とを備えている。

基準電圧発生部１０４は、電圧調整回路５１と、差動アンプ回路５２、５３および５４とを有している。基準電圧発生部１０４は、電圧調整回路５１と差動アンプ回路５２、５３、５４とにより、任意の電位をノードＶＲＥＦＨ、ＶＲＥＦＲ、ＶＲＥＦＬに生成出力する。

電圧切り替え部１０５は、ＡＮＤ論理素子５５、５６および５７と、スイッチ５８、５９および６０と、トランジスタ６１とを有している。

図１４において、電圧調整回路５１は、直列接続された複数の固定抵抗素子５０を有している。複数直列接続された固定抵抗素子群の一端には、電源ＶＤＤが接続され、他端にグランドＧＮＤが接続されている。この構成により、電圧調整回路５１は、各固定抵抗素子５０間のノードを任意に選択することで、出力される電圧を調整することができる。

差動アンプ回路５２は、電圧調整回路５１の中間ノードを任意に選択出力したノードｒｅｆＨの電位を、出力ノードＶＲＥＦＨに同一電位で電流増幅出力する。差動アンプ回路５３は、電圧調整回路５１の中間ノードを任意に選択出力したノードｒｅｆＲの電位を、出力ノードＶＲＥＦＲに同一電位で電流増幅出力する、差動アンプ回路５４は、電圧調整回路５１の中間ノードを任意に選択出力したノードｒｅｆＬの電位を、出力ノードＶＲＥＦＬに同一電位で電流増幅出力する。

ＡＮＤ論理素子５５は、信号ＮＰＲとＲＦＨの２信号が入力されると、ＡＮＤ信号を出力する。ＡＮＤ論理素子５６は、信号ＮＰＲとＲＦＲの２信号が入力されると、ＡＮＤ信号を出力する。ＡＮＤ論理素子５７は、信号ＮＰＲとＲＦＬの２信号が入力されると、ＡＮＤ信号を出力する。

スイッチ素子５８は、ＡＮＤ論理素子５５の出力信号で制御され、‘Ｈ’が入力されるとオン状態となる。スイッチ素子５９は、ＡＮＤ論理素子５６の出力信号で制御され、‘Ｈ’が入力されるとオン状態となる。スイッチ素子６０は、ＡＮＤ論理素子５７の出力信号で制御され、‘Ｈ’が入力されるとオン状態となる。

トランジスタ６１は、ゲート端子に入力されるＮＰＲ信号によってオン／オフ制御されるＰチャネルトランジスタである。トランジスタ６１は、ＮＰＲが‘Ｌ’の時にオン状態となり、ＲＥＦノードにＶＰＲ電圧を供給する。

以下に、基準電圧発生回路６２の動作を簡単に説明する。基準電圧発生部１０４は、３つの出力ノードＶＲＥＦＨ、ＶＲＥＦＲ、ＶＲＥＦＬのそれぞれに、任意に選択された電位を定常的に出力する。ノードＶＲＥＦＨの電位としては、高抵抗状態のレベルを判定する基準電圧（以下、判定する基準電圧を、判定電圧と呼ぶ）ＶＲＥＦＨ０が出力される。ノードＶＲＥＦＬの電位としては、低抵抗状態のレベルを判定する基準電圧ＶＲＥＦＬ０が出力される。ノードＶＲＥＦＲの電位としては、読み出し時の抵抗状態を判定する基準電圧ＶＲＥＦＲ０が出力される。それぞれの電圧の関係は、ＶＲＥＦＨ０＞ＶＲＥＦＲ０＞ＶＲＥＦＬ０となる。

電圧切り換え部１０５は、判定電圧ＶＲＥＦＨ０、ＶＲＥＦＲ０、ＶＲＥＦＬ０及びプリチャージ電圧ＶＰＲの内の何れかの電圧を、入力信号ＮＰＲ、ＲＦＨ、ＲＦＲ、ＲＦＬに従ってノードＲＥＦに選択出力する。入力信号ＮＰＲが‘Ｌ’の時は、トランジスタ６１のみがオン状態となってＲＥＦノードには判定電圧ＶＰＲが出力される。入力信号ＮＰＲが‘Ｈ’かつ信号ＲＦＨが‘Ｈ’の時は、スイッチ素子５８のみがオン状態となってＲＥＦノードには判定電圧ＶＲＥＦＨ０が出力される。入力信号ＮＰＲが‘Ｈ’かつ入力信号ＲＦＲが‘Ｈ’の時は、スイッチ素子５９のみがオン状態となって、ＲＥＦノードには判定電圧ＶＲＥＦＲ０が出力される。入力信号ＮＰＲが‘Ｈ’かつ信号ＲＦＬが‘Ｈ’の時は、スイッチ素子６０のみがオン状態となってＲＥＦノードには判定電圧ＶＲＥＦＬ０が出力される。なお、入力信号ＲＦＨ、ＲＦＲ、ＲＦＬは、その何れか１つのみが‘Ｈ’状態となる。

次に、読み出し動作に対する選択ビット線ＢＬＳ（=ＹＤ）と判定電圧ＶＲＥＦＨ０、ＶＲＥＦＲ０、ＶＲＥＦＬ０との関係について図１５を用いて説明する。ただし、その動作は図１３の読み出し回路の関係する動作及び図１４のノードＲＥＦの選択出力電圧（判定電圧）を用いた説明とする。

図１５において、判定電圧ＶＲＥＦＨ０、ＶＲＥＦＲ０、ＶＲＥＦＬ０は基準電圧発生部１０４が定常的に出力している電圧である。読み出しモードに入ると、時刻ｔ０〜ｔ１において、ディスチャージ回路２４は活性化して、選択ビット線ＢＬＳの電位をＶＰＲからＧＮＤに引き下げる。また、時刻ｔ０で信号ＳＡＧが‘Ｈ’となることによって、センスアンプ回路のスイッチとして機能するトランジスタ２９、３２とトランジスタ３０、３３とが全てオン状態とされる。

次に、時刻ｔ１で選択ワード線ＷＬＳの電圧はＧＮＤからＶＤＤに変化し、選択メモリセル８内のトランジスタ６がオン状態となり、同時にディスチャージ回路２４がオフ状態となる。さらに、定電流回路２７が活性化され、選択ビット線ＢＬＳに一定電流が流れる。

選択ビット線ＢＬＳは、定電流回路２７の一定電流によって充電される。これにより、選択ビット線ＢＬＳの電位は上昇するが、選択メモリセル８内の抵抗変化素子５の抵抗状態に依存して選択ビット線ＢＬＳの電位は異なってくる。つまり、抵抗変化素子５が高抵抗状態の場合、選択ビット線ＢＬＳの電位は比較的高いレベルに上昇し、抵抗変化素子５が低抵抗状態の場合、選択ビット線ＢＬＳの電位は比較的低いレベルに上昇する。

時刻ｔ２で信号ＳＡＧが‘Ｌ’となることによって、センスアンプ回路のスイッチとして機能するトランジスタ２９、３２とトランジスタ３０、３３とが全てオフ状態となり、差動アンプ回路のＮＳＡＤノード（ｔ２時点の選択ビット線電圧）及びＳＡＤノード（ｔ２時点のＲＥＦ電圧）との電圧比較によって、記憶データの判定が行われる。

高抵抗書き込み後の高抵抗状態のベリファイ判定（ＨＲ−Ｖｅｒｉｆｙ判定）においては、高抵抗状態判定として判定電圧ＶＲＥＦＨ０と時刻ｔ２での選択ビット線ＢＬＳの電圧とが比較される。選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧≧ＶＲＥＦＨ０であれば、所定の高抵抗書き込みがなされたと判断される。また、選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧＜ＶＲＥＦＨ０であれば、所定の高抵抗書き込みができていないと判断される。所定の高抵抗書き込みができていない場合は、再度高抵抗書き込みが実行される様に制御される。

低抵抗書き込み後の低抵抗状態のベリファイ判定（ＬＲ−Ｖｅｒｉｆｙ判定）においては、低抵抗状態判定として判定電圧ＶＲＥＦＬ０と時刻ｔ２での選択ビット線ＢＬＳの電圧とが比較される。選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧≦ＶＲＥＦＬ０であれば、所定の低抵抗書き込みがなされたと判断される。選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧＞ＶＲＥＦＬ０であれば、所定の低抵抗書き込みができていないと判断される。所定の低抵抗書き込みができていない場合は、再度低抵抗書き込みが実行される様に制御される。

読み出し時の抵抗状態判定においては、読み出し判定として、判定電圧ＶＲＥＦＲ０と時刻ｔ２での選択ビット線ＢＬＳの電圧とが比較される。選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧＞ＶＲＥＦＲ０であれば、選択メモリセル８内の抵抗変化素子５は、高抵抗状態と判断される。選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧＜ＶＲＥＦＲ０であれば、選択メモリセル８内の抵抗変化素子５は、低抵抗状態と判断される。

高抵抗状態のベリファイ判定における判定電圧ＶＲＥＦＨ０は、読み出し時の判定電圧ＶＲＥＦＲ０に対して、一定の読み出しマージンを確保する為に、電位差Ｖｍｇ０だけ高い電圧となっている。また、低抵抗状態のベリファイ判定における判定電圧ＶＲＥＦＬ０は、読み出し時の判定電圧ＶＲＥＦＲ０に対して、一定の読み出しマージンを確保する為に、電位差Ｖｍｇ１だけ低い電圧となっている。

電位差Ｖｍｇ０とＶｍｇ１は、差動アンプ回路が電源ノイズやトランジスタサイズバラツキ等で誤動作を起こさない為に、所定以上の大きさを有することが望ましく、より大きく設定されることで読み出しマージンを広く確保することが可能となる。

本実施の形態においては、読み出しマージンを最大限確保するために、低抵抗状態のベリファイ判定における判定電圧ＶＲＥＦＬ０がディスターブ限界電圧Ｖｄｉｓｔ以下、すなわち
ＶＲＥＦＬ０≦Ｖｄｉｓｔ
となる様に、定電流回路の電流を調整している。この場合、高抵抗状態の選択ビット線ＢＬＳの電圧は、Ｖｄｉｓｔをはるかに越えるレベルに上昇する。しかし、高抵抗状態に対する高抵抗化方向の読み出し電流の印加により、抵抗変化が起こることは無い。

逆に、それによって選択ビット線ＢＬＳの読み出し時の電圧は、高抵抗状態の時と低抵抗状態の時とでかなり大きい電位差（Ｖｍｇ０＋Ｖｍｇ１）を確保することができる。したがって、Ｖｍｇ０≒Ｖｍｇ１となる電位に読み出し判定電圧ＶＲＥＦＲ０を設定することで、高抵抗状態及び低抵抗状態の何れの読み出し判定においても、十分に大きい読み出しマージンを確保することが出来る。したがって、誤読み出しのほとんど無い、安定的な読み出し判定動作が可能となる。

次に、メモリシステム７９の構成を図１６に示す。

図１６の説明にあたり、これまでに説明したのと同じ機能／構成の回路ブロックについては、その説明を省略する。

メモリシステム７９は、メモリコアブロック７６と、アドレス入力回路７７と、制御回路７８とを備えている。メモリコアブロック７６は、ロウデコーダ／ドライバ１５と、電流制御回路２８と、基準電圧発生回路６２と、データ入力回路７１と、データ出力回路７２と、読み出し制御回路７３と、電源回路７４と、単位メモリブロック７５とを有している。

図１６において、読み出し動作時、選択ビット線ＢＬＳはビット線選択回路１６によってその入出力ノード（ＹＤノード２０）と電気的に接続されている。読み出し回路４５は、ＹＤノード２０と、基準電圧発生回路６２の出力のＲＥＦノード３１と、電流制御回路２８の出力のＶＩＣノードとを入力として、読み出し判定結果の出力信号ＤＯを出力する。

データ出力回路７２は、読み出し回路４５の出力信号ＤＯを入力として、メモリシステム７９の入出力端子ＤＩＯに出力データＤＯＵＴを出力する。

データ入力回路７１は、データ書き込み時にメモリシステム７９の入出力端子ＤＩＯに入力された信号を、入力モード時にＤＩＮノードを介して入力し、出力端子からノードＤＩに対して入力データを出力する。

書き込み回路７０は、書き込みモード時に、ＤＩノードからの書き込みデータを入力及びラッチ記憶し、高抵抗化書き込み又は低抵抗化書き込みに従った書き込み電圧及び書き込みパルスを、その書き込み内容に従って、ビット線選択回路１６及びソース線選択回路１７に供給する。

単位メモリブロック７５は、メモリセルアレイ１３と、ビット線選択回路１６と、ソース線選択回路１７と、読み出し回路４５と、書き込み回路７０とで構成される。

読み出し制御回路７３は、読み出しモード時の各種タイミング動作を制御する。

電源回路７４は、プリチャージ電圧ＶＰＲ、高抵抗化書き込み時の選択ビット線電圧ＶＨＲ、低抵抗化書き込み時の選択ソース線電圧ＶＬＲ、書き込み時の選択ワード線電圧ＶＷＬＰを発生する。

アドレス入力回路７７は、複数のアドレス信号を入力とし、メモリコアブロック７６にアドレスＡＸ、ＡＹを出力する。

制御回路７８は、複数のコントロール信号を入力とし、タイミングクロック信号ＣＬＫ、読み出しイネーブル信号ＲＥＮ、書き込みイネーブル信号ＷＥＮ、書き込みパルスタイミング信号ＷＰＬＳ等を出力する。

次に、メモリシステム７９の読み出し動作時の読み出しシーケンスについて、図１７を用いて説明する。

図１７に示す読み出しシーケンスにおいて、スタンバイモードから時刻ｔｒ０〜ｔｒ５では、高抵抗状態のメモリセル（ＨＲセル）８を選択した場合の読み出し動作を、時刻ｔｒ５〜ｔｒ１０では、低抵抗状態のメモリセル（ＬＲセル）８を選択した場合の読み出し動作を説明する。

最初に、高抵抗状態のメモリセル８を選択した場合の読み出し動作を説明する。スタンバイ状態から、時刻ｔｒ０になると、クロック信号ＣＬＫが‘Ｌ’→‘Ｈ’に変化する。これにより、アドレス入力回路７７は、アドレス入力信号をラッチして所定のＡＸ、ＡＹアドレス（ここではＡＸ＝１、ＡＹ＝１としている）を出力する。

制御回路７８は、時刻ｔｒ０になると、読み出しイネーブル信号ＲＥＮを‘Ｈ’に変化させる。これにより、読み出し動作が開始される。

読み出し制御回路７３は、読み出しイネーブル信号ＲＥＮの‘Ｌ’→‘Ｈ’の変化を受けて、信号ＮＰＲを‘Ｈ’→‘Ｌ’に設定して、関係するプリチャージ電圧ＶＰＲの印加を切り離す。同時に、ディスチャージ信号ＤＣＧは、‘Ｌ’→‘Ｈ’に設定される。さらに、同時にセンスアンプ回路４６内のスイッチ素子用信号ＳＡＧ（及びＮＳＡＧ［図示せず］）は、‘Ｌ’→‘Ｈ’（及び‘Ｈ’→‘Ｌ’）に設定される。

選択ビット線ＢＬＳの電圧は、ＤＣＧ＝‘Ｈ’を受けて、ＶＰＲ電位からＧＮＤに引き下げられる。選択ビット線ＢＬＳの電圧は、ＧＮＤに設定される。基準電圧発生回路６２の出力ノードＲＥＦの電位は、ＶＰＲから所定の電圧ＶＲＥＦＲ０に変化する。選択ソース線ＳＬＳの電位は、読出しイネーブル信号ＲＥＮの‘Ｈ’を受けて、ＶＰＲからＧＮＤに設定される。センスアンプ回路４６のＮＳＡＤノードは、ＳＡＧ（及びＮＳＡＧ）の‘Ｈ’（及び‘Ｌ’）を受けて、トランジスタ（スイッチ素子）２９、３０がオン状態となることにより、選択ビット線ＢＬＳと同電位となる。センスアンプ回路４６のＳＡＤノードは、ＳＡＧ（及びＮＳＡＧ）の‘Ｈ’（及び‘Ｌ’）を受けてトランジスタ３２、３３がオン状態となることにより、ＲＥＦノードと同電位となる。

次に、時刻ｔｒ１になると、ディスチャージ信号ＤＣＧは‘Ｈ’→‘Ｌ’となり、定電流回路２７の活性化信号ＮＬＤは‘Ｈ’→‘Ｌ’となり、ワード線イネーブル信号ＷＬＥＮは‘Ｌ’→‘Ｈ’となる。ワード線イネーブル信号ＷＬＥＮが‘Ｈ’となると、選択ワード線ＷＬＳがＧＮＤからＶＤＤに変化し、ディスチャージ信号ＤＣＧの‘Ｌ’を受けて選択ビット線ＢＬＳのＧＮＤへの引き下げは解除される。これにより、定電流回路２７の活性化信号ＮＬＤの‘Ｌ’を受けて、選択ビット線ＢＬＳへ一定電流の供給が開始される。選択ビット線ＢＬＳの電位は、定電流回路２７の一定電流と選択メモリセル８内の抵抗変化素子の抵抗状態に依存して、時間経過と共に所定の傾きを持って上昇する。

次に、時刻ｔｒ２になると、定電流回路２７の活性化信号ＮＬＤは‘Ｌ’→‘Ｈ’となり、センスアンプ回路４６内のスイッチ素子用信号ＳＡＧ（及びＮＳＡＧ）は‘Ｈ’→‘Ｌ’（及び‘Ｌ’→‘Ｈ’）となる。差動アンプ回路のトランジスタ４１の活性化信号ＳＡＮは‘Ｌ’→‘Ｈ’（及び図示してはないが同活性化信号ＳＡＰが‘Ｈ’→‘Ｌ’）となり、ワード線イネーブル信号ＷＬＥＮは‘Ｈ’→‘Ｌ’となる。

定電流回路２７の活性化信号ＮＬＤが‘Ｈ’となるのを受けて、定電流回路２７は非活性化される。これにより、ＹＤノード２０への定電流の印加が解除される。また、センスアンプ回路４６内のスイッチ素子用信号ＳＡＧ（及びＮＳＡＧ）の‘Ｌ’（及び‘Ｈ’）を受けて、トランジスタ２９、３０、３２、３３はオフ状態となる。差動アンプ回路のトランジスタ４１の活性化信号ＳＡＮの‘Ｈ’（及びＳＡＰの‘Ｌ’）を受けて、差動アンプ回路のトランジスタ４１が活性化する。ワード線イネーブル信号ＷＬＥＮの‘Ｌ’を受けて、選択ワード線ＷＬＳの電位がＶＤＤからＧＮＤに変化して、選択メモリセル８内のメモリセル６がオフ状態となる。

選択ビット線ＢＬＳは、定電流回路２７が非活性化（定電流印加の解除）され、選択メモリセル８内のメモリセル６がオフ状態となることを受けて、ハイインピーダンス状態となる。これにより、抵抗変化素子５は、時刻ｔｒ２時の電圧（選択メモリセル８内の抵抗変化素子５が高抵抗状態なので、判定電圧ＶＲＥＦＲ０より高い電圧）に設定される。

センスアンプ回路４６のＮＳＡＤノードは、ＳＡＧ（及びＮＳＡＧ）が‘Ｌ’（及び‘Ｈ’）に設定されることによって、選択ビット線ＢＬＳとの接続が遮断される。センスアンプ回路４６のＮＳＡＤノードは、時刻ｔｒ２時の電圧（選択メモリセル８内の抵抗変化素子５が高抵抗状態なので、判定電圧ＶＲＥＦＲ０より高い電圧）に設定される。同時に、差動アンプ回路のトランジスタ４１が活性化され、時刻ｔｒ２時のＮＳＡＤとＳＡＤの大小関係が維持されたまま、ＮＳＡＤとＳＡＤのうちの一方がＶＤＤに、他方がＧＮＤ（選択メモリセル８内の抵抗変化素子５が高抵抗状態なので、ＮＳＡＤがＶＤＤ、ＳＡＤがＧＮＤに遷移）に設定される。

次に、時刻ｔｒ３になると、ラッチ回路４３に入力されるラッチ信号ＬＡＴが‘Ｌ’→‘Ｈ’となる。それを受けて、ラッチ回路４３は、データ入力端子に接続されるＳＡＤの信号をラッチ記憶（ＳＡＤが‘Ｌ’であることより、‘Ｌ’を記憶）し、読み出し回路４５の出力信号ＤＯは‘Ｌ’となる。読み出し回路４５の出力信号ＤＯが‘Ｌ’になると、データ出力回路７２からＤＯＵＴ信号として‘Ｌ’が出力されるので、メモリシステム入出力端子ＤＩＯからは‘Ｌ’が出力される。

次に、時刻ｔｒ４になると、ＮＰＲ信号が‘Ｈ’→‘Ｌ’に変化し、差動アンプ回路のトランジスタ４２の活性化信号ＳＡＮが‘Ｈ’→‘Ｌ’（及び、図示してはないが同活性化信号ＳＡＰが‘Ｌ’→‘Ｈ’）となる。ＮＰＲ信号の‘Ｌ’を受けて、選択ビット線ＢＬＳ、選択ワード線ＷＬｓ、ＹＤノード２０、ＲＥＦノード３１、ＮＳＡＤノード、ＳＡＤノードに電圧ＶＰＲが印加される。差動アンプ回路のトランジスタ４１の活性化信号ＳＡＮの‘Ｌ’（及びＳＡＰの‘Ｈ’）を受けて、差動アンプ回路が非活性状態となる。

選択ビット線ＢＬＳ、基準電圧発生回路６２の出力ノードであるＲＥＦノード、選択ソース線ＳＬＳ、センスアンプ回路４６のＮＳＡＤノード及びＳＡＤノードの電位は、ＶＰＲに変化し、読み出し動作は終了される。

続けて、低抵抗状態のメモリセル８を選択した場合の読み出し動作を説明する。

次に、時刻ｔｒ５になると、クロック信号ＣＬＫは‘Ｌ’→‘Ｈ’に変化し、アドレス入力回路７７がアドレス入力信号をラッチして所定のＡＸ、ＡＹアドレス（ここではＡＸ＝１、ＡＹ＝２としている）が出力される。制御回路７８の読み出しイネーブル信号ＲＥＮは‘Ｈ’なので、再度、読み出し動作が開始される。

読み出し制御回路７３は、読み出しイネーブル信号ＲＥＮの‘Ｈ’状態とクロック信号ＣＬＫの‘Ｈ’状態とを受けて、ＮＰＲ信号を‘Ｈ’→‘Ｌ’として、関係するプリチャージ電圧ＶＰＲの印加を切り離す。同時に、ディスチャージ信号ＤＣＧを‘Ｌ’→‘Ｈ’とする。同時に、センスアンプ回路４６内のスイッチ素子用信号ＳＡＧ（及びＮＳＡＧ（図示せず））を‘Ｌ’→‘Ｈ’（及び‘Ｈ’→‘Ｌ’）としている。

選択ビット線ＢＬＳの電圧は、ＤＣＧ＝‘Ｈ’を受けて、ＶＰＲ電位からＧＮＤに引き下げられる。すなわち、選択ビット線ＢＬＳの電圧は、ＧＮＤに設定される。基準電圧発生回路６２の出力ノードＲＥＦの電位は、ＶＰＲから所定の電圧ＶＲＥＦＲ０に変化する。選択ソース線ＳＬＳの電位は、読出しイネーブル信号ＲＥＮの‘Ｈ’を受けて、ＶＰＲからＧＮＤに変化する。センスアンプ回路４６のＮＳＡＤノードは、ＳＡＧ（及びＮＳＡＧ）の‘Ｈ’（及び‘Ｌ’）を受けてトランジスタ２９、３０がオンすることにより、選択ビット線ＢＬＳと同電位となる。センスアンプ回路４６のＳＡＤノードは、ＳＡＧ（及びＮＳＡＧ）の‘Ｈ’（及び‘Ｌ’）を受けてスイッチ素子３２、３３がオンすることにより、ＲＥＦノードと同電位となる。また、同時にラッチ回路４３のラッチタイミング信号ＬＡＴが、‘Ｈ’→‘Ｌ’へ変化する。これによって、読み出し回路４５は、初期状態に戻る。

次に、時刻ｔｒ６になると、ディスチャージ信号ＤＣＧは‘Ｈ’→‘Ｌ’となり、定電流回路２７の活性化信号ＮＬＤは‘Ｈ’→‘Ｌ’となり、ワード線イネーブル信号ＷＬＥＮは‘Ｌ’→‘Ｈ’となる。ワード線イネーブル信号ＷＬＥＮが‘Ｈ’となると、選択ワード線ＷＬＳの電圧は、ＧＮＤからＶＤＤに変化し、ディスチャージ信号ＤＣＧの‘Ｌ’を受けて、選択ビット線ＢＬＳのＧＮＤへの引き抜きは解除される。また、定電流回路２７の活性化信号ＮＬＤの‘Ｌ’を受けて、選択ビット線ＢＬＳへ一定電流の供給が開始される。選択ビット線ＢＬＳの電位は、定電流回路２７の一定電流と選択メモリセル８内の抵抗変化素子の抵抗状態に依存して時間経過と共に所定の傾きを持って上昇する。

次に、時刻ｔｒ７になると、定電流回路２７の活性化信号ＮＬＤは‘Ｌ’→‘Ｈ’となり、センスアンプ回路４６内のスイッチ素子用信号ＳＡＧ（及びＮＳＡＧ）は‘Ｈ’→‘Ｌ’（及び‘Ｌ’→‘Ｈ’）となる。差動アンプ回路のトランジスタ４１の活性化信号ＳＡＮは‘Ｌ’→‘Ｈ’（及び図示してはないが同活性化信号ＳＡＰが‘Ｈ’→‘Ｌ’）となり、ワード線イネーブル信号ＷＬＥＮは‘Ｈ’→‘Ｌ’となる。

さらに、定電流回路２７の活性化信号ＮＬＤが‘Ｈ’となるのを受けて、定電流回路２７は非活性化されて、定電流の印加が解除される。センスアンプ回路４６内のスイッチ素子用信号ＳＡＧ（及びＮＳＡＧ）の‘Ｌ’（及び‘Ｈ’）を受けて、トランジスタ２９、３０、３２、３３はオフとなる。差動アンプ回路のトランジスタ４１の活性化信号ＳＡＮの‘Ｈ’（及びＳＡＰの‘Ｌ’）を受けて、差動アンプ回路のトランジスタ４１が活性化される。ワード線イネーブル信号ＷＬＥＮの‘Ｌ’を受けて、選択ワード線ＷＬＳの電位はＶＤＤからＧＮＤに変化して、選択メモリセル８内のメモリセル６がオフ状態となる。選択ビット線ＢＬＳは、定電流回路２７が非活性化（定電流印加の解除）され、選択メモリセル８内のメモリセル６がオフ状態となることを受けて、ハイインピーダンス状態となる。これにより、抵抗変化素子５は、時刻ｔｒ２時の電圧（選択メモリセル８内の抵抗変化素子５が低抵抗状態なので、判定電圧ＶＲＥＦＲ０より低い電圧）に設定される。

センスアンプ回路４６のＮＳＡＤノードは、ＳＡＧ（及びＮＳＡＧ）が‘Ｌ’（及び‘Ｈ’）に設定されることによって、選択ビット線ＢＬＳとの接続が遮断される。センスアンプ回路４６のＮＳＡＤノードは、時刻ｔｒ２時の電圧（選択メモリセル８内の抵抗変化素子５が低抵抗状態なので、判定電圧ＶＲＥＦＲ０より低い電圧）に設定される。同時に、差動アンプ回路のトランジスタ４１が活性化され、時刻ｔｒ７時のＮＳＡＤとＳＡＤの大小関係が維持されたまま、ＮＳＡＤとＳＡＤのうちの一方がＶＤＤに、他方がＧＮＤ（選択メモリセル８内の抵抗変化素子５が低抵抗状態なので、ＮＳＡＤがＧＮＤ、ＳＡＤがＶＤＤに遷移）に設定される。

次に、時刻ｔｒ８になると、ラッチ回路４３に入力されるラッチ信号ＬＡＴが‘Ｌ’→‘Ｈ’にとなる。それを受けて、ラッチ回路４３は、データ入力端子に接続されるＳＡＤの信号をラッチ記憶（ＳＡＤが‘Ｈ’であることより、‘Ｈ’を記憶）し、読み出し回路４５の出力信号ＤＯは‘Ｈ’となる。読み出し回路４５の出力信号ＤＯが‘Ｈ’になると、データ出力回路７２からＤＯＵＴ信号として‘Ｈ’が出力されるので、メモリシステム入出力端子ＤＩＯからは‘Ｈ’が出力される。

次に、時刻ｔｒ９になると、ＮＰＲ信号が‘Ｈ’→‘Ｌ’に変化し、差動アンプ回路のトランジスタ４２の活性化信号ＳＡＮが‘Ｈ’→‘Ｌ’（及び、図示してはないが同活性化信号ＳＡＰが‘Ｌ’→‘Ｈ’）となる。ＮＰＲ信号の‘Ｌ’を受けて、選択ビット線ＢＬＳ、選択ワード線ＡＬｓ、ＹＤノード２０、ＲＥＦノード３１、ＮＳＡＤノード、ＳＡＤノードに電圧ＶＰＲが印加され、差動アンプ回路のトランジスタ４１の活性化信号ＳＡＮの‘Ｌ’（及びＳＡＰの‘Ｈ’）を受けて、差動アンプ回路が非活性状態となる。

次に、時刻ｔｒ１０になると、クロック信号ＣＬＫは‘Ｌ’→‘Ｈ’に変化する。制御回路７８のコントロール信号入力はスタンバイ状態の設定になっているので、読み出しイネーブル信号ＲＥＮが‘Ｌ’に変化することによってスタンバイモードとなる。また、同時にラッチ回路のラッチタイミング信号ＬＡＴは‘Ｈ’→‘Ｌ’へ変化する。これによって、読み出し回路４５は、初期状態に戻る。

以上、本実施の形態にかかる抵抗変化型不揮発性記憶装置によると、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子５と抵抗変化素子５の下部電極４に一端が接続された双方向型の電流制御素子６とを有するメモリセル８が複数配置されたメモリセルアレイ１３と、抵抗変化素子５の抵抗状態を読み出す読み出し回路４５とを備え、メモリセルアレイ１３は、Ｙ方向に延びた複数のビット線１２と、Ｘ方向又はＹ方向に延びた複数のソース線１１と、を有し、抵抗変化素子５の上部電極１とビット線１２とが接続され、電流制御素子６の他端とソース線１１とが接続され、ビット線１２とソース線１１との間にメモリセル８が配置されるメモリセルアレイ１３であって、抵抗変化素子５は、上部電極１と下部電極４との間に所定の第１の書き込み電圧が印加されると高抵抗状態に設定され、上部電極１と下部電極４との間に所定の第２の書き込み電圧が印加されると低抵抗状態に設定される特性を有し、読み出し回路４５は、ビット線１２の電位を所定の電圧に減少するディスチャージ回路２４と、ビット線１２に定電流を供給する定電流回路２７と、ビット線１２の電圧と基準電圧とを比較するセンスアンプ回路４６とを有し、読み出し動作時において、ディスチャージ回路２４の活性化によってビット線１２の電位が減少され、ディスチャージ回路２４が非活性化され、定電流回路２７の活性化によって選択メモリセル８に所定の一定電流が印加され、選択メモリセル８に関係するソース線１１に所定の電圧が印加され、選択メモリセル８の電流制御素子６がオン状態となり、選択メモリセル８の抵抗変化素子５の上部電極１と下部電極４との間に第１の書き込み電圧と同一極性の電圧が印加されることにより上部電極１から下部電極４に読み出し電流が流れ、ビット線１２の電圧が抵抗変化素子５の抵抗値に依存して上昇し、所定時間後にセンスアンプ回路４６が活性化され、センスアンプ回路４６によってビット線電圧と基準電圧とが比較され、抵抗変化素子５に抵抗状態として記憶されたデータの読み出しが行われる。

これにより、低電圧動作および小型化が可能で、安定的な読み出し判定動作を行うことができる。

（実施の形態２）
次に、実施の形態２として、基準電圧発生回路の他の構成例について図１８を用いて説明する。

図１８において、プリチャージ回路２２、ディスチャージ回路２４、定電流回路２７は、図１３に示した実施の形態１に係る読み出し回路４５に内蔵されているブロック回路と同一であり、それぞれの出力端子は基準電圧出力ノードＲＥＦ０に接続されている。

固定抵抗９０は、抵抗変化素子５の高抵抗状態に相当する抵抗値ＲＨを有する。固定抵抗９０の一端とトランジスタ６のドレイン６ａとは接続され、擬似メモリセル９３が構成されている。

同様に、固定抵抗９２は、抵抗変化素子５の低抵抗状態に相当する抵抗値ＲＬを有する。固定抵抗９２の一端とトランジスタ６のドレイン６ａとは接続され、擬似メモリセル９５が構成されている。

固定抵抗９１は、抵抗変化素子５の高抵抗状態と低抵抗状態との中間の抵抗状態に相当する抵抗値ＲＲを有する。固定抵抗９１の一端とトランジスタ６のドレイン６ａとは接続され、擬似メモリセル９４が構成されている。

ＳＷＢＨスイッチ素子９６は、一端をＲＥＦ０ノード、他端を擬似メモリセル９３の固定抵抗９０の他端（ＲＥＦＨ）に接続されたスイッチ素子である。ＳＷＢＨスイッチ素子９７は、一端をＲＥＦ０ノード、他端を擬似メモリセル９４の固定抵抗９１の他端（ＲＥＦＲ）に接続されたスイッチ素子である。ＳＷＢＬスイッチ素子９８は、一端をＲＥＦ０ノード、他端を擬似メモリセル９５の固定抵抗９２の他端（ＲＥＦＬ）に接続されたスイッチ素子である。各擬似メモリセル９３、９４、９５内のトランジスタ６のソース６ｃはそれぞれグランドに接続されている。

なお、固定抵抗９０、９２、９１は、それぞれ、第１の抵抗、第２の抵抗、第３の抵抗に相当する。また、擬似メモリセル９３、９５、９４は、それぞれ、第１の擬似メモリセル、第２の擬似メモリセル、第３の擬似メモリセルに相当する。

差動アンプ回路１０６は、ＲＥＦ０ノードと同等の電圧で電流増幅した出力電圧を、ＲＥＦノードに供給する差動アンプ回路である。基準電圧発生回路１０２は、プリチャージ回路２２と、ディスチャージ回路２４と、定電流回路２７と、スイッチ素子９６、９７、９８と、擬似メモリセル９３、９４、９５と、差動アンプ回路１０６とで構成される。なお、基準電圧発生回路１０２の出力ノードＲＥＦは、図１３と同様に、読み出し回路４５に接続されている。

次に、本実施の形態２に係る基準電圧発生回路１０２を用いた場合の読み出し動作において、判定電圧の遷移動作を、図１９を用いて説明する。なお、本実施の形態２における基準電圧発生回路１０２は、図１３に示した回路構成における基準電圧発生回路６２を、図１４に示した回路構成ではなく、図１８の回路構成で実現したものである。図１３における基準電圧発生回路６２以外の構成については図１３と同様である。したがって、以下の動作説明は、図１３に示した回路構成を参照しながら説明する。

図１９において、ＳＡＧノードの動作は、図１５と同様なので、説明を省略する。読み出しモードが開始される前（時刻ｔ０以前）には、ＮＰＲ信号は‘Ｌ’状態で、プリチャージ回路２２のＰチャネルトランジスタはオン状態となっている。これにより、ＲＥＦ０電圧（＝ＲＥＦ電圧、以降ＲＥＦはＲＥＦ０と同じ電圧であることより、ＲＥＦ状態の説明は省略する）は、ＶＰＲに設定されている。

次に、時刻ｔ０になると、ＮＰＲ信号は‘Ｌ’→‘Ｈ’に変化し、プリチャージ回路２２のトランジスタ２１はオフ状態となる。また、ＤＣＧ信号が‘Ｌ’→‘Ｈ’に変化することにより、ディスチャージ回路２４のトランジスタがオン状態となり、ＲＥＦ０ノードの電位をＧＮＤに引き下げる。すなわち、ＲＥＦ０ノードはＧＮＤに設定される。

次に、時刻ｔ０になると、ＤＣＧ信号が‘Ｈ’→‘Ｌ’に変化してディスチャージ回路２４のＮチャネルトランジスタ２３がオフ状態となり、ＧＮＤとは遮断される。同時に、ＮＬＤ信号が‘Ｈ’→‘Ｌ’に変化して、定電流回路２７のトランジスタ２６がオン状態となり、電流制御回路２８から出力されるＶＮＣノードの電圧に依存した一定電流がトランジスタ２５によって供給される。

スイッチ素子９６〜９８は、読み出し検知モードに従って何れか１つがオン状態となる。高抵抗書き込み後のベリファイ読み出しモードの場合は、ＳＷＢＨスイッチ素子９６がオン状態となる。低抵抗書き込み後のベリファイ読み出しモードの場合は、ＳＷＢＬスイッチ素子９８がオン状態となる。通常の読み出しモードの場合は、ＳＷＢＲスイッチ素子９７がオン状態となる。

高抵抗書き込み後のベリファイ読み出しモードの場合は、ＳＷＢＨスイッチ素子９６がオン状態となっているので、定電流回路２７から供給される所定電流は第１の擬似メモリセル９３に流れる。高抵抗状態と同等な固定抵抗９０に依存して、ＲＥＦ０ノードの電位は、ＨＲ特性に示す様に比較的高い電圧に向かって上昇する。

低抵抗書き込み後のベリファイ読み出しモードの場合は、ＳＷＢＬスイッチ素子９８がオン状態となっているので、定電流回路２７から供給される所定電流は第２の擬似メモリセル９５に流れる。低抵抗状態と同等な固定抵抗９２に依存して、ＲＥＦ０ノードの電位は、ＬＲ特性に示す様に比較的低い電圧に向かって上昇する。

通常の読み出しモードの場合は、ＳＷＢＲスイッチ素子９７がオン状態となっているので、定電流回路２７から供給される所定電流は第３の擬似メモリセル９４に流れる。高抵抗状態と低抵抗状態の中間値の固定抵抗９１に依存して、ＲＥＦ０ノードの電位は、ＲＤ特性に示す様にＨＲ特性とＬＲ特性の中間電圧に向かって上昇する。

次に、時刻ｔ２になると、信号ＳＡＧが‘Ｌ’となる。これによって、センスアンプ回路のスイッチとして機能するＮチャネルのトランジスタ２９、３２とＰチャネルのトランジスタ３０、３３とが全てオフ状態となる。これにより、差動アンプ回路のＮＳＡＤノード（ｔ２時点の選択ビット線電圧）及びＳＡＤノード（ｔ２時点のＲＥＦ電圧）との電圧比較によって、記憶データの判定が行われる。

高抵抗書き込み後の高抵抗状態のベリファイ判定（ＨＲ−Ｖｅｒｉｆｙ判定）においては、高抵抗状態判定として時刻ｔ２でのＶＲＥＦＨ０電圧と選択ビット線ＢＬＳの電圧とが比較される。このとき、選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧≧ＶＲＥＦＨ０であれば、所定の高抵抗書き込みがなされたと判断される。選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧＜ＶＲＥＦＨ０であれば、所定の高抵抗書き込みができていないと判断される。この場合、再度高抵抗書き込みが実行される様に制御される。

低抵抗書き込み後の低抵抗状態のベリファイ判定（ＬＲ−Ｖｅｒｉｆｙ判定）においては、低抵抗状態判定として時刻ｔ２でのＶＲＥＦＬ０電圧と選択ビット線ＢＬＳの電圧とが比較される。選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧≦ＶＲＥＦＬ０であれば、所定の低抵抗書き込みがなされたと判断される。選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧＞ＶＲＥＦＬ０であれば、所定の低抵抗書き込みができていないと判断される。この場合、再度低抵抗書き込みが実行される様に制御される。

通常の読み出し時の抵抗状態判定においては、読み出し判定として、時刻ｔ２でのＶＲＥＦＲ０電圧と選択ビット線ＢＬＳの電圧とが比較される。選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧＞ＶＲＥＦＲ０であれば、選択メモリセル８内の抵抗変化素子５が高抵抗状態と判断される。選択ビット線ＢＬＳの電圧が、選択ビット線ＢＬＳの電圧＜ＶＲＥＦＲ０であれば、選択メモリセル８内の抵抗変化素子５は低抵抗状態と判断される。

時刻ｔ２における高抵抗状態のベリファイ判定電圧ＶＲＥＦＨ０は、時刻ｔ２における読み出し判定電圧ＶＲＥＦＲ０に対して、一定の読み出しマージンを確保する為に、電位差Ｖｍｇ０だけ高い電圧となっている。また、時刻ｔ２における低抵抗状態のベリファイ判定電圧ＶＲＥＦＬ０は、時刻ｔ２における読み出し判定電圧ＶＲＥＦＲ０に対して、一定の読み出しマージンを確保する為に、電位差Ｖｍｇ１だけ低い電圧となっている。

電位差Ｖｍｇ０とＶｍｇ１は、差動アンプ回路が電源ノイズやトランジスタサイズのバラツキ等で誤動作を起こさない為に、所定以上の大きさを有することが望ましく、より大きく設定されることで読み出しマージンを広く確保することが可能となる。

本実施の形態にかかる基準電圧発生回路１０２においても、読み出しマージンを最大限確保するために、低抵抗状態の時刻ｔ２におけるベリファイ判定電圧ＶＲＥＦＬ０は、ディスターブ限界電圧Ｖｄｉｓｔ以下、すなわち
ＶＲＥＦＬ０≦Ｖｄｉｓｔ
となる様に、調整される。より詳細には、読み出し回路４５に内蔵されている定電流回路２７、及び基準電圧発生回路１０２に内蔵されている定電流回路２７のいずれの電流も同一値となるように調整される。その場合、高抵抗状態の選択ビット線ＢＬＳの電圧は、Ｖｄｉｓｔをはるかに越えるレベルに上昇するが、高抵抗状態の選択メモリセル８に高抵抗化方向の読み出し電流が印加されることにより、抵抗変化が起こることは無いので、特に問題ない。

逆に、それによって選択ビット線ＢＬＳの読み出し時の電圧は、高抵抗状態の時と低抵抗状態の時とでかなり大きい電位差（Ｖｍｇ０＋Ｖｍｇ１）を確保することが出来る。よって、Ｖｍｇ０≒Ｖｍｇ１となる電位に、時刻ｔ２における読み出し判定電圧ＶＲＥＦＲ０を設定することで、高抵抗状態及び低抵抗状態の何れの読み出し判定においても、十分に大きい読み出しマージンを確保することが出来る。したがって、本実施の形態にかかる抵抗変化型不揮発性記憶装置によると、誤読み出しのほとんど無い、安定的な読み出し判定動作が可能となる。

以上、本実施の形態にかかる抵抗変化型不揮発性記憶装置によると、擬似メモリセルとして、高抵抗状態に相当する抵抗値を有する第１の抵抗を備える第１の擬似メモリセルと、低抵抗状態に相当する抵抗値を有する第２の抵抗を備える第２の擬似メモリセルと、高抵抗状態と低抵抗状態との中間の抵抗状態に相当する抵抗値を有する第３の抵抗を備える第３の擬似メモリセルとを有するので、より安定的な読み出し判定動作を行うことができる抵抗変化型不揮発性記憶装置およびその読み出し方法を提供することができる。

以上、実施の形態に係る抵抗変化不揮発性記憶装置について説明したが、抵抗変化不揮発性記憶装置は、上述した実施の形態に限定されるものではない。上述した実施の形態に対して、本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、表示装置を内蔵した各種機器も本発明に含まれる。

例えば、基準電圧発生回路１０２は、図１６における基準電圧発生回路６２と同様に単位メモリブロック７５の外に搭載されてもよい。

なお、図１８において、基準電圧発生回路１０２内の差動アンプ回路１０６を搭載せずにＲＥＦ０とＲＥＦを直結した構成とし、この直結した構成の基準電圧発生回路１０２を、読み出し回路４５内或いは単位メモリブロック７５内に搭載してもよい。

また、図１６に示した実施の形態では、メモリコアブロック７６内に単位メモリブロック７５が１つである構成例で説明したが、複数ビットを並列的に同時書き込み／同時読み出しする場合、ビット数分或いはそれ以上の単位メモリブロック７５を搭載してもよい。

また、上述した実施の形態において、メモリアレイ構成は、ビット線とソース線が同一方向に延伸する構成を一例として説明したが、ソース線はビット線に直交する構成でも構わない。この場合、ソース線とビット線は直交する場合に限られず、両者が交差する構成であってもよい。

また、上述した実施の形態では、電流制御素子はトランジスタで構成されているが、電流制御素子は、トランジスタに限らず、ダイオードであってもよい。

また、上述した実施の形態では、抵抗変化素子は高抵抗状態と低抵抗状態の２つの状態を有している。すなわち、メモリセルでは２値記録が行われる構成であるが、３値以上の多値記録が行われる構成であってもよい。

また、読み出し電圧は、定電流値（ディスターブ電圧）を超えるような電流値であってもよい。この場合、定電流値を超えないタイミングで、読み出しを行うとよい。

また、上述した実施の形態では、１Ｔ１Ｒ構造の抵抗変化型不揮発性記憶装置で説明したが、クロスポイント構造の抵抗変化型不揮発性記憶装置であってもよい。このクロスポイント構造の場合は、第１の方向に延びた複数のビット線と当該複数のビット線に交差する第２の方向に延びた複数のソース線との各々が交差する位置に、抵抗変化素子と電流制御素子とが配置されて接続される構成である。クロスポイント構造の抵抗変化型不揮発性記憶装置の場合にも、上述した原理により、低電圧動作および小型化が可能で、安定的な読み出し判定動作を行うことができる。

以上の構成によって、読み出し回路及び動作において、低電圧動作が可能で、抵抗変化素子に対するディスターブ性を効果的に回避し、小面積で、より安定的な読出し判定の実現が可能な読み出し回路及び動作方式を提供することができる。

本発明は、例えば、微細化プロセスを用いた低消費電力かつ安定的な読み出しが要求される携帯型電子機器等の不揮発性メモリとして有用である。

１上部電極
２第２の抵抗変化層
３第１の抵抗変化層
４下部電極
５抵抗変化素子
６トランジスタ
７、９、１０コンタクトビア
８メモリセル
１１ソース線
１２ビット線
１３メモリセルアレイ
１４定電流回路
１５ロウデコーダ／ドライバ
１６ビット線選択回路
１７ソース線選択回路
２０ＹＤノード
２１、２３、２５、２６、３３、３４、３５、３６、３７、３８、３９、４０、４１、４２、６１トランジスタ
２２プリチャージ回路
２４ディスチャージ回路
２７定電流回路
２８電流制御回路
２９、３０、３２、３３トランジスタ（転送制御スイッチ回路）
３１ＲＥＦノード
４３ラッチ回路
４４容量素子
４５読み出し回路
４６センスアンプ回路
５０固定抵抗素子
５１電圧調整回路
５２、５３、５４差動アンプ
５５、５６、５７ＡＮＤ論理素子
５８、５９、６０スイッチ素子
６２基準電圧発生回路
７０書き込み回路
７１データ入力回路
７２データ出力回路
７３読み出し制御回路
７４電源回路
７５単位メモリブロック
７６メモリコアブロック
７７アドレス入力回路
７８制御回路
７９メモリシステム
９０、９１、９２固定抵抗
９３、９４、９５擬似メモリセル
９６、９７、９８スイッチ素子
１０２基準電圧発生回路
１０３ワード線
１０４基準電圧発生部
１０５電圧切り換え部（電圧切り替え回路）
１０６差動アンプ回路

Claims

極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と前記抵抗変化素子の下部電極に一端が接続された双方向型の電流制御素子とを有するメモリセルが複数配置されたメモリセルアレイと、前記抵抗変化素子の抵抗状態を読み出す読み出し回路とを備え、
前記メモリセルアレイは、第１の方向に延びた複数の第１の信号線と、前記第１の方向又は前記第１の方向と交差する第２の方向に延びた複数の第２の信号線と、を有し、前記抵抗変化素子の上部電極と前記第１の信号線とが接続され、前記電流制御素子の他端と前記第２の信号線とが接続され、前記複数の第１の信号線と前記複数の第２の信号線とが交差するそれぞれの位置に前記メモリセルが配置されるメモリセルアレイであって、
前記抵抗変化素子は、前記上部電極と前記下部電極との間に所定の第１の書き込み電圧が印加されると高抵抗状態に変化し、前記上部電極と前記下部電極との間に所定の第２の書き込み電圧が印加されると低抵抗状態に変化する特性を有し、
前記読み出し回路は、前記第１の信号線の電圧を所定の電圧に減少するディスチャージ回路と、前記第１の信号線に定電流を供給する定電流回路と、前記第１の信号線の電圧と基準電圧とを比較するセンスアンプ回路とを有し、
前記読み出し回路による読み出し動作は、前記ディスチャージ回路によって前記第１の信号線の電圧が減少され、前記定電流回路によって、前記メモリセルアレイを構成する複数のメモリセルのうちから選択された選択メモリセルに所定の一定電流が印加され、前記選択メモリセルに接続された第２の信号線に所定の電圧が印加されることで前記選択メモリセルの前記電流制御素子がオン状態となり、前記選択メモリセルの前記抵抗変化素子の前記上部電極と前記下部電極との間に前記第１の書き込み電圧と同一極性の電圧が印加されることにより前記上部電極から前記下部電極に読み出し電流が流れ、前記第１の信号線の電圧が前記抵抗変化素子の抵抗値に依存して上昇し、所定時間後に前記センスアンプ回路によって前記第１の信号線の電圧と前記基準電圧とが比較され、前記抵抗変化素子に抵抗状態として記憶されたデータの読み出しが行われる、
抵抗変化型不揮発性記憶装置。
読み出し時に前記第１の信号線に印加される電圧は、低抵抗状態の前記メモリセルが選択された時の前記第１の信号線の電圧が、前記抵抗変化素子の抵抗状態を変化させない限界の電圧であるディスターブ閾値電圧よりも低くなる様に設定される、
請求項１に記載の抵抗変化型不揮発性記憶装置。
前記定電流回路で生成される電流は、（前記ディスターブ閾値電圧）／（低抵抗状態の抵抗値）で決まる値あるいはそれ以下の値に設定される、
請求項２に記載の抵抗変化型不揮発性記憶装置。
前記抵抗変化素子は、
前記抵抗変化素子の前記上部電極から前記下部電極に所定以上の電圧及び電流を印加すると、低抵抗状態から高抵抗状態に変化する特性を有し、
前記上部電極と前記下部電極との間に配置された抵抗変化層は、タンタルおよびハフニウムのいずれか一方の酸素不足型の酸化物層からなり、
前記下部電極は、前記上部電極の標準電極電位よりも電極電位の低い前記上部電極と異なる元素からなる材料によって構成され、
前記上部電極の標準電極電位Ｖ１と、前記下部電極の標準電極電位Ｖ２と、前記タンタルおよびハフニウムのいずれか一方の標準電極電位Ｖｔとすると、Ｖｔ＜Ｖ１を満足する、
請求項１に記載の抵抗変化型不揮発性記憶装置。
前記読み出し回路は、前記第１の信号線を所定の電圧にプリチャージするプリチャージ回路を有し、
前記プリチャージ回路は、前記メモリセルの非選択状態において、前記第１の信号線に前記ディスチャージされた電圧よりも大きいプリチャージ電圧を印加する、
請求項１に記載の抵抗変化型不揮発性記憶装置。
前記プリチャージ電圧は、前記ディスターブ閾値電圧よりも大きい、
請求項５に記載の抵抗変化型不揮発性記憶装置。
前記プリチャージ電圧は、書き込み時に前記第１の信号線及び前記第２の信号線に印加される一方の電圧よりも小さく、他方の電圧よりも大きい、
請求項５に記載の抵抗変化型不揮発性記憶装置。
前記センスアンプ回路は、複数の転送制御スイッチ回路を有し、前記複数の各々の転送制御スイッチ回路の出力端子にクロスカップル型の増幅回路が接続された構成である、
請求項１に記載の抵抗変化型不揮発性記憶装置。
前記転送制御スイッチ回路は、前記センスアンプ回路が活性化する前にオン状態からオフ状態に制御される、
請求項８に記載の抵抗変化型不揮発性記憶装置。
前記電流制御素子は、トランジスタで構成される、
請求項１に記載の抵抗変化型不揮発性記憶装置。
前記複数の第２の信号線は、第１の方向に延伸されている、
請求項１に記載の抵抗変化型不揮発性記憶装置。
前記複数の第２の信号線は、第２の方向に延伸されている、
請求項１に記載の抵抗変化型不揮発性記憶装置。
前記基準電圧として、前記抵抗変化素子が高抵抗状態であるか低抵抗状態であるかを判定する為の読み出し判定電圧と、前記読み出し判定電圧よりも高くかつ前記抵抗変化素子が所定の高抵抗状態に書き込まれたかを判定する為の高抵抗ベリファイ判定電圧と、前記読み出し判定電圧よりも低くかつ前記抵抗変化素子が所定の低抵抗状態に書き込まれたかを判定する為の低抵抗ベリファイ判定電圧と、を発生する基準電圧発生回路を有する、
請求項１に記載の抵抗変化型不揮発性記憶装置。
前記基準電圧発生回路は、前記読み出し判定電圧と前記高抵抗ベリファイ判定電圧と低抵抗ベリファイ判定電圧との何れか１つの電圧を選択する電圧切り換え回路を有する、
請求項１３に記載の抵抗変化型不揮発性記憶装置。
前記基準電圧発生回路は、
前記高抵抗ベリファイ判定電圧を生成するための、前記抵抗変化素子の高抵抗状態に相当する抵抗値を有する第１の抵抗を備える第１の擬似メモリセルと、
前記低抵抗ベリファイ判定電圧を生成するための、前記抵抗変化素子の低抵抗状態に相当する抵抗値を有する第２の抵抗を備える第２の擬似メモリセルと、
前記読み出し判定電圧を生成するための、前記抵抗変化素子の高抵抗状態と低抵抗状態との間の抵抗状態に相当する抵抗値を有する第３の抵抗を備える第３の擬似メモリセルとを有する、
請求項１３に記載の抵抗変化型不揮発性記憶装置。
抵抗変化型不揮発性記憶装置の読み出し方法であって、
前記抵抗変化型不揮発性記憶装置は、極性の異なる電圧が印加されることで低抵抗状態および高抵抗状態の少なくとも２つの状態を可逆的に変化する抵抗変化素子と、前記抵抗変化素子の下部電極に一端が接続された双方向型の電流制御素子と、を有するメモリセルが複数配置されたメモリセルアレイと、前記抵抗変化素子の抵抗状態を読み出す読み出し回路を備え、
前記メモリセルアレイは、第１の方向に延びた複数の第１の信号線と、前記第１の方向又は前記第１の方向と交差する第２の方向に延びた複数の第２の信号線と、を有し、前記抵抗変化素子の上部電極と前記第１の信号線とが接続され、前記電流制御素子の他端と前記第２の信号線とが接続され、前記複数の第１の信号線と前記前記複数の第２の信号線とが交差するそれぞれの位置に前記メモリセルが配置されるメモリアレイであって、
前記抵抗変化素子は、前記上部電極と前記下部電極との間に所定の第１の書き込み電圧が印加されると高抵抗状態に設定され、前記上部電極と前記下部電極との電圧に所定の第２の書き込み電圧が印加されると低抵抗状態に設定される特性を有し、
前記読み出し回路による読み出し動作は、
前記第１の信号線の電圧がディスチャージされるステップと、
前記メモリセルアレイを構成する複数のメモリセルのうちから選択された前記メモリセルに接続された前記第２の信号線に電圧が印加されて、前記選択されたメモリセルの前記電流制御素子がオン状態となるステップと、
前記選択されたメモリセルの前記抵抗変化素子の上部電極から下部電極に読み出し電流が流れ、前記第１の信号線の電圧が前記抵抗変化素子の抵抗値に依存して上昇するステップと、
所定時間経過後、センスアンプの活性化によって前記第１の信号線電圧と基準電圧とを比較し、前記抵抗変化素子に抵抗状態として記憶されたデータを読み出すステップと、を含む、
抵抗変化型不揮発性記憶装置の読み出し方法。