KR20120011810A

KR20120011810A - 저항 변화형 메모리 디바이스

Info

Publication number: KR20120011810A
Application number: KR1020110073112A
Authority: KR
Inventors: 마코토 키타가와; 히로시 요시하라
Original assignee: 소니 주식회사
Priority date: 2010-07-29
Filing date: 2011-07-22
Publication date: 2012-02-08
Also published as: CN102347064A; JP2012033219A; US8559253B2; JP5614150B2; US20120026777A1; TW201214434A

Abstract

본 발명의 가변 저항 변화형 메모리 디바이스는, 인가 전압 방향에 응하여 저항치가 변화하는 기억 소자와 액세스 트랜지스터를 비트선과 소스선의 사이에 직렬 접속시키고 있는 메모리 셀이 복수 배치된 메모리 셀 어레이와, 판독 대상의 상기 메모리 셀이 접속된 선택 비트선에 대해, 상기 기억 소자의 저항치를 판독할 때의 리드 전압을 공급할 때에, 복수의 비트선을 공통 접속하는 임의 수의 공통선과 임의 수의 비트선의 적어도 한쪽을 프리차지하고, 상기 선택 비트선을 포함하는 임의 개수의 비트선에 프리차지 전하를 방전시켜서 전하 공유를 행함에 의해, 상기 리드 전압을 상기 선택 비트선에 설정하는 전압 공급 회로를 갖는다.

Description

저항 변화형 메모리 디바이스{VARIABLE-RESISTANCE MEMORY DEVICE}

본 발명은 인가 전압에 응하여 저항치가 변화하는 기억 소자와, 상기 기억 소자에 직렬 접속된 액세스 트랜지스터를 각각 포함하는 메모리 셀을 사용하는 저항 변화형 메모리 디바이스에 관한 것이다. 또한, 본 발명은 상기 저항 변화형 메모리 디바이스를 구동하는 방법에 관한 것이다.

비특허 문헌 1(K. Aratani, K. Ohba, T. Mi uguchi, S. Yasuda, T. Shiimoto, T. Tsushima, T. Sone, K. Endo, A. Kouchiyama, S. Sasaki, A. Maesaka, N. Yamada, and H. Narisawa, 'A Novel Resistance Memory with High Scalability and Nanosecond Switching', Technical Digest IEDM2007, pp. 783-786)에 개시된 바와 같이 도전성 이온을 절연막에 주입하고, 또는 절연막으로부터 도전성 이온을 인발(extracting)함에 의해 저항치가 변화하는 기억 소자를 메모리 셀마다 갖는 저항 변화형 메모리 디바이스가 알려져 있다.

기억 소자는 2개의 전극 사이에 상기 도전성 이온의 공급층과 절연막으로 형성한 적층 구조를 갖는다. 메모리 셀은 기억 소자와 액세스 트랜지스터를 액티브 매트릭스 구동 가능한 제1 및 제2 공통선 사이에 직렬 접속시켜서 구성되어 있다.

이와 같은 메모리 셀은 하나의 트랜지스터(T)와 하나의 가변 저항(R)을 갖기 때문에 1T1R형의 전류 구동 방식 메모리의 일종이고, ReRAM이라고 부른다.

ReRAM에서는 저항치의 대소를 데이터의 기록과 소거에 대응시켜서, 나노초 오더(nanosecond order)의 짧은 지속 시간의 펄스로 기록 또는 소거 동작이 가능하다. 그 때문에, ReRAM은 랜덤 액세스 메모리(RAM) 수준으로 고속 동작이 가능한 불휘발성 메모리(NVM; nonvolatile memory)로서 주목을 받고 있다.

ReRAM의 판독, 및 베리파이 판독(read-to-verify, 이하, 단순히 베리파이라고도 한다)에서, 기억 소자의 2단자에 전압을 걸어서 흐르는 전류를 판독한다. 이 때문에, 베리파이의 동작은 소거 후의 베리파이와, 기록 후의 베리파이에서 기본적으로 같은 동작이 된다. 단, 이 2개의 베리파이는 인가한 전압의 극성과, 그것에 의해 흐르는 전류 방향이 다르다.

그 때문에, 베리파이시에, 소거 또는 기록이 일어나는 디스터브(disturbance)가 발생하지 않도록, 인가 전압을 비교적 낮은 리드 전압(VR)으로 제한할 필요가 있다.

베리파이시에 비트선의 인가 전압을 제어하는 방식으로서, 이하의 특허 문헌 1(일본국 특개2006-127672호 공보)과 특허 문헌 2(일본국 특개2005-310196호 공보)에 기재된 방식이 알려진다.

특허 문헌 1에 기재된 방식에서는 판독 전류 패스에, 게이트 전압이 전압(VBIAS)이 되는 NMOS 트랜지스터를 배치한다. 그리고, NMOS 트랜지스터의 소스를 비트선에 접속하여 BL 전위를 제어한다. 이 때 NMOS 트랜지스터는 소스 폴로워로 동작하고, 그 소스 게이트 사이 전압을 Vgs라고 하면, BL 전압을 (VBIAS-Vgs)의 전위로 제어한다.

특허 문헌 2에 기재된 방식에서는 소정 노드에 차지한 전압의 용량 분할로 리드 전압(VR)을 생성한다. 그리고, 리드 전압(VR)을 다이내믹하게 유지한 상태에서, BL 전압이 리드 전압(VR)이 되는 부귀환 오퍼레이션 앰플리파이어에 의해 BL 전압을 리드 전압(VR)에 클램프한다. 특허 문헌 2에 기재된 방식에서는 이 때 흐르는 셀 전류는 이하의 식에 의해 검출된다.

셀 전류= 판독 전압(VR)/기억 소자 저항

상기 특허 문헌 1에 기재된 방식에서는 VBIAS 생성 회로가 필요하고, VBIAS 생성 회로는 고정밀도 아날로그 회로인 것이 요구된다. 이 때문에, 스탠바이 상태에서도 DC 전류가 발생하고, 이것이 저소비 전력화를 방해하는 요인의 하나로 되어 있다.

상기 특허 문헌 2에 기재된 방식은 저전압인 리드 전압(VR)을 용량 분할만으로 생성할 수 있고 아날로그 회로를 필요로 하지 않기 때문에, 이 점에서는 저소비 전력이다.

그렇지만, 부귀환을 거는 오퍼레이션 앰플리파이어(operation amplifier) 부분에서의 DC 전류가 발생하기 때문에, 완전하게 스탠바이 전류가 제로가 되지 않는 것이 저전압화에 또한 장애가 되고 있다.

본 발명은 저소비 전력화를 위해 아날로그 회로를 불필요하게 한 저항 변화형 메모리 디바이스를 실현하는 것이다.

본 발명에 관계된 저항 변화형 메모리 디바이스는 인가 전압 방향에 응하여 저항치가 변화하는 기억 소자와 액세스 트랜지스터를 비트선과 소스선의 사이에 직렬 접속시키고 있는 메모리 셀이 복수 배치된 메모리 셀 어레이와, 판독 대상의 상기 메모리 셀이 접속된 선택 비트선에 대해, 상기 기억 소자의 저항치를 판독할 때의 리드 전압을 공급할 때에, 복수의 비트선을 공통 접속하는 임의 수의 공통선과 임의 수의 비트선의 적어도 한쪽을 프리차지하고, 상기 선택 비트선을 포함하는 임의 수의 비트선에 프리차지 전하를 방전시켜서 전하 공유를 행함에 의해, 상기 리드 전압을 상기 선택 비트선에 설정하는 전압 공급 회로를 갖는다.

이 구성에서는 리드 전압이 메모리 셀 어레이 내의 비트선과 공통선 사이 공통선 및 비트선과 다른 비트선의 방전 전후에서, 전하를 축적하고 있는 배선 용량의 비에 응하여 정해진다. 따라서 이 비를 적절하게 하도록, 프리차지 대상과 방전 대상을 선정하여 제어함으로써 리드 전압의 값을 임의로 설정할 수 있다.

본 발명에 의하면, 저소비 전력화를 위해 아날로그 회로를 불필요하게 한 저항 변화형 메모리 디바이스를 실현할 수 있다.

도 1은 실시예에 공통된 메모리 셀의 등가 회로도.
도 2는 인접하는 2개의 메모리 셀 분의 디바이스 구조도.
도 3은 전류 방향 및 인가 전압치의 예를 나타내기 위한 가변 저항 소자의 모식적인 구조도.
도 4는 제1의 실시예에 관한 저항 변화형 메모리 디바이스의 블록도.
도 5는 도 4의 메모리 셀 어레이부의 확대도.
도 6은 X셀렉터의 논리 회로도.
도 7은 Y셀렉터의 논리 회로도.
도 8은 WL 드라이버 유닛의 논리 회로도.
도 9는 CSW 드라이버 유닛의 논리 회로도.
도 10은 싱글 엔드형 센스 앰플리파이어의 회로도.
도 11은 동작례 1의 동작 파형도.
도 12는 동작례 2의 동작 파형도.
도 13은 동작례 3의 동작 파형도.
도 14는 동작례 4의 동작 파형도.
도 15는 동작례 4에서의 센스 앰플리파이어 동작의 파형도.
도 16은 동작례 4에서의 센스 앰플리파이어 동작의 파형도.
도 17은 제2의 실시예에 관한 메모리 셀 어레이부의 확대도.
도 18은 센스 앰플리파이어의 회로도.
도 19는 제1의 실시예에서의 동작례 1(도 11)에 유사한 리드 전압 설정을 각 블록으로 행하는 경우의 동작 파형도.
도 20은 LRS인 경우의 센스 동작시의 파형도.
도 21은 HRS인 경우의 센스 동작시의 파형도.
도 22는 제3의 실시예에 관한 메모리 셀 어레이의 구성과, 센스 앰플리파이어와 메모리 블록과의 접속 관계를 도시하는 도면.
도 23은 리드 전압 설정을 전 블록의 임의의 로컬 비트선에 대해 행하고, 판독 대상은 메모리 블록(1_0)의 워드선(WL_0<0>)으로 하는 경우의 동작 파형도.
도 24는 저항 변화형 메모리 디바이스(예를 들면 IC 칩)의 블록 구성도.
도 25는 제4의 실시예에서의 동작례의 동작 파형도.
도 26은 제5의 실시예에 관한 메모리 셀 어레이 구성도.
도 27은 한 동작례의 동작 파형도.
도 28은 변형례에 관한 동작 파형도.

본 발명의 실시예를 도면을 참조하여 이하의 순서로 설명한다.

1 : 제1의 실시예

2 : 제2의 실시예

3 : 제3의 실시예

4 : 제4의 실시예

5 : 제5의 실시예

6 : 제6의 실시예

1 : 제1의 실시예

[메모리 셀 구성]

도 1A 및 도 1B에, 본 발명의 실시예에 공통된 메모리 셀의 등가 회로도를 도시한다. 또한, 도 1A는 기록 전류, 도 1B는 소거 전류에 관해, 그 방향을 나타내지만, 메모리 셀 구성 자체는 양 도면에서 공통된다.

도 1A 및 도 1B에 도시하는 메모리 셀(MC)은 기억 소자로서의 하나의 가변 저항 소자(Re)와, 하나의 액세스 트랜지스터(AT)를 갖는다.

가변 저항 소자(Re)의 일단이 소스선(SL)에 접속되고, 타단이 액세스 트랜지스터(AT)의 소스에 접속되고, 액세스 트랜지스터(AT)의 드레인이 비트선(BL)에, 게이트가 워드선(WL)에 각각 접속되어 있다.

또한, 비트선(BL)과 소스선(SL)이 도 1A 및 도 1B에서는 서로 평행지지만, 이것으로 한정되지 않는다.

제1 실시예에서는 이와 같이 메모리 셀이 비트선(BL)과, 소스선(SL)과, 액세스 트랜지스터(AT)를 제어하는 워드선(WL)의 3개의 선에 접속된 3선 방식을 전제로 한다.

도 2는 인접하는 2개의 메모리 셀(MC)에 대응하는 부분의 디바이스 구조를 도시한다. 도 2는 사선부를 나타내지 않는 모식 단면도. 또한, 언급하지 않는 도 2의 공백 부분은 절연막으로 충전되고, 또는 다른 구성 부분의 일부를 구성한다.

도 2에 도시되어 있는 메모리 셀(MC)에서, 그 액세스 트랜지스터(AT)가 반도체 기판(100)에 형성되어 있다.

보다 상세하게는 액세스 트랜지스터(AT)(AT1 또는 AT2)의 소스 전극(S)과 드레인(D)으로 이루어지는 2개의 불순물 영역이 반도체 기판(100)에 형성되고, 그 사이의 기판 영역상에 게이트 절연막을 개재시켜서 폴리실리콘 등으로 이루어지는 게이트 전극이 형성되어 있다. 여기서는 게이트 전극이 도 2의 횡방향인 행(row)방향으로 배선된 워드선(WL)을 구성하고, 워드선(WL)의 앞쪽측(도 2의 지면(surface of the page)에 수직한 방향의 앞쪽측)에 드레인(D)이 되는 불순물 영역이 배치되고, 워드선(WL)의 뒤쪽측(도 2의 지면에 수직인 방향의 뒤쪽측에 소스 전극(S)이 되는 불순물 영역이 배치되어 있다. 도 2에서는 드레인(D)이 되는 불순물 영역과 소스 전극(S)이 되는 불순물 영역이 보기 쉽도록 위치가 어긋나 있지만 지면에 수직한 방향에서 겹쳐져 있어도 좋다.

드레인(D)은 비트선 콘택트(BLC)를 통하여, 제1 배선층(1M)에 의해 형성된 비트선(BL)에 접속되어 있다.

소스 전극(S)상에, 플러그(104)와 랜딩 패드(105)(배선층으로부터 형성)가 반복하여 쌓아 올려짐으로써 소스선 콘택트(SLC)가 형성된다. 소스선 콘택트(SLC)의 위에, 가변 저항 소자(Re)가 형성되어 있다.

가변 저항 소자(Re)를 다층 배선 구조의 몇층째에 형성하는지는 임의이지만, 여기서는 대강 4 내지 5층째에 가변 저항 소자(Re)가 형성되어 있다.

가변 저항 소자(Re)는 예를 들면, 하부 전극(101)과, 소스선(SL)으로 이루어지는 상부 전극의 사이에, 절연체막(102)과 도체막(103)을 갖는 막 구성(또는 적층체)으로 되어 있다.

절연체막(102)의 재료로서는 예를 들면, SiN, SiO₂, Gd₂O₃ 등을 들 수 있다.

도체막(103)의 재료로서는 예를 들면, Cu, Ag, Zr, Al로부터 선택되는 하나 이상의 금속 원소를 함유하는 금속막, 합금막(예를 들면 CuTe 합금막), 금속 화합물막 등을 들 수 있다. 또한, 이온화하기 쉬운 성질을 갖는다면, Cu, Ag, Zr, Al 이외의 금속 원소를 이용하여도 좋다. 또한, Cu, Ag, Zr, Al의 적어도 하나와 조합되는 원소는 S, Se, Te 중의 적어도 하나의 원소인 것이 바람직하다. 도체막(103)은 도전성 이온의 공급층으로서 형성되어 있다.

도 2에는 다른 소스선(SL)에 접속된 2개의 가변 저항 소자(Re)를 도시하고 있다. 여기서, 비트선(BL)과 같은 방향으로 인접하는 메모리 셀의 기억층(절연체막(102)), 이온 공급층(도체막(103)) 및 소스선(SL)은 각각이 같은 층에 형성되어 있다. 또한, 다른 구성으로서, 소스선(SL)은 비트선 방향의 메모리 셀 사이에서 공유되고, 기억층과 이온 공급층은 메모리 셀마다 독립하여 형성된다.

또한, 본 실시예에서 소스선(SL)은 비트선(BL)보다 상층의 배선층에서 형성되어 있다. 여기서는 비트선(BL)이 제1층째의 배선층(1M)에 형성되고, 소스선(SL)이 4 내지 5층째의 배선층에 형성되어 있다. 그러나, 소스선(SL)이 제1층째의 배선층(1M)에 형성되고, 비트선(BL)이 4 내지 5층째의 배선층에 형성될 수도 있고, 또한, 비트선(BL)과 소스선(SL)을 형성하는데 사용되는 배선층은 임의로 선택될 수 있다.

도 3A 및 도 3B는 가변 저항 소자(Re)의 확대도에, 전류 방향 및 인가 전압치의 예를 첨부하여 도시하는 도면이다.

도 3A 및 도 3B는 한 예로서, 질화막(또는 SiN막)(104)의 개구부에서 하부 전극(101)과의 접촉 면적이 규제된 절연체막(102)이 SiO₂로 형성되고, 도체막(103)이 CuTe 합금 베이스의 합금 화합물(Cu-Te based alloy compound material)로 형성되어 있는 경우를 도시하고 있다.

도 3A에서는 절연체막(102)측을 부극측, 도체막(103)측을 정극측으로 하는 전압을 하부 전극(101)과 상부 전극(소스선(SL))에 인가한다. 예를 들면, 비트선(BL)을 0V로 접지하고, 소스선(SL)에 예를 들면 +3V를 인가한다.

그러면, 도체막(103)에 포함되는 Cu, Ag, Zr, Al이 이온화하여 부극측으로 끌어 당겨지는 성질을 갖게 된다. 이들 금속의 도전성 이온이 절연체막(102)에 주입된다. 그 때문에, 절연체막(102)의 절연성이 저하되고, 그 저하와 함께 도전성을 갖게 된다. 그 결과, 도 3A에 도시하는 방향의 기록 전류(Iw)가 흐른다. 이 동작을 기록 동작(또는 세트 동작)이라고 한다.

이와는 역으로 도 3B에서는 절연체막(102)측을 정극측, 도체막(103)측을 부극측으로 하는 전압을 하부 전극(101)과 상부 전극(소스선(SL))에 인가한다. 예를 들면, 소스선(SL)을 0V로 접지하고, 비트선(BL)에 예를 들면 +1.7V를 인가한다.

그러면, 절연체막(102)에 주입되어 있던 도전성 이온이 도체막(103)으로 되돌아와, 기록 전의 저항치가 높은 상태로 리셋된다. 이 동작을 소거 동작(또는 리셋 동작)이라고 한다. 리셋에서는 도 3B에 도시하는 방향의 소거 전류(Ie)가 흐른다.

또한, 이하의 설명에서, 세트 동작은 도전성 이온을 절연체막에 충분히 주입하는 동작을 말하고, 리셋 동작은 도전성 이온을 절연체막으로부터 충분히 인발(extracting)하는 동작을 말한다.

이에 대해, 세트 동작이 데이터 기록 동작이고 리셋 동작이 데이터 소거 동작인지 또는 그 역인지는 임의로 정의된다.

이하의 설명에서는 절연체막(102)의 절연성이 저하되어 가변 저항 소자(Re) 전체의 저항치가 충분한 레벨까지 내려간 경우를 데이터의 기록 동작(또는 세트 동작)으로 정의한다. 역으로, 절연체막(102)의 절연성이 본래의 초기 상태로 되돌려져 가변 저항 소자(Re) 전체의 저항치가 충분한 레벨까지 올라갔던 경우를 데이터의 소거 동작(또는 리셋 동작)으로 정의한다.

여기서, 도 1A 및 도 3A에 도시된 화살표에 의해 지시된 전류 방향은 세트 동작시에 가변 저항 소자(Re)를 통해 흐르는 기록 전류(Iw)의 방향이고, 도 1B 및 도 3B에 도시된 화살표에 의해 지시된 전류 방향은 가변 저항 소자(Re)를 통해 흐르는 소거 전류(Ie)의 방향이다.

상술한 세트 동작과 리셋 동작을 반복함에 의해, 가변 저항 소자(Re)의 저항치를 고저항 상태와 저저항 상태의 사이에서 가역적으로 변화시키는 2치 메모리(binary memory)가 실현된다. 게다가 가변 저항 소자(Re)는 전압의 인가를 멈추어도 데이터는 보존되기 때문에 불휘발성 메모리로서 기능한다.

단, 2치 메모리 이외의 3치 이상의 다치 메모리에 본 발명을 적용하여도 상관없다.

또한, 세트시에 실제로는 절연체막(102) 중의 금속 이온의 양에 의해, 절연체막(102)의 저항치가 변화하고 있기 때문에, 절연체막(102)을 데이터가 기억되고 보존되는 기억층으로 간주할 수 있다.

이 가변 저항 소자(Re)를 이용하여 메모리 셀을 구성하고, 메모리 셀을 다수 마련함에 의해, 저항 변화형 메모리의 메모리 셀 어레이를 구성할 수 있다. 저항 변화형 메모리는 이 메모리 셀 어레이와, 그 구동 회로(주변 회로라고도 한다)를 가지고 구성된다.

[IC 칩 구성]

도 4는 저항 변화형 메모리 디바이스(예를 들면, IC 칩)의 블록 구성도를 도시한다.

도 4에 도시되어 있는 반도체 메모리 디바이스는 도 1A 내지 도 3B에 도시하는 메모리 셀(MC)을 매트릭스형상으로 행(row; 로우) 방향으로 M개, 열(column; 칼럼) 방향으로 N개 배치하고 있는 메모리 셀 어레이(1)와, 그 주변 회로를 동일 반도체 칩에 집적화한 것이다. 여기서 N과 M은 비교적 큰 자연수이고, 그 구체적 값은 임의로 설정된다.

도 4는 로우 방향의 4개의 메모리 셀(MC)을 하나의 센스 앰플리파이어로 판독하는 구성을 예로 하여, 이 구성례의 N행, 4열분의 메모리 셀 어레이의 부분을 도시하고 있다.

메모리 셀 어레이(1)의 도시하는 부분에 있어서, N개의 워드선(WL<0>) 내지 워드선(WL<N-1>)(도 4에서는 WL<N:0>로 표기)이 칼럼 방향으로 소정 간격으로 배치되어 있다. 워드선(WL<N:0>)은 로우 방향으로 나열하는 4개의 메모리 셀(MC)에서 액세스 트랜지스터(AT)의 게이트 끼리를 각각 공통 접속한다.

또한, 칼럼 방향으로 나열하는 N개의 메모리 셀(MC)에서 액세스 트랜지스터(AT)의 드레인과 소스의 한쪽을 공통 접속하는 M개의 비트선(BL<0> 내지 BL<M-1>)이 로우 방향으로 소정 간격으로 배치되어 있다.

마찬가지로, 칼럼 방향으로 나열하는 N개의 메모리 셀(MC)에서, 액세스 트랜지스터(AT)와 반대측의 가변 저항 소자(Re)의 단부를 공통 접속하는 M개의 소스선(SL<0> 내지 SL<M-1>)(도시 생략)이 로우 방향으로 소정 간격으로 배치되어 있다.

4개의 인접한 칼럼 각각에 대해 마련된 4개의 소스선으로서 M개의 소스선(SL<0> 내지 SL<M-1>)에 포함된 4개의 소스선은 서로 접속된다. 상기의 4개의 소스선은 기준 전압(예를 들면 GND 전압)에 접속 가능하게 되어 있다. 비트선(BL)과 소스선(SL)은 로우 방향으로 교대로 배치된다.

주변 회로는 비트선(BL)과 소스선(SL)을 구동하는 기록/소거 드라이버(10)와, 비트선(BL)으로부터 데이터를 판독하는 센스 앰플리파이어(SA)(7)를 갖는다.

기록/소거 드라이버(10)와 센스 앰플리파이어(SA)(7)에 의해 칼럼 구동 회로가 구성된다. 칼럼 구동 회로는 본 발명에서의 구동 회로의 주요부에 상당한다. 또한, 본 발명에서의 구동 회로는 기록/소거 드라이버(10)를 포함하지만 센스 앰플리파이어(SA)(7)를 포함하는 것은 필수가 아니다.

도 4에서, 각 소스선(SL)은 접지되어 있지만, 이것은 판독 동작시의 전압 인가 상태를 모식적으로 도시하는 것이고, 실제의 각 소스선(SL)은 개별적으로 선택 스위치(도시 생략)를 통하여 기록/소거 드라이버(10)에 접속되어 있다.

주변 회로에는 프리 디코더(pre-decoder)(3), 로우 구동 회로(4), 칼럼 스위치 회로(6)를 포함한다.

프리 디코더(3)는 입력되는 어드레스 신호를 X계(x system)의 로우 어드레스와, Y계(y system)의 칼럼 어드레스로 분리하는 회로이다.

로우 구동 회로(4)는 X-어드레스 메인 디코더, Y-어드레스 메인 디코더, 칼럼 스위치 제어 회로, 및, 워드선(WL) 드라이버를 겸하는 회로이다.

칼럼 스위치 회로(6)는 소정의 복수(여기서는 4개)의 비트선(BL<0> 내지 BL<3>)과, 공통 비트선(CBL) 또는 기준 전압(예를 들면 GND 전압)의 공급선과의 접속과 비접속을 제어하는 회로이다.

주변 회로는 또한, I/O 버퍼(input/output buffer)(9), 제어 회로(11), 및, 로직 블록(16)을 포함한다.

로직 블록(16)은 데이터 입출력이나 데이터의 퇴피(saving)나 버퍼링을 제어하는 제어계의 논리 회로부이다. 로직 블록(16)은 필요에 응하여 메모리 셀 어레이(1)의 칼럼마다 기록 금지의 제어를 행하는 구성으로 하여도 좋다.

또한, 전원 전압으로부터 각종 전압을 발생하는 회로, 클록 신호의 발생 제어 회로 등은 도 4에서 도시를 생략하고 있다.

여기서, 도 4, 도 5에 도시하는 칼럼 스위치 회로(6)의 구성을 설명한다. 여기서 도 5는 도 4의 메모리 셀 어레이(1)와 센스 앰플리파이어(SA)(7) 등과의 접속 관계를 뽑아내어 도시하는 회로도이다.

도 4, 도 5에 도시하는 칼럼 스위치 회로(6)는 공통선 분리 스위치부(6B)와, 방전 스위치부(6C)를 갖는다.

공통선 분리 스위치부(6B)는 비트선(BL<3:0>)(최소의 비트선 번호<0>, 최대의 비트선 번호<3>)을 공통 비트선(CBL)과의 접속을 위해 개별적으로 선택하는 4개의 NMOS 스위치(이하, 분리 스위치(61<3:0>)라고 표기한다)의 집합이다.

분리 스위치(61<0>)는 비트선(BL<0>)과 공통 비트선(CBL)의 사이에 접속되고, 입력되는 칼럼 선택 신호(YSW<0>)에 의해 제어된다. 분리 스위치(61<1>)는 비트선(BL<1>)과 공통 비트선(CBL)의 사이에 접속되고, 입력되는 칼럼 선택 신호(YSW<1>)에 의해 제어된다. 분리 스위치(61<2>)는 비트선(BL<2>)과 공통 비트선(CBL)의 사이에 접속되고, 입력되는 칼럼 선택 신호(YSW<2>)에 의해 제어된다. 분리 스위치(61<3>)는 비트선(BL<3>)과 공통 비트선(CBL)의 사이에 접속되고, 입력되는 칼럼 선택 신호(YSW<3>)에 의해 제어된다.

한편, 방전 스위치부(6C)는 비트선(BL<3:0>)을 방전을 위해 개별적으로 선택하는 4개의 NMOS 스위치(이하, 방전 스위치(62<3:0>)라고 표기한다)의 집합이다.

방전 스위치(62<3:0>)는 입력되는 반전 칼럼 선택 신호(/YSW<3:0>)에 의해 제어됨으로써, 대응하는 분리 스위치(61<3:0>)와 반대의 동작을 행한다.

방전 스위치(62<0>)는 비트선(BL<0>)과 접지선의 사이에 접속되고, 입력되는 반전 칼럼 선택 신호(/YSW<0>)에 의해 제어된다. 방전 스위치(62<1>)는 비트선(BL<1>)과 접지선의 사이에 접속되고, 입력되는 반전 칼럼 선택 신호(/YSW<1>)에 의해 제어된다. 방전 스위치(62<2>)는 비트선(BL<2>)과 접지선의 사이에 접속되고, 입력되는 반전 칼럼 선택 신호(/YSW<2>)에 의해 제어된다. 방전 스위치(62<3>)는 비트선(BL<3>)과 접지선의 사이에 접속되고, 입력되는 반전 칼럼 선택 신호(/YSW<3>)에 의해 제어된다.

또한, 도 4, 5에서는 도시하지 않은 5개째 내지 (M-1)개째의 비트선에 대응한 부분에 관해서도, 도시한 구성과 같은 어레이 구성으로 되어 있다.

공통 비트선(CBL)에는 PMOS 구성의 프리차지 트랜지스터(71)가 접속되어 있다. 프리차지 트랜지스터(71)는 예를 들면 전원 전압(Vdd)(다른 하이 레벨 전압이라도 가능)과, 공통 비트선(CBL)(공통선의 한 예)의 사이에 접속되고, 입력되는 반전 BL 프리차지 신호(/BLPRE)에 의해 제어된다.

비트선(BL<3:0>)의 각각은 배선 용량을 가지며, 이 배선 용량이 부하 용량으로서 접속된다. 이 각 비트선의 배선 용량을 도 4, 5에서는 부호 Cbl로 표기하고 있다.

또한, 공통 비트선(CBL)은 배선 용량, 각 분리 스위치(61<3:0>)까지의 콘택트의 용량 등이 부하 용량으로서 접속된다. 이 공통 비트선(CBL)의 용량을 도 4, 5에서는 부호 Ccbl으로 표기하고 있다.

이와 같은 비트선(BL<3:0>)과 공통 비트선(CBL) 또는 접지선과의 접속을 칼럼 스위치 회로(6)에 의해 행하는 구성에 의해, 아날로그 회로인 전압 발생 회로를 이용하는 일 없이 소망하는 리드 전압의 설정이 가능하다. 이 리드 전압의 설정은 상세는 후술하지만, 프리차지 트랜지스터(71)에 의해, 공통 비트선(CBL) 및 임의 수의 비트선(BL)에 충전한 전하를 임의 수의 비트선에 재배분함으로써 달성할 수 있다.

도 4에 도시하는 로우 구동 회로(4)는 메인 디코더의 기능을 가지며, 그 기능을 실행하는 구성으로서, X셀렉터(20)와 Y셀렉터(30)를 갖는다.

로우 구동 회로(4)는 칼럼 스위치 회로(6)의 제어 회로의 기능을 가지며, 그 기능을 실행하는 구성으로서, CSW 드라이버 유닛(6A)을 복수 갖는다.

로우 구동 회로(4)는 WL 드라이버의 기능을 가지며, 그 기능을 실행하는 구성으로 해 WL 드라이버 유닛(4A)을 워드선 수와 같은 N개 갖는다.

X셀렉터(20), Y셀렉터(30), CSW 드라이버 유닛(6A) 및 WL 드라이버 유닛(4A)의 구체적 회로예는 후술한다.

상술한 바와 같이, 프리 디코더(3)는 입력된 어드레스 신호를 X어드레스 신호(X0, X1, …)와, Y어드레스 신호(Y0, Y1, …)로 분리한다.

X어드레스 신호(X0, X1, …)는 로우 구동 회로(4) 내의 X셀렉터(20)에 보내지고, 또한 디코드되고, 그 결과, WL 드라이버 유닛(4A)의 선택 신호로서 X셀렉트 신호(X_SEL<0> 내지 <N-1>)를 발생한다. X셀렉트 신호(X_SEL<0> 내지 <N-1>)는 N개의 WL 드라이버 유닛(4A) 중, 대응하는 유닛에 출력된다.

Y어드레스 신호(Y0, Y1, …)는 로우 구동 회로(4) 내의 Y셀렉터(30)에 보내지고, 또한 디코드되고, 그 결과, CSW 드라이버 유닛(6A)의 선택 신호로서 Y셀렉트 신호(Y_SEL)를 발생한다. Y셀렉트 신호(Y_SEL)와, 이것을 기초로 칼럼 스위치 회로(6)를 구동하기 위한 CSW 드라이버 유닛(6A)은 도 4에 도시하는 칼럼 스위치 회로(6)의 구성에 의해 수나 출력 신호가 다르다.

WL 드라이버 유닛(4A)은 선택된 때에, 그 출력에 접속되어 있는 워드선(WL)에 소정 전압을 인가하는 회로이다. WL 드라이버 유닛(4A)의 상세는 후술한다.

기록/소거 드라이버(10)는 공통 비트선(CBL)과 도시하지 않은 공통 소스선에 대해, 기록시(본 실시예에서는 세트시와 동일 의미)와 소거시(본 실시예에서는 리셋시와 동일 의미)에서 역방향의 전압을 발생하는 회로이다.

이 기록과 소거의 제어시에서도, 칼럼 스위치 회로(6)의, 특히 공통선 분리 스위치부(6B)가 동작하여, 기록 또는 소거 대상의 메모리 셀 칼럼(메모리 셀의 열)의 임의 선택이 가능하다.

또한, 도시하지 않은 공통 소스선과 메모리 셀 칼럼의 접속 제어를 행하기 위해, 공통선 분리 스위치부(6B)와 같은 회로를 공통 소스선과 각 소스선 사이에 마련하여도 좋다. 도 4, 5에 도시하는 메모리 셀 부분의 각 행 배열마다 갖는 4개의 메모리 셀에 있어서, 메모리 셀마다 기록을 행한다. 단, 소거는 행 배열마다, 또는 메모리 셀 부분 전체에서 일제히 실행할 수 있다. 소거를 행 배열마다, 또는 메모리 셀 부분 전체에서 일제히 행하는 경우, 공통선 분리 스위치부(6B)와 같은 회로를 소스선측에 마련하는 것은 필수가 아니다.

제어 회로(11)는 기록 신호(WRT), 소거 신호(ERS), 데이터 판독 신호(RD)를 입력하고, 이들 3개의 신호에 의거하여 각종의 신호나 전압을 발생한다. 제어 회로(11)는 이하의 5개의 기능을 구비한다.

(1) 판독시에, 센스 앰플리파이어(SA)(7)를 기동 제어하는 SA 이네이블 신호 및 반전 SA 이네이블 신호(SAEN, /SAEN), 비트선 분리 신호(BLI) 및 참조 전위(VREF)를 발생하고, 센스 앰플리파이어(SA)(7)에 출력하다. 또한, 참조 전위(VREF)는 도시하지 않은 전압 발생 회로로부터 센스 앰플리파이어(SA)(7)에 주어도 좋다.

(2) 판독시에, 반전 BL 프리차지 신호(/BLPRE)를 프리차지 트랜지스터(71) 및 센스 앰플리파이어(SA)(7)에 공급한다.

(3) 기록 또는 소거시에 기록/소거 드라이버(10)을 제어한다.

(4) 기록 또는 소거시와 판독시에, 로우 구동 회로(4)와 칼럼 스위치 회로(6)를 통괄 제어한다. 또한, 특히 판독시의 제어에 관해서는 후술한다.

(5) 필요에 응하여, 로직 블록(16)을 제어하여 데이터 입출력이나 버퍼링을 제어한다.

센스 앰플리파이어(SA)(7), 기록/소거 드라이버(10)에, I/O 버퍼(9)가 접속되어 있다.

I/O 버퍼(9)는 로직 블록(16)의 제어에 의해, 외부로부터의 데이터를 내부에 받아들여 필요에 응하여 버퍼링한다. 버퍼링 후의 데이터는 결정된 타이밍에서, 기록/소거 드라이버(10)에 기록 또는 소거의 제어를 위해 송출된다.

또한, I/O 버퍼(9)는 로직 블록(16)의 제어에 의해, 기록/소거 드라이버(10)를 경유하여 센스 앰플리파이어(SA)(7)에서 판독한 데이터를 I/O 버퍼(9)를 통하여 외부에 배출한다.

[제어계 회로]

다음에, X셀렉터(20), Y셀렉터(30), WL 드라이버 유닛(4A) 및 CSW 드라이버 유닛(6A)의 회로예를 설명한다.

도 6에, X셀렉터(20)의 회로예를 도시한다.

도 6에 도시되어 있는 X셀렉터(20)는 초단의 4개의 인버터(INV0 내지 INV3), 중단의 4개의 난드 회로(NAND0 내지 NAND3), 후단에 접속되어 있는 다른 4개의 인버터(INV4 내지 INV7)로 구성되어 있다.

X셀렉터(20)는 X어드레스 비트(X0, X1)를 입력하고, 그 디코드 결과에 응하여, X셀렉트 신호(X_SEL0 내지 X_SEL3)의 어느 하나를 활성화하는(예를 들면 하이 레벨로 하는) 회로이다.

도 6은 2비트 디코드의 예이지만, 그 입력되는 X어드레스 신호의 비트 수에 응하여, 도 6의 구성을 확장 또는 다단 전개함으로써, 입력이 2비트 이외에서도 대응 가능하게 실현된다.

도 7에, Y셀렉터(30)의 회로예를 도시한다.

도시되어 있는 Y셀렉터(30)는 초단의 4개의 인버터(INV8 내지 INV11), 중단의 4개의 난드 회로(NAND4 내지 NAND7), 후단에 접속되어 있는 다른 4개의 인버터(INV12 내지 INV15)로 구성되어 있다.

Y셀렉터(30)는 Y어드레스 비트(Y0, Y1)를 입력하고, 그 디코드 결과에 응하여, Y셀렉트 신호(Y_SEL0 내지 Y_SEL3)의 어느 하나를 활성화하는(예를 들면 하이 레벨로 하는) 회로이다.

도 7은 2비트 디코드의 예이지만, 그 입력되는 Y어드레스 신호의 비트 수에 응하여, 도 7의 구성을 확장 또는 다단 전개함으로써, 입력이 2비트 이외에서도 대응 가능하게 실현된다.

도 8은 WL 드라이버 유닛(4A)의 2개분을 도시하는 회로도이다.

도시되어 있는 WL 드라이버 유닛(4A)은 WL 드라이버(4) 내에 칼럼 방향의 셀 수(N-1)만큼 마련되어 있다. 이 (N-1)개의 WL 드라이버 유닛(4A)은 도 6에 도시하는 X 셀렉터(20) 등에 의해 선택(활성화)된 하나의 X셀렉트 신호(X_SEL0 또는 X_SEL1)에 의해 동작한다. WL 드라이버 유닛(4A)은 X셀렉트 신호(X_SEL0 또는 X_SEL1)에 응한 하나의 워드선(WL<0>) 또는 워드선(WL<1>)을 활성화한다.

도 8에 도시하고 있는 WL 드라이버 유닛(4A)은 난드 회로(NAND8)와 인버터(INV16)로 구성되어 있다.

난드 회로(NAND8)의 한쪽 입력에 WL 선택 이네이블 신호(WLEN)가 입력되고, 다른쪽 입력에 X셀렉트 신호(X_SEL0 또는 X_SEL1)가 입력되고, 난드 회로(NAND8)의 출력이 인버터(INV16)의 입력에 접속되어 있다. 인버터(INV16)의 출력에 접속된 워드선(WL<0>) 또는 워드선(WL<1>)이 활성화 또는 비활성이 된다.

도 9에, CSW 드라이버 유닛(6A)의 회로예를 도시한다.

도시되어 있는 CSW 드라이버 유닛(6A)은 난드 회로(NAND12)와, 그 출력에 접속되어 있는 인버터(INV21)로 이루어진다.

난드 회로(NAND12)의 한쪽 입력에 Y스위치 이네이블 신호(YSWEN)가 입력되고, 다른쪽 입력에 도 7에 도시하는 Y셀렉터(30)에 의해 선택(활성화)된 하나의 Y셀렉트 신호(Y_SEL0 또는 Y_SEL1)가 입력된다.

이 Y셀렉트 신호(Y_SEL0 또는 Y_SEL1)와 Y스위치 이네이블 신호(YSWEN)가 모두 활성(하이 레벨)일 때에, 난드 회로(NAND12)의 출력이 로우 레벨이 된다. 그 때문에, 인버터(INV21)의 출력에 접속된 칼럼 선택 신호(YSW<0> 또는 YSW<1>)가 활성 레벨(본 예에서는 하이 레벨)로 천이한다.

[센스 앰플리파이어]

도 10에, 도 4, 도 5에 도시하는 센스 앰플리파이어(SA)(7)의 회로 구성례를 도시한다.

도시되는 센스 앰플리파이어(SA)(7)는 싱글 엔드형의 센스 앰플리파이어이다. 센스 앰플리파이어(SA)(7)는 기본적인 구성으로서, 센스 비트선(SABL)의 전위를 센스 비트 참조선(/SABL)의 전위를 기준으로 하여 전압 센스하여 증폭하는 래치 회로(72)를 갖는다.

본 예의 래치 회로(72)는 PMOS 트랜지스터(21)와 NMOS 트랜지스터(22)로부터 각각이 구성되는 2개의 인버터의 입력과 출력이 서로 크로스 접속되어 있다.

2개의 PMOS 트랜지스터(21)의 공통 소스와 전원 전압(Vdd)의 공급선의 사이에, 로우 액티브의 반전 SA 이네이블 신호(/SAEN)에 의해 제어되는 PMOS 트랜지스터(23)가 접속되어 있다. 또한, 2개의 NMOS 트랜지스터(22)의 공통 소스와 접지 전압(GND)의 공급선의 사이에, 하이 액티브의 SA 이네이블 신호(SAEN)에 의해 제어되는 NMOS 트랜지스터(24)가 접속되어 있다. SA 이네이블 신호 및 반전 SA 이네이블 신호(SAEN, /SAEN)는 도 4의 가변 저항 메모리 디바이스에서 사용된 제어 회로(11)로부터 수신된다.

또한, 반전 SA 이네이블 신호(/SAEN)는 SA 이네이블 신호(SAEN)를 인버터에서 반전함에 의해, 센스 앰플리파이어(SA)(7) 내부에서 생성하여도 좋다.

비트선 분리 스위치로서의 NMOS 트랜지스터(51)가 센스 비트선(SBL)과 공통 비트선(CBL)의 사이에 접속되어 있다.

또한, 반전 센스 비트선(/SBL)과 참조 전위(VREF)의 공급선의 사이에, 참조 전위의 인가를 제어하기 위한 NMOS 트랜지스터(52)가 접속되어 있다. NMOS 트랜지스터(52)는 반전 BL 프리차지 신호(/BLPRE)에 의해 제어된다. 반전 BL 프리차지 신호(/BLPRE)는 도 4의 제어 회로(11)로부터 주어진다.

이하, 상기한 구성을 전제로 하여, 2개의 동작례를 도 11, 도 12의 파형도를 이용하여 적절히, 도 5, 도 10을 참조하여 설명한다.

또한, 본 실시예를 포함하여, 이하의 모든 동작례에서는 기록, 소거 동작에 계속해서, 검증 판독(베리파이 리드)을 행하는 경우를 전제로 하지만, 본 발명은 이것으로 한정되지 않고, 통상 판독시에도 적용할 수 있다.

또한, 이하의 모든 동작례에서는 프리차지 전압을 전원 전압(Vdd), 방전 후의 전압을 기준 전압(Vss)(예를 들면 GND 전압)으로 하지만, 이것으로 한정되지 않고, 프리차지 전압이 방전 후의 전압보다 높으면 좋다.

[동작례 1]

도 11에 도시하는 동작례 1은 칼럼 선택 신호(YSW<0>)로 선택되는 비트선(BL<0>)에 전원 전압(Vdd)을 차지하고, 그 후, 차지 전하를 그 이외의 비트선(BL<1> 내지 BL<3>)에 방전하여 차지 셰어한다.

우선, 칼럼 선택 신호(YSW<0>)를 선택하여 H레벨로 하고(도 11A), 다른 칼럼 선택 신호(YSW<1>) 내지 YSW<3>(BL<3:1>)를 비선택의 L레벨로 한다(도 11B).

이 상태에서, 시간(T1)보다 전의 기간에서, 도 5의 프리차지 트랜지스터(71)에 주는 반전 BL 프리차지 신호(/BLPRE)를 L레벨로 한다.

이에 의해 프리차지 트랜지스터(71)가 온 하고, 공통 비트선(CBL)을 전원 전압(Vdd)에 프리차지한다. 이 때, 온 상태의 칼럼 선택 신호(YSW<0>)를 통하여 비트선(BL<0>)도 전원 전압(Vdd)에 프리차지된다.

이 프리차지 기간에서는 반전 칼럼 스위치 신호(/YSW<0>)만 L레벨이기 때문에, 도 5의 방전 스위치(62<0>)가 오프 하고, 다른 방전 스위치(62<1> 내지 62<3>)는 온 하고 있다. 따라서, 비트선(BL<1> 내지 BL<3>)의 전위는 기준 전압(Vss)의 레벨(예를 들면 GND 레벨)로 되어 있다. 이 비트선의 방전(상태)을 BL 리셋(상태)라고 부른다.

다음에, 도 11A의 시간(T1)에서, 프리차지 트랜지스터(71)를 턴 오프 하여 프리차지를 해제한다. 이에 의해 공통 비트선(CBL)과 비트선(BL<0>)의 전위적으로 플로팅 상태가 되기 때문에, 전원 전압(Vdd)의 다이내믹 유지 상태가 된다.

그 후, 도 11C의 시간(T2)에서, 도 5의 비트선(BL<1> 내지 BL<3>)의 Vss 접속 상태를 해제하고, 칼럼 선택 신호(YSW<3:1>)를 전부 선택하여 액티브(H레벨)로 한다. 이에 의해, 도 5의 방전 스위치(62<3:0>)가 전부 오프, 분리 스위치(61<3:0>)가 전부 온 한다.

그러면, 공통 비트선(CBL) 및 비트선(BL<0>)에 프리차지되어 있던 전하가 비트선(BL<1> 내지 BL<3>)에 방전되어, 차지 셰어가 발생한다.

차지 셰어 후의 비트선(BL<0>) 전압은 프리차지시의 전압의 거의 1/4, 즉 Vdd/4로 감쇠되고, 이에 의해 리드 전압(VR)이 4개의 비트선(BL)에 똑같이 설정된다. 감쇠 후에 얻어지는 리드 전압(VR)은 이하의 식(1)에 의해 표시된다.

VR=Vdd×(Cbl×Nsel)/(Ccbl+Cbl×(Nsel+Nvss)) … (1)

식(1)에서, 공통 비트선(CBL)의 용량을 Ccbl, 각 비트선(BL)의 용량을 Cbl에 의해 표시한다. 또한, 전원 전압(Vdd)을 프리차지 후에 다른 비트선에 전하를 방전하여 차지 셰어하는 비트선 수를 Nsel, Vss 방전에 의해 전하 리셋 후에 차지 셰어되는 비트선 수를 Nvss에 의해 표시한다.

도 11E에서는 비트선(BL<0>)이 방전에 의해 전위가 하강하고, BL<3:1>에 의해 표시되는 다른 비트선(BL<1> 내지 BL<3>)이 충전에 의해 전위가 올라가 양자 모두 리드 전압(VR)에 수속하고 있음을 알 수 있다.

그 후, 도 11C의 시간(T3)에서, 칼럼 선택 신호(YSW<3:1>)의 전위를 하강시킴과 함께, 워드선(WL<0>)의 전위를 상승시킨다.

그러면, 리드 전압(VR)에 차지된 비트선(BL<0>)의 전하가 메모리 셀을 통하여 소스선(SL<0>)에 방전된다.

도 11E에서, LRS는 가변 저항 소자(Re)가 저저항 상태(Low Resistance State)에 있는 것을 HRS는 가변 저항 소자(Re)가 고저항 상태(High Resistance State)에 있는 것을 표시한다.

메모리 셀의 가변 저항 소자(Re)가 HRS인 경우는 그다지 전류가 흐르지 않지만, LRS인 경우는 큰 전류가 흐름으로써, 방전 후의 비트선 전위에 차이가 생긴다.

이 전위차가 충분한 타이밍에서 도 10에 도시하는 센스 앰플리파이어(SA)(7)에 의한 전압 센스 동작이 행하여진다.

구체적으로, 도 10에 도시하는 NMOS 트랜지스터(52)는 도 11A의 시간(T1) 이후의 판독 기간 중에는 온 상태에 있고, 래치 회로(72)의 참조 노드에 참조 전위(VREF)가 세트되어 있다. SA 이네이블 신호 및 반전 SA 이네이블 신호(SAEN, /SAEN)를 활성화하고 센스 앰플리파이어를 기동한다. 그 상태에서, 비트선 분리 신호(BLI)가 하이 레벨이 되면(도 11, 도시 생략), 비트선(BL<0>)의 전압 강하가 센스 앰플리파이어(SA)(7)의 센스 노드에 전달된다.

이 센스 타이밍은 LRS인 경우의 강하 전압치가 참조 전위(VREF)를 마진을 확보하고 충분히 하회하는 타이밍이다. 참조 전위(VREF)는 LRS의 최종적인 강하 전압치와 HRS의 최종적인 강하 전압치의 중간, 또는 센스 시간의 단축을 고려하여 필요한만큼 중간부터 높은 레벨로 설정된다.

이상의 동작례 1에서는 비트선(BL<0>)에 프리차지하고, 다른 3개의 비트선에서 차지 셰어를 행하는 경우이지만, 비트선(BL<1>, BL<2>, BL<3>)의 어느 하나에 프리차지하고, 다른 3개의 비트선에서 차지 셰어할 수도 있다.

또한, 2개의 비트선에 프리차지하고, 다른 2개의 비트선에서 차지 셰어하여도 좋다. 이 경우, 어느 2개의 비트선에 프리차지하는지는 임의이다.

또한 임의의 3개의 비트선에 프리차지하고, 다른 하나의 비트선에서 차지 셰어할 수도 있다.

[동작례 2]

상기 동작례 1에서, 차지한 비트선 이외의 비트선의 전위를 판독의 대상으로 하는 것도 가능하다.

동작례 2는 차지한 비트선은 BL<0>이지만, 전위를 판독하는 비트선은 BL<1>인 경우의 예를 나타낸다.

도 12는 도 11C에 도시하는 칼럼 선택 신호(YSW<3:1>)를 도 12C의 칼럼 선택 신호(YSW<1>)와, 도 12D에 도시하는 다른 2개의 칼럼 선택 신호(YSW<3:2>)로 나누어 나타내고 다른 동작을 시킨다. 또한, 도 12B의 칼럼 선택 신호(YSW<0>)의 하강의 타이밍을 변경하고 있다.

구체적으로, 도 12B의 칼럼 선택 신호(YSW<0>)는 시간(T3)에서 전위를 하강시키고, 이후, 비트선(BL<0>)을 공통 비트선(CBL)으로부터 절리하는 비선택 상태로 한다.

그 대신에, 판독 대상으로서, 시간(T2)에서 전위가 상승한 칼럼 선택 신호(YSW<1>)를 시간(T3) 이후도 활성 레벨인 H레벨을 유지시킨다. 이에 의해, 비트선(BL<1>)의 전위를 판독 대상으로 한다.

시간(T3)에서 비트선(BL<2>와 BL<3>)을 공통 비트선(CBL)으로부터 절리하는 것은 동작례 1과 같다(도 11C, 도 12D). 또한, 다른 신호의 제어나 센스 동작도 기본적으로 동작례 1과 같다.

[동작례 3]

도 13에, 2개의 비트선에 프리차지한 후, 다른 2개에 차지 셰어하는 경우의 동작 파형도를 도시한다.

도 13에서 도 11로부터의 변경점은 시간(T1)의 프리차지 개시 시점에서, 미리, 칼럼 선택 신호(YSW<0>과 YSW<1>)를 H레벨로 활성화하여 둠으로써, 비트선(BL<0>과 BL<1>)의 2개에 전원 전압(Vdd)을 프리차지한다.

시간(T2)에서 다른 2개의 비트선(BL<2>와 BL<3>)에, 프리차지 전하를 셰어시키고, 이에 의해 리드 전압(VR)을 전원 전압(Vdd)의 약 반분정도로 한다.

그 후, 시간(T3)에서, 비트선(BL<1>)을 판독 대상에서 제외하기 위해 칼럼 선택 신호(YSW<1>)의 전위를 하강시킨다. 그와 동시에, 워드선(WL<0>)의 전위를 상승시켜서 판독시의 셀 전류의 방전을 행한다.

그 밖의 신호의 제어나 센스 동작은 동작례 1과 같다.

[동작례 4]

지금까지의 동작례 1 내지 3에서는 차지 셰어하는 비트선 수는 4개이지만, 그 수는 4보다 적은 2 또는 3으로 변경할 수 있다.

한 예로서, 도 14에, 하나의 비트선에 프리차지한 전하를 2개의 비트선에서 셰어하는 경우의 동작 파형도를 도시한다.

도 14가 도 11과 다른 것은 칼럼 선택 신호(YSW<0>와 YSW<3>)는 프리차지도 차지 셰어도 하지 않고, 판독 대상도 아니기 때문에, 판독 기간 중, 그 칼럼 선택 신호를 비활성의 L레벨으로 유지하고 있는 것이다(도 14C, 도 14E).

이 때문에, 시간(T1)에서 비트선(BL<0>)에 프리차지된 전하가 시간(T2)에서 비트선(BL<2>)에 셰어되고, 또한, 시간(T3)에서 비트선(BL<2>)이 비선택으로 되기 때문에, 비트선(BL<0>)의 전위 변화가 판독된다.

이상은 제1의 실시예에서의 동작례의 일부에 지나지 않는다.

상기 동작례 1 내지 4 이외에서도, 2개의 비트선 차지, 3개의 비트선 차지의 경우에, 차지한 비트선 내에서, 또는 미리 차지하지 않은 차지 셰어 된 비트선에 판독 대상의 비트선을 전환하는 동작은 이상의 비트선의 선택과 비선택의 전환 동작으로부터 용이하게 유추할 수 있다.

또한, 차지 셰어하는 비트선 개수도 도 13의 2개로 한정되지 않고, 3개라도 좋다.

차지하는 비트선을 몇 개로 하고, 차지 셰어한 비트선을 몇 개로 하는지는 설정하려고 하는 리드 전압(VR)의 크기에 의거하여 결정된다.

본 실시예에서의 동작의 특징은 리드 전압(VR)의 생성을 배선 용량의 분할로 행하는 것이다. 이에 의해, 리드 전압(VR)의 생성에, 아날로그 전압을 일체 필요로 하지 않는다.

즉, 리드 전압(VR)의 생성에 관해, DC적으로 스탠바이 전류를 필요로 하는 회로가 존재하지 않기 때문에, 그 만큼, 저소비 전력으로 판독 동작이 가능하다.

도 11 내지 도 14의 동작 파형도에서는 센스 앰플리파이어 제어의 신호 파형을 생략하고 있다.

도 15에, 가변 저항 소자(Re)가 LRS인 경우의 베리파이 판독시의 동작 파형도를 도 16에 HRS인 경우의 베리파이 판독시의 동작 파형도를 도시한다. 이 때 이용하는 센스 앰플리파이어는 도 10에 도시하고 이미 설명한 구성을 갖는다.

시간(T3)에서 판독 대상의 메모리 셀이 접속된 워드선(WL)의 전위가 상승하면, 메모리 셀을 통한 셀 전류에 의한 비트선 전위의 방전이 시작된다.

도 15의 LRS인 경우, 방전 속도가 빠르고, 시간(T34) 이후, 센스 비트선(공통 비트선(CBL))의 전위가 참조 전위(VREF) 이하로 된다. 시간(T34)부터 시간적인 여유를 취한 시간(T4)에서, 비트선 분리 신호(BLI)가 오프 됨과 함께, SA 이네이블 신호(SAEN)가 H레벨이 되어 센스 앰플리파이어(SA)(7)(도 10)를 기동한다.

센스 노드의 전위는 도 4의 I/O 버퍼(9)를 통하여 외부의 버스에 출력 데이터로서 배출된다.

도 16의 HRS인 경우, 시간(T4)에서도, 참조 전위(VREF)에 대해, CBL측의 센스 노드가 높은 채이기 때문에, 상기 외부의 버스에 출력되는 출력 데이터의 논리가 LRS인 경우와 반대가 된다.

도 10에 도시하는 센스 앰플리파이어(SA)(7)는 필요한 기간만큼 기동되는 크로스 래치형의 싱글 엔드 방식의 센스 앰플리파이어이다.

이 센스 앰플리파이어의 구성 및 방식은 오퍼레이션 앰플리파이어 등을 이용한 센스 앰플리파이어와 같이 항상 기동하여 둘 필요가 없고, 센스 앰플리파이어 동작 자체에 거의 DC 전류가 불필요하다.

이상의 제1의 실시예에 의하면, 리드 전압(VR)의 생성에 높은 전력을 소비하는 아날로그 회로가 불필요하고, 비트선을 프리차지 셰어는 스위치의 전환만으로 리드 전압(VR)을 소망하는 비트선에 설정할 수 있다. 이 때문에, 저소비 전력이다.

또한, 리드 전압(VR)을 정하는 배선 용량비는 반도체 프로세스에서 일괄 형성되는 배선의 굵기나 두께 및 재질로 정하여지기 때문에, 배선 용량비를 비교적 높은 정밀도로 규정할 수 있다. 또한, 1개 이상의 비트선에 프리차지되는 전압(전하량)에 편차가 있어도, 그 후, 다른 비트선과 차지 셰어되기 때문에, 리드 전압(VR)의 발생시에는 프리차지 전압의 오차 성분이 수분의1로 감쇠되기 때문에, 비교적 고정밀도로 리드 전압(VR)의 설정이 가능하다.

또한, 도 10의 센스 앰플리파이어 구성에서는 비트선 전압의 증폭시(센스시)에는 비트선 전압 진폭에 의한 디스터브를 회피하기 위해, 비트선 분리 신호(BLI)에 의한 전압 제어에 의해, 공통 비트선(CBL) 및 비트선측의 부하를 센스 앰플리파이어(SA)(7)의 센스 노드로부터 분리하여 증폭한다. 이 때문에 디스터브를 시작하여 고속의 센스 동작이 가능하다.

2 : 제2의 실시예

도 17에, 제2의 실시예에 관한 메모리 셀 어레이의 구성과, 센스 앰플리파이어와 메모리 블록과의 접속 관계를 도시한다.

본 실시예에서는 도 5에 도시하는 메모리 셀 어레이(1)의 부분에 대응하는 기억 용량의 메모리 블록의 2개에 대해, 하나의 센스 앰플리파이어(SA)(7)가 접속되어 있다.

메모리 블록(1_0과 1_1)은 각각 N행, 4열의 메모리 셀(MC)을 가지며, 기억 용량의 점에서는 도 5에 도시하는 메모리 셀 어레이 부분과 같다.

단, 메모리 블록(1_0과 1_1)은 적어도 1행분의 참조 셀(MCr)로 이루어지는 리퍼런스부(1R)를 갖는 점에서, 도 5의 메모리 셀 어레이 부분과 다르다.

도 17에서, 각 메모리 블록은 이미 설명한 구성의 공통선 분리 스위치부(6B)와 방전 스위치부(6C)를 갖는다. 메모리 블록(1_0)에서, 공통선 분리 스위치부(6B)와 공통 비트선(CBL0)을 통하여 센스 앰플리파이어(SA)(7)에 메모리 셀 또는 참조 메모리 셀이 접속된다. 마찬가지로, 메모리 블록(1_1)에서, 공통선 분리 스위치부(6B)와 공통 비트선(CBL1)을 통하여 센스 앰플리파이어(SA)(7)에 메모리 셀 또는 참조 메모리 셀이 접속된다.

또한, 도 17의 배치 관계에서는 센스 앰플리파이어(SA)(7)에 대한 공통 비트선(CBL0과 CBL1)과의 관계가 대칭이 아니기 때문에, 배선 용량(Ccbl)도 다른 경우가 있다. 배선 용량(Ccbl)를 정돈하기 위해서는 센스 앰플리파이어(SA)(7)에 대해 메모리 블록(1_0)과 메모리 블록(1_1)을 미러 대칭 배치로 하는 것도 가능하다.

도 17에서는 칼럼 선택 신호의 참조 부호 YSW의 뒤에, 메모리 블록(1_0)의 경우는 0의 숫자를 부가하고, 메모리 블록(1_1)의 경우는 1의 숫자를 부가하여 구별하고 있다.

마찬가지로, 워드선의 참조 부호 WL의 뒤에, 메모리 블록(1_0)의 경우는 0칸의 숫자를 부가하고, 메모리 블록(1_1)의 경우는 1의 숫자를 부가하여 구별하고 있다.

또한, 참조 셀(MCr)을 제어하는 워드선을 참조 부호 Ref. WL을 이용하여, 그 후에, 메모리 블록(1_0)의 경우는 0의 숫자를 부가하고, 메모리 블록(1_1)의 경우는 1의 숫자를 부가하여 구별하고 있다.

반전 BL 프리차지 신호(/BLPRE)에 의해 제어되는 래치 회로(72)가 공통 비트선(CBL0과 CBL1)의 각각에 접속되어 있다.

도 18에, 도 17의 구성에 적용하는 것이 바람직한 상보 신호의 차동 센스 앰플리파이어의 회로도를 도시한다.

도 18에 도시하는 센스 앰플리파이어(SA)(7)가 도 10과 다른 점은 도 10의 NMOS 트랜지스터(52)는 생략되고, 센스 비트 참조선(/SABL)과 공통 비트선(CBL1)의 사이에 NMOS 트랜지스터(51)가 마련되어 있다.

이 NMOS 트랜지스터(51)는 센스 비트선(SABL)과 공통 비트선(CBL0)의 사이에 마련된 NMOS 트랜지스터(51)와 함께, 비트선 분리 신호(BLI)로 동시 제어된다.

그 밖의 래치 회로(72)의 구성 자체는 도 18과 도 10에서 공통된다.

이상의 구성에서, 메모리 블록(1_0과 1_1)의 한쪽부터 메모리 셀의 기억 상태(HRS 또는 LRS)를 판독할 때는 다른쪽의 공통 비트선을 참조 셀(MCr)에 접속하는 상태로 하여 센스 동작한다. 이 때 참조 셀(MCr)에 대해서도 판독 동작이 행하여지기 때문에, 참조 전위가 동적으로 변화(전위 강하)한다.

참조 셀(MCr)의 가변 저항 소자(Re)의 저항치를 메모리 셀에서의 LRS의 저항치와 HRS의 저항치의 사이 바람직하게는 거의 중간치로 설정하여 둔다.

이 센스 방식의 이점은 센스 앰플리파이어를 고속 동작시켜도 오동작하지 않는 것이다. 일반적으로, 메모리 셀의 특성, 또는 참조 전압을 공급하는 전원 전압(Vdd) 등의 바이어스 전압은 다소의 편차를 갖는다. 이 센스 방식에서는 편차의 영향을 받는 비트선 전위에 추종하여 참조 전위가 동적으로 변화하기 때문에, 이들의 편차에 의해 센스 앰플리파이어가 오동작하기 어렵고, 그 만큼, 논리 확정에 시간을 필요로 하지 않기 때문에 고속 동작이 가능하다.

또한, 메모리 블록(1_0과 1_1)의 어느 것을 판독 대상측으로 하고, 어느 것을 참조측으로 하는지의 선택에 관해, 예를 들면 도 4의 프리 디코더(3)가 입력되는 어드레스 신호의 소정 비트를 블록 선택 어드레스로서 인식한다. 로우 구동 회로(4) 내에는 WL 드라이버 유닛(4A)과 CSW 드라이버 유닛(6A)이 블록마다 마련된다. 또한, 로우 구동 회로(4) 내에는 예를 들면 X셀렉터(20)와 같은 구성의 블록 셀렉터를 마련한다.

블록 셀렉터는 프리 디코더(3)로부터의 블록 선택 어드레스를 디코드하여, 블록마다 마련된 2개의 WL 드라이버 유닛(4A)의 한쪽에서 메모리 셀을 선택시키고, 다른쪽에서 참조 셀을 선택시킨다. 또한, 블록 셀렉터는 판독 대상의 메모리 셀을 포함하는 블록과, 포함하지 않는 블록에서 다른 칼럼 선택 동작을 행하도록, 블록마다 마련된 2개의 CSW 드라이버 유닛(6A)을 제어한다.

또한, 블록 셀렉터의 상세는 후술하는 다른 실시예에서 설명한다.

도 19에, 제1의 실시예에서의 동작례 1(도 11)에 유사한 리드 전압 설정을 각 블록에서 행하는 경우의 동작 파형도를 도시한다. 또한, 도 20(LRS인 경우)과, 도 21(HRS인 경우)에 센스 동작시의 파형도를 도시한다.

도 19에서는 시간(T1)의 프리차지 개시 시점에서, 미리, 칼럼 선택 신호(YSW0<0>과 YSW1<0>)를 H레벨로 함으로써, 메모리 블록(1_0과 1_1)에서 함께 비트선(BL<0>)에 전원 전압(Vdd)의 프리차지를 행한다.

각 블록의 다른 합계 6개의 비트선(BL0<3:1>, BL1<3:1>)을 선택하여, 대응하는 공통 비트선과 접속함으로써 차지 셰어를 행한다. 또한, 이 때 선택하는 비트선 수는 최대 6, 최소 1의 범위에서 임의로 정하고 좋다.

시간(T2)부터 시간(T3)의 사이에, 프리차지를 행한 비트선 수와, 차지 셰어를 행한 비트선 수의 비로 거의 정해지는 크기의 리드 전압(VR)이 발생한다.

시간(T3)에서는 동시에, 메모리 블록(1_0) 내의 판독 대상의 비트선(BL0<0>)과 참조 워드선(Ref. WL)과의 전위가 하이 레벨이 되기 때문에, 판독시의 셀 전류가 메모리 셀에 흐르고, 참조 전류가 참조 셀에 흐른다.

참조 셀(MCr)의 리퍼런스 저항(Rer)의 저항치는 HRS인 경우의 가변 저항 소자(Re)의 저항치와, LRS인 경우의 가변 저항 소자(Re)의 저항치의 사이에 설정되어 있다. 이 때문에, 도 19E와 같이 비트선 전위와 참조 비트선 전위가 변화한다.

도 20D는 LRS인 경우의 방전 커브를 도시하고 도 21D는 HRS인 경우의 방전 커브를 도시한다.

시간(T4)에서 비트선 분리 신호(BLI)의 전위가 하강하고, SA 이네이블 신호(SAEN)의 전위가 상승함으로써 센스 앰플리파이어(SA)(7)의 센스 동작이 시작된다.

LRS인 경우, 메모리 셀에 접속된 공통 비트선(CBL0)의 전위가 낮은 측을 추이하기 때문에 센스 동작 후는 기준 전압(Vss)의 레벨에 인하된다. 이와는 역으로, HRS인 경우, 메모리 셀에 접속된 공통 비트선(CBL0)의 전위가 높은 측을 추이하기 때문에 센스 동작 후는 전원 전압(Vdd)의 레벨로 상승한다.

또한, 이상의 동작과는 역으로, 메모리 블록(1_1)에서 메모리 셀이 선택되는 경우는 메모리 블록(1_0)에서 리퍼런스 저항(Rer)이 선택된다.

기본적인 동작은 상기와 같다.

제1의 실시예의 경우, 도 10에 도시한 바와 같은 센스 앰플리파이어 구성으로 하였지만, 리드 전압(VR)을 줄 필요가 있어서, 완전하게 아날로그 전압이 불필요하다고 는 할 수 없다.

이에 대해, 제2의 실시예에서는 참조 셀의 방전 동작에서 아날로그의 참조 전압이 자동 생성되여, 동적으로 변화하는 참조 전압을 이용한 차동 판독이 가능해진다. 그 때문에, 리드 전압(VR)을 센스 앰플리파이어(SA)(7)의 밖에서 줄 필요가 없고, 완전하게 아날로그 전압을 공급할 필요가 없고, 보다 저소비 전력의 베리파이 판독 동작이 가능하다.

3 : 제3의 실시예

제1의 실시예에서는 하나의 센스 앰플리파이어에 대해 하나의 메모리 블록이 접속되어 있지만, 센스 앰플리파이어에 접속되는 메모리 블록을 미리 준비된 많은 메모리 블록으로부터 임의로 선택할 수 있다면, 보다 범용성이 높아지고, 리드 전압이 미세한 제어도 가능해진다.

본 실시예에서는 이와 같은 범용성이 높고, 보다 미세한 전압 설정이 가능한 메모리 셀 어레이 구조를 제안한다.

도 22에, 제3의 실시예에 관한 메모리 셀 어레이의 구성과, 센스 앰플리파이어와 메모리 블록과의 접속 관계를 도시한다.

본 실시예에서는 하나의 공유 비트선에 복수의 메모리 블록을 병렬 접속한 구성을 갖는다. 이와 같이 복수의 메모리 블록이 병렬 접속된 공유 비트선을 이하, 글로벌 비트선(GBL)이라고 부르고, 각 블록 내의 비트선을 로컬 비트선(LBL)이라고 부른다.

제3의 실시예에서는 N행, 4열의 메모리 셀 어레이를 갖는 메모리 블록에서, 글로벌 비트선(GBL)과 로컬 비트선(LBL<3:0>)을 공통선 분리 스위치부(6B)의 분리 스위치(61<3:0>)로 선택 가능한 구성으로 되어 있다. 로컬 비트선(LBL<3:0>)은 방전 스위치부(6C)의 방전 스위치(62<3:0>)에 의해 방전 선택이 가능하게 되어 있다.

본 실시예에서는 도 22에 도시하는 바와 같이 이와 같은 구성의 메모리 블록을 (K-1)개, 같은 글로벌 비트선(GBL)에 병렬 접속하고 있다. 여기서 M개의 메모리 블록에는 참조 부호 1_0, 1_1, … 1_(K-1), 1_K를 붙이고 있다.

이와 같은 비트선 계층 구조의 설계에 있어서, 각 블록의 메모리 행 수(N), 메모리 열의 수(M), 및 메모리 블록 수(K)는 임의로 선정할 수 있다.

글로벌 비트선(GBL)에 접속된 센스 앰플리파이어(SA)(7)는 도 5와 같은 싱글 엔드형의 센스 앰플리파이어이고, 참조 노드에 외부로부터 참조 전위(VREF)를 줄 필요가 있다.

글로벌 비트선(GBL)에는 도 5의 공통 비트선(CBL0)과 마찬가지로, 반전 BL 프리차지 신호(/BLPRE)에 의해 제어되는 프리차지 트랜지스터(71)가 접속되어 있다.

도 23에, 리드 전압 설정을 전 블록의 임의의 로컬 비트선에 대해 행하고, 판독 대상은 메모리 블록(1_0)의 워드선(WL_0<0>)으로 하는 경우의 동작 파형도를 도시한다.

도 23A의 시간(T1)에서, 글로벌 비트선(GBL)에 전원 전압(Vdd)을 프리차지한다. 이 때, 모든 메모리 블록의 모든 로컬 비트선은 글로벌 비트선(GBL)과 비접속이다. 이 때문에, 전원 전압(Vdd)은 글로벌 비트선(GBL)만 프리차지된다. 각 로컬 비트선(LBL)은 미리 방전되어 기준 전압(Vss)이 설정되어 있다.

도 23B의 시간(T2)에서, 메모리 블록(1_0)의 로컬 비트선(LBL_0<0>)을 포함하는 임의 수의 로컬 비트선을 선택한다. 보다 상세하게는 판독 대상의 YSW_0<0>에 의해 제어되는 로컬 비트선(LBL_0<0>)에 더하여, 같은 블록 내의 YSW_0<3:1>, 다른 블록 내의 YSW_i<3:0>(i=1 내지 M)의 중으로부터 임의 개수의 칼럼 선택 신호를 활성화하여, 대응하는 임의 개수의 로컬 비트선을 선택한다.

이 선택에 의해, 프리차지 전하를 선택한 임의 개수의 로컬 비트선에 방전함에 의해 차지 셰어를 행한다. 이에 의해 선택된 로컬 비트선에 소정의 크기의 리드 전압(VR)이 설정된다.

차지 셰어 후의 로컬 비트선(LBL)의 전압은 프리차지시의 전압으로부터 감쇠하고, 배선 용량의 비로 정해지는 소정의 값으로 설정된다.

감쇠 후에 얻어지는 리드 전압(VR)은 이하의 식(2)에 의해 표시된다.

VR=Vdd×Cgbl/(Cgbl+Clbl×Nvss) … (2)

식(2)에서, 글로벌 비트선(GBL)의 용량을 Cgbl, 각 로컬 비트선(LBL)의 용량을 Clbl에 의해 표시한다. 또한, Vss 방전에 의한 전하 리셋 후에 차지 셰어되는 비트선 수를 Nvss에 의해 표시한다.

그 후, 칼럼 선택 신호(YSW_0<0>)로 선택되는 로컬 비트선(LBL_0<0>)에 접속하는 메모리 셀에 대해, 그 가변 저항 소자(Re)의 저항치를 판독한다.

구체적으로는 도 23의 시간(T3)에서, 칼럼 선택 신호(YSW_0<0>) 이외의 모든 칼럼 선택 신호를 비활성의 L레벨로 한다. 그러면, 로컬 비트선(LBL_0<0>) 이외의 모든 로컬 비트선이 글로벌 비트선(GBL)과 비접속이 된다.

시간(T3)에서는 메모리 블록(1_0) 내의 워드선(WL_0<0>)만 H레벨로 상승한다. 이에 의해, 워드선(WL_0<0>)에 접속된 메모리 셀의 가변 저항 소자(Re)가 LRS나 HRS에 응한 속도로, 셀 전류의 방전이 이루어진다.

제1의 실시예와 마찬가지로 하여, 싱글 엔드형의 센스 앰플리파이어(SA)(7)를 기동하고, 방전중의 로컬 비트선(LBL) 전위를 글로벌 비트선(GBL)을 통하여 전압 센스한다.

본 실시예에서는 글로벌 비트선(GBL)의 용량이 각 로컬 비트선의 용량보다 현격하게 크기 때문에, 프리차지를 글로벌 비트선(GBL) 만으로 대해 행하였다. 단, 또한 프리차지 전하량을 크게 하고 싶은 경우는 임의 수의 로컬 비트선을 프리차지 대상에 더하여도 좋다.

본 실시예에서는 도 22와 같이 차지 셰어 가능한 로컬 비트선 수가 매우 많기 때문에, 상기 식(2)에 따라 미세한 스텝으로 임의의 참조 전위(VREF)의 설정이 가능하다.

4 : 제4의 실시예

본 실시예에서는 제3의 실시예에 나타내는 계층 비트선(BL) 구성에서, 차동 판독 가능한 구성을 제안한다.

도 24에, 저항 변화형 메모리 디바이스(예를 들면 IC 칩)의 블록 구성도를 도시한다.

메모리 블록이 K개 존재하는 것은 도 22에 도시하는 제3의 실시예와 같고, 각 메모리 블록 내에 참조 셀(MCr)로 구성된 셀 행(리퍼런스부(1R))을 갖는 점에서는 도 17에 도시하는 제2의 실시예와 공통된다.

메모리 셀 어레이 구조가 도 22 및 도 17과 다른 점으로서, K개의 메모리 블록에서, 홀수 블록에 접속한 글로벌 비트선(GBL0)과, 짝수 블록에 접속한 글로벌 비트선(GBL1)을 2개 마련하고 있다.

글로벌 비트선(GBL0과 GBL1)은 도 17의 공통 비트선(CBL0과 CBL1)에 대응하고 있고, 한쪽이 판독 대상측의 메모리 셀에 접속되어 있을 때에, 다른쪽이 참조 셀(MCr)에 접속되는 제어가 행하여진다. 즉, 본 실시예에서는 도 17의 공통 비트선(CBL0과 CBL1)을 계층화하여, 각 공통 비트선에 (K/2)개의 동일한 개수의 메모리 블록을 병렬 접속한 구성을 채택한다.

도 24에서, 로우 구동 회로(4) 내에 블록 선택을 위한 블록 디코더(40)가 추가되어 있다.

블록 디코더(40)는 예를 들면 도 6의 구성의 어드레스 비트(X0, X1)에 대신하여, 블록 선택을 위한 어드레스 비트(X2, X3)를 입력하고, 인버터(INV4 내지 INV7)의 출력으로부터, 블록 선택 신호를 얻는 구성으로 실현할 수 있다. 블록 선택 신호는 각 블록에 대응한 WL 드라이버 유닛(4A)과 CSW 드라이버 유닛(6A)에 공급된다.

도 25에, 제4의 실시예에서의 동작례의 동작 파형도를 도시한다.

이 동작례에서는 시간(T1)에서, 글로벌 비트선(GBL0과 GBL1)에 전원 전압(Vdd)을 프리차지한다.

다음에, 홀수 블록의 최초의 메모리 블록(1_0)의 로컬 비트선(LBL<0>)을 포함하는 임의의 로컬 비트선에 프리차지 전하를 방전하여, 차지 셰어를 행한다. 도 25(시원)에서는 짝수 블록의 최초의 메모리 블록(1_1)의 로컬 비트선(LBL<0>)과, 메모리 블록(1_0)의 로컬 비트선(LBL<0>)은 차지 셰어의 대상으로 하지만, 그 이외는 임의이다.

이 차지 셰어하는 로컬 비트선은 어느 메모리 블록으로부터 선택하는지는 임의이고, 또한 각 블록 내에서 선택하는 개수도 임의이다.

차지 셰어하는 로컬 비트선의 개수에 응한 배선 용량의 크기에 의해 식(2)와 같이 리드 전압(VR)이 규정된다.

여기서는 메모리 블록(1_0)의 로컬 LBL<0>을 데이터의 판독 대상, 메모리 블록(1_1)의 참조 셀(MCr)을 참조 전위의 판독 대상으로 하기 위해, 도 25G와 도 25H와 같이 2개의 워드선 전위를 활성화한다.

이에 의해, 동적으로 강하하는 참조 메모리 셀이 접속된 글로벌 비트선(GBL1)의 전위를 기준으로, 글로벌 비트선(GBL0)으로부터 판독된 HRS 또는 LRS의 메모리 셀에서, 그 방전 도중의 전압 레벨이 차동 센스된다.

참조 셀의 선택의 방법, 차지 셰어하는 로컬 비트선의 위치와 수는 임의이고, 또한, 프리차지 대상에 임의 수의 로컬 비트선을 더하여도 상관없다.

본 실시예에 의하면, 차동 센스에 의한 안정된 동작을 미세하고 조정 폭이 넓은 리드 전압(VR)의 설정을 수반하여 실행할 수 있다. 이 때문에, 가변 저항 소자(Re)의 저항치에 경시 변화가 있어도, 그 변화에 적합하게 리드 전압(VR)을 미세하게 조정하면서, 고속으로 확실한 판독이 가능해진다.

5 : 제5의 실시예

도 26에, 제5의 실시예에 관한 메모리 셀 어레이 구성을 도시한다.

도 26이 도 24에 도시하는 제4의 실시예의 어레이 구성과 다른 것은 각 메모리 블록 내에서 리퍼런스부(1)가 생략되어 있는 것이다.

본 실시예에서는 참조 셀(MCr)에 의한 메모리 셀에 추종시킨 동적인 참조 전위 변화는 가능하지 않다.

본 실시예에서는 HRS의 레벨과 LRS의 레벨의 사이에 참조 전위 레벨을 제어하기 위해, 외부로부터의 아날로그 전압이 아니라 차지 셰어에 의해 생성한 참조 전압을 이용한다.

도 27에, 본 실시예에서의 한 동작례의 동작 파형을 도시한다.

본 실시예에서는 도 27B의 칼럼 선택 신호(YSW_0<0>)에 대응한, 판독 대상의 로컬 비트선(LBL<0>)은 리드 전압(VR)을 설정할 필요로부터 차지 셰어의 대상이다. 단, 그 이외의 로컬 비트선은 임의로 차지 셰어의 대상으로 선택할 수 있다.

이 경우, 글로벌 비트선(GBL0)에 접속되는 로컬 비트선의 개수로 리드 전압(VR)의 전위가 결정되고, 글로벌 비트선(GBL1)에 접속되는 로컬 비트선의 개수로 참조 전위(VREF)의 크기가 정해진다.

도 27H와 같이 참조 전위(VREF)를 리드 전압(VR)보다 낮은 적정한 레벨로 설정하여, 싱글 엔드형의 센스 앰플리파이어(SA)(7)에 의해 전압 센스를 행한다.

본 실시예의 방식은 참조 셀을 이용한 방식에 비하여 셀 특성 등의 편차의 영향은 크지만, 참조 셀을 각 블록에 마련할 필요가 없고, 그 만큼, 비트 비용을 내리는 것을 할 수 있다. 또한, 셀 어레이의 외부에서 생성한 아날로그 전압이 필요 없기 때문에, 그 만큼, 저소비 전력이다.

6 : 변형례

이상의 제1부터 제5의 실시예에서는 워드선(WL)의 트리거(활성화)로 방전 시작의 타이밍을 정하고 있다.

단, 그 필요는 반드시는 아니고, 칼럼 선택 신호(YSW)의 활성화를 트리거로 하여 방전 시작의 타이밍을 정할 수 있다.

이 방전 시작 방식을 제3의 실시예(도 23)에 적용한 때의 변형 예의 동작 파형도를 도 28에 도시한다.

도 28에서는 예를 들면 글로벌 비트선(GBL)의 프리차지 타이밍과 같은 시기에, 판독 대상의 메모리 셀이 접속된 워드선, 여기서는 워드선(WL_0<0>)의 전위를 상승시켜 둔다. 이 단계에서는 로컬 비트선과 소스선에 전위차가 없기 때문에, 메모리 셀의 판독시의 방전은 시작되지 않는다.

그 후, 시간(T2)에서, 판독 대상의 로컬 비트선 이외의 로컬 비트선에서 1회째의 차지 셰어를 행한다. 이 단계에서는 리드 전압(VR)의 최종 전위는 확정되지 않는다.

다음에, 시간(T3)에서, 1회째의 차지 셰어 후의 전하를 판독 대상의 비트선과 셰어한다. 그러면, 1개의 로컬 비트선에 대한 방전에 의해 리드 전압(VR)이 더욱 내려감과 함께, 메모리 셀에 판독시의 셀 전류가 흐른다.

최종적인 리드 전압(VR)의 값은 1회째의 차지 셰어로 정해지는 전위보다 낮아지지만, 그 저하 폭은 미리 크기가 예상되기 때문에, 그 저하 폭을 내다보고 1회째의 차지 셰어를 행하는 로컬 비트선 수를 정하면 좋다.

워드선 트리거의 베리파이의 경우는 일반적으로 워드선이 하층 배선, 예를 들면 폴리실리콘층에서 규정되고 배치 밀도가 높기 때문에, 워드선 변화의 시정수가 크고, 방전 베리파이의 지연이나, 방전 베리파이의 어드레스 의존이 발생하는 일이 있다. 방전 베리파이의 어드레스 의존이란, 메모리 셀 어레이의 장소에 의해 워드선 전위 변화의 지연의 영향이 크게 나와, 방전 속도가 달라지는 현상이다.

본 실시예에서는 칼럼 선택 신호(YSW)의 트리거에 방전 시작의 타이밍을 변경함으로써, 워드선 트리거의 경우보다 신속하게 어레이 내에서 균일한 베리파이시의 방전이 가능해진다.

Claims

가변 저항 변화형 메모리 디바이스에 있어서,
인가 전압 방향에 응하여 저항치가 변화하는 기억 소자와 액세스 트랜지스터를 비트선과 소스선의 사이에 직렬 접속시키고 있는 메모리 셀이 복수 배치된 메모리 셀 어레이와,
판독 대상인 상기 메모리 셀이 접속된 선택 비트선에 대해, 상기 기억 소자의 저항치를 판독할 때의 리드 전압을 공급할 때에, 복수의 비트선을 공통 접속하는 임의 수의 공통선과 임의 수의 비트선의 적어도 한쪽을 프리차지하고, 상기 선택 비트선을 포함하는 임의 개수의 비트선에 프리차지 전하를 방전시켜서 전하 공유를 행함에 의해, 상기 리드 전압을 상기 선택 비트선에 설정하는 전압 공급 회로를 갖는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
제1항에 있어서,
상기 전압 공급 회로는,
상기 공통선, 또는 상기 공통선에 접속된 임의 개수의 비트선을 프리차지하는 프리차지부와,
상기 공통선과 각 비트선 사이의 접속을 제어하는 스위치군과,
상기 스위치군을 제어하여, 상기 프리차지부에 의한 프리차지된 전하를 다른 적어도 1개의 비트선에 방전하여 전하 공유시켜서, 상기 리드 전압의 값을 설정하는 스위치 제어부와,
상기 공통선의 전위를 센스하는 센스 앰플리파이어를 갖는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
제2항에 있어서,
행렬 배치된 복수의 상기 메모리 셀을 갖는 메모리 블록이 상기 공통선에 복수 접속되고,
각 메모리 블록 내의 비트선이 상기 공통선에 대해 계층화되어 있고,
상기 센스 앰플리파이어에 대해, 상기 비트선이 계층화된 상기 공통선이 복수 접속되어 있는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
제3항에 있어서,
상기 센스 앰플리파이어는 하나의 메모리 블록으로부터 공통선을 통하여 입력한 전위를 기준으로 취하고,
다른 메모리 블록으로부터 다른 공통선을 통하여 입력한 비트선 전위의 대소를 센스(sensing)하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
제4항에 있어서,
상기 메모리 블록은 비트선마다 접속된 참조 메모리 셀을 포함하여 구성되고,
상기 센스 앰플리파이어는 상기 참조 메모리 셀에 접속된 공통선의 전위를 기준으로 하여, 상기 선택 비트선의 전위 변화의 대소를 차동 센스하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
제5항에 있어서,
상기 스위치 제어부는 메모리 셀과 상기 선택 비트선과의 접속을 제어하는 워드선이 선택되는 상태에서, 상기 선택 비트선 이외의 임의 수의 비트선에 상기 전하 공유를 실행하고, 상기 스위치군을 제어하고, 상기 임의 수의 비트선에 공유된 전하의 일부를 상기 선택 비트선에 방전함에 의해, 상기 리드 전압을 상기 선택 비트선에 주어서 상기 셀 전류에 의한 메모리 셀의 방전을 시작하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
제6항에 있어서,
상기 센스 앰플리파이어는 비트선 전위가 변화 후의 전위 진폭을 더욱 증폭할 때에, 상기 비트선이 접속된 공통선을 센스 노드로부터 부하 분리하는 부하 분리 스위치를 포함하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
제4항에 있어서,
상기 센스 앰플리파이어는 하나의 상기 메모리 블록의 상기 전하 공유에 의해 설정된 상기 리드 전압을 기준으로, 다른 상기 메모리 블록 내에서의 상기 선택 비트선의 전위 변화의 대소를 전압 센스하는 싱글 엔드형의 센스 앰플리파이어인 것을 특징으로 하는 저항 변화형 메모리 디바이스.
제4항에 있어서,
상기 센스 앰플리파이어는 외부로부터 입력하고, 또는 내부 생성된 참조 전위를 입력하고, 상기 참조 전위를 기준으로, 상기 선택 비트선의 전위 변화의 대소를 전압 센스하는 싱글 엔드형의 센스 앰플리파이어인 것을 특징으로 하는 저항 변화형 메모리 디바이스.
제2항에 있어서,
상기 스위치 제어부는 상기 공통선에 접속된 복수의 비트선에서, 판독 대상의 메모리 셀이 접속된 비트선의 선택과, 상기 전하 공유하는 비트선의 선택을 행하는 것을 특징으로 하는 저항 변화형 메모리 디바이스.
제1항에 있어서,
상기 메모리 셀은 2개의 전극 사이에,
도전성 이온의 공급층과,
상기 도전성 이온의 공급층에 접하고, 상기 2개의 전극 사이의 인가 전압 방향에 응하여, 상기 도전성 이온의 공급층으로부터 상기 도전성 이온이 주입되고, 또는 주입된 도전성 이온이 상기 공급층에 되돌아오는 저항 변화층을 갖는 저항 변화형 메모리 셀을 갖는 것을 특징으로 하는 저항 변화형 메모리 디바이스.