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JP5359798B2 - メモリデバイスおよびその読み出し方法 - Google Patents

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Description

本発明は、２つの電極間の電荷放電速度が、記憶された情報の論理に応じて異なる記憶素子を有するメモリデバイスと、その読み出し方法に関する。
ビット線にプリチャージ電圧を印加し、その放電速度の違いを読み出す不揮発性メモリデバイスが知られている。
かかる読み出し方法が適用可能な不揮発性半導体メモリデバイスの代表的なものとして、（フラッシュ）ＥＥＰＲＯＭが存在する。
一方で、ＦＧ型の（フラッシュ）ＥＥＰＲＯＭを置き換えるために、データ書き換えが高速な不揮発性メモリデバイスとして、抵抗変化型メモリデバイスが注目されている。
抵抗変化型メモリデバイスとして、記憶素子内の導電膜に導電性イオンを入出力させたときの抵抗変化を記憶状態に対応させる、いわゆるＲｅＲＡＭが知られている（例えば、非特許文献１参照）。
ＲｅＲＡＭの書き換え特性、保持特性等の信頼性を保証するため、更には多値メモリへの応用のため、一般的なフラッシュメモリ等と同様、書き込み、消去時にヴェリファイ読み出しする方式が検討されている（例えば、特許文献１〜３参照）。
一般的なフラッシュメモリのヴェリファイ読み出し時の電流制御は、読み出し電流（センス電流）をほぼ一定にするため、メモリトランジスタのゲート電位を変えることによって、異なる閾値をヴェリファイする。この動作方式のメリットは動作電流が一定であるため、センスタイミング、センスノードの負荷等がヴェリファイする閾値にほとんど依存しない点である。
ところで、メモリセルの動作に応答したタイミングで制御信号を発生するために、メモリセルに模したレプリカセルを利用する技術が知られている（特許文献４,５、非特許文献２参照）。
これら文献は、レプリカセルに基づくタイミング制御を用いた、ＥＣＣ回路のコード書き込みの高速化や低消費電力化に関する。
特開２００９−２６３６４号公報 特開２００２−２６０３７７号公報 特開２００５−５１０００５号公報 特許第４０４４５３８号公報 米国特許第６,０６１,２８６号明細書
K. Aratani, etc. "A Novel Resistance Memory with High Scalability and Nanosecond Switching", Technical Digest IEDM 2007, pp.783-786 T. Suzuki, etc. "0.3 to 1.5V Embedded SRAM with Device-Flnctuation-T0lerant Access-Control and Cosmic-Ray-Immune Hidden-ECC Scheme", ISSCC 2005/SESSION 26/STATIC MEMORY/26.6, IEEE 2005
しかし、ＲｅＲＡＭにはフラッシュメモリとは違う制約がある。
ＲｅＲＡＭの記憶素子は２端子しかない。つまり、フラッシュメモリでいうソース端子、ドレイン端子と同様に電流が流れる２端子のみでゲート端子がない。ここで、ヴェリファイ時に異なる抵抗値を読み出す場合、読み出し時にＲｅＲＡＭに印加するプリチャージ電圧（＝ＶＲ）を一定、ＲｅＲＡＭの記憶素子の抵抗（セル抵抗）をＲｃｅｌｌとする。すると、読み出し電流は（ＶＲ／Ｒｃｅｌｌ）となる。これはセル抵抗Ｒｃｅｌｌが変われば読み出し電流が変わることを意味する。
ＲｅＲＡＭの場合、セル抵抗Ｒｃｅｌｌは記憶情報の論理に応じて数桁異なるので、以上の理由から、高速にヴェリファイ読み出しを行おうとすると、以下のようにセンスタイミングの制御が不可欠になる。
具体的に、ビット線電位（以下、ＢＬ電位）を記憶素子による放電によって低下させてヴェリファイ読み出しする際に、センスする抵抗が高抵抗である場合は、消去ヴェリファイ時のＢＬ電位の放電が低速であるため、センスタイミングを遅くする必要がある。一方、センスする抵抗が低抵抗の場合は、書き込みヴェリファイ時のＢＬ電位の放電が高速であるため、センスタイミングを早くする必要がある。この書き込みヴェリファイ時にセンスタイミングが遅くなるとＢＬ電荷が消失してしまい正常なセンス動作ができなくなってしまう。
このように読み出そうとする情報の論理に応じて最適なセンスタイミングが異なることは、ＲｅＲＡＭに限らない。つまり、メモリトランジスタのゲート電圧制御を行わないで、ダイナミック放電読み出しでセル電流の大小を読み出す方式であるならば、フラッシュＥＥＰＲＯＭなど、抵抗変化型メモリ以外の不揮発性メモリデバイスでも、最適なセンスタイミングのずれが生じる。
以下、このようなプリチャージ電荷の放電速度を、放電電流をほぼ一定とするように（トランジスタゲート電圧等で）規制しないで、そのまま読み出す方法を、“ダイナミック放電読み出し”と呼ぶ。
ダイナミック放電読み出しの場合、最適なセンスタイミングの制御をセンスアンプの起動タイミングを制御する回路に委ねると、制御回路の複雑化をもたらす。
本発明は、いわゆるダイナミック放電読み出しを行う不揮発性メモリにおいて、誤判定しないセンスタイミングを発生することが可能な構成を含むメモリデバイスと、その読み出し方法を提供するものである。
本発明に関わるメモリデバイスは、記憶素子と、センスアンプと、レプリカ回路とを有する。
前記記憶素子は、その２つの電極間の電荷放電速度が、記憶された情報の論理に応じて異なる。
前記センスアンプは、前記記憶素子の一方の電極が接続された配線が放電されたときの放電電位を参照電位と比較することにより、前記情報の論理を検出する。
前記レプリカ回路は、前記記憶素子を模したレプリカ素子を具備し、前記記憶素子と同時に放電が開始されるレプリカ素子で生じる放電電位が閾値以下となるタイミングと、前記放電開始から一定時間が経過するタイミングの何れか早いタイミングで前記センスアンプを起動する。
上記構成によれば、レプリカ素子が記憶素子を模したものであるため、その放電速度が近似する。また、レプリカ素子の放電速度に応じて、記憶素子の論理を検出するセンスアンプのセンスタイミングを制御する。そのため、レプリカ素子と記憶素子を同時放電するとした場合、記憶素子の放電速度の違いに応じて、放電速度が速い場合はセンスタイミングも早くなり、放電速度が遅い場合にはセンスタイミングもそれだけ遅れる。つまり、センスタイミングが放電速度に応じて自動調整される。
本発明に関わるメモリデバイスの読み出し方法は、２つの電極間の電荷放電速度が、記憶された情報の論理に応じて異なる記憶素子に対する前記情報の読み出し時に、前記記憶素子の放電電位のセンスタイミングを、前記記憶素子を模したレプリカ素子を前記記憶素子と同時に放電開始させたときの当該レプリカ素子の放電電位が閾値以下となるタイミングと、前記放電開始から一定時間が経過するタイミングの何れか早いタイミングに制御する。
本発明によれば、いわゆるダイナミック放電読み出しを行う不揮発性メモリにおいて、誤判定しないセンスタイミングを発生することが可能な構成を含むメモリデバイスと、その読み出し方法を提供することができる。
実施形態ならびに変形例に共通なメモリセルの等価回路図である。 隣接する２つのメモリセル部分のデバイス断面構造図である。 可変セル抵抗（記憶素子）の断面と動作を示す図である。 実施形態に共通なＩＣチップ（メモリデバイス）のブロック図である。 Ｘセレクタの回路図である。 Ｙセレクタの回路図である。 ＷＬドライバユニット２つ分の回路図である。 ＣＳＷドライバユニットの回路図である。 第１の実施形態に関わるレプリカ系回路の構成例をメモリカラムとともに示す回路図である。 第１の実施形態における低抵抗読み出し時の動作波形図である。 第１の実施形態における高抵抗読み出し時の動作波形図である。 遅延量と放電検出基準電圧との関係を示す計算により求めた放電特性図である。 第２の実施形態に関わるレプリカ系回路の構成例をメモリカラムとともに示す回路図である。 第１および第２の実施形態で用い得る差動アンプ例を示す回路図である。 変形例に関わる簡易的な放電検出回路例の回路図である。
本発明の実施形態を、ＲｅＲＡＭを例として、以下の順で図面を参照して説明する。
１．第１の実施の形態：定電流放電を行うメモリカラム回路とレプリカ回路の例。
２．第２の実施の形態：定電流放電と電荷移送（電圧クランプカットオフ動作）を行うメモリカラム回路とレプリカ回路の例。
３．変形例：発明の適用効果が大きい簡易な放電検出回路例等。
＜１．第１の実施の形態＞
図１（Ａ）と図１（Ｂ）に、本発明の実施の形態に共通なメモリセルの等価回路図を示す。なお、図１（Ａ）は書き込み電流Ｉｗ、図１（Ｂ）は消去電流Ｉｅについて、その向きを示すが、メモリセル構成自体は両図で共通する。
図１に図解するメモリセルＭＣは、“記憶素子”としての１つのメモリセル抵抗Ｒｃｅｌｌと、１つのアクセストランジスタＡＴとを有する。
メモリセル抵抗Ｒｃｅｌｌの一端がプレート線ＰＬに接続され、他端がアクセストランジスタＡＴのソースに接続され、アクセストランジスタＡＴのドレインがビット線ＢＬに、ゲートが“アクセス線”としてのワード線ＷＬに、それぞれ接続されている。
なお、ビット線ＢＬとプレート線ＰＬが図１では直交しているが、ビット線ＢＬとプレート線ＰＬを平行に配置してもよい。
図２に、隣接する２つのメモリセルＭＣに対応する部分のデバイス構造を示す。図２は模式断面図であり、斜線を付していない。また、特に言及しない図２の空白部分は絶縁膜で充填され、あるいは他の部分（の一部）を構成する。
図２に図解されているメモリセルＭＣにおいて、そのアクセストランジスタＡＴが半導体基板１００に形成されている。
より詳細には、アクセストランジスタＡＴのソースＳとドレインＤとなる２つの不純物領域が半導体基板１００に形成され、その間の基板領域上にゲート絶縁膜を介在させてポリシリコン等からなるゲート電極が形成されている。ここではゲート電極がワード線ＷＬ１またはＷＬ２を構成する。
ドレインＤは２つのメモリセルＭＣで共有され、第１配線層（１Ｍ）により形成されたビット線ＢＬに接続されている。
ソースＳ上に、プラグ１０４とランディングパッド１０５（配線層から形成）とが繰り返し積み上げられ、その上にメモリセル抵抗Ｒｃｅｌｌが形成されている。メモリセル抵抗Ｒｃｅｌｌを多層配線構造の何層目に形成するかは任意であるが、ここではおおよそ４〜５層目にメモリセル抵抗Ｒｃｅｌｌが形成されている。
メモリセル抵抗Ｒｃｅｌｌは、下部電極１０１と、プレート線ＰＬとなる上部電極との間に、絶縁体膜１０２と導体膜１０３を持つ膜構成（積層体）になっている。
絶縁体膜１０２の材料としては、例えば、ＳｉＮ,ＳｉＯ２,Ｇｄ２Ｏ３等が挙げられる。
導体膜１０３の材料としては、例えば、Ｃｕ,Ａｇ,Ｚｒから選ばれる１つ以上の金属元素を含有する金属膜、合金膜（例えばＣｕＴｅ合金膜）、金属化合物膜等が挙げられる。なお、イオン化しやすい性質を有するならば、Ｃｕ,Ａｇ,Ｚｒ以外の金属元素を用いてもよい。また、Ｃｕ,Ａｇ,Ｚｒの少なくとも一つと組み合わされる元素は、Ｓ,Ｓｅ,Ｔｅのうちの少なくとも一つの元素であることが望ましい。導体膜１０３は、“イオン供給層”として形成されている。
図３に、メモリセル抵抗Ｒｃｅｌｌの拡大図に、電流の向きおよび印加電圧値の例を添えて示す。
図３は、一例として、絶縁体膜１０２がＳｉＯ２から形成され、導体膜１０３がＣｕＴｅ合金ベースの合金化合物（Cu−Te based）から形成されている場合を示している。
図３（Ａ）では、絶縁体膜１０２側を陰極側、導体膜１０３側を正極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、ビット線ＢＬを０[Ｖ]で接地し、プレート線ＰＬに、例えば＋３[Ｖ]を印加する。
すると、導体膜１０３に含まれるＣｕ,Ａｇ,Ｚｒが、イオン化して陰極側に引き寄せられる性質を持つようになる。これら金属の導電性イオンが絶縁体膜１０２に注入される。そのため、絶縁体膜１０２の絶縁性が低下し、その低下とともに導電性を持つようになる。その結果、図３（Ａ）に示す向きの書き込み電流Ｉｗが流れる。この動作を書き込み（動作）またはセット（動作）という。
これとは逆に図３（Ｂ）では、絶縁体膜１０２側を正極側、導体膜１０３側を負極側とする電圧を下部電極１０１と上部電極（プレート線ＰＬ）とに印加する。例えば、プレート線ＰＬを０[Ｖ]で接地し、ビット線ＢＬに、例えば＋１.７[Ｖ]を印加する。
すると、絶縁体膜１０２に注入されていた導電性イオンが導体膜１０３に戻され、書き込み前の抵抗値が高い状態にリセットされる。この動作を消去（動作）またはリセット（動作）という。リセットでは、図３（Ｂ）に示す向きの消去電流Ｉｅが流れる。
なお、以下、セットは“導電性イオンを絶縁体膜に十分注入すること”を言い、リセットは“導電性イオンを絶縁体膜から十分に引き抜くこと”をいう。
これに対し、どの状態（セットまたはリセット）をデータの書き込み状態とし、消去状態とするかは、任意に定義される。
以下の説明では、絶縁体膜１０２の絶縁性が低下してメモリセル抵抗Ｒｃｅｌｌ全体の抵抗値が十分なレベルまで下がった場合をデータの“書き込み”（セット）に対応させる。逆に、絶縁体膜１０２の絶縁性が本来の初期状態に戻されメモリセル抵抗Ｒｃｅｌｌ全体の抵抗値が十分なレベルまで上がった場合をデータの“消去”（リセット）に対応させる。
ここで、図１に示すメモリセル抵抗Ｒｃｅｌｌの回路シンボルの矢印は、通常、セット時（ここでは書き込み時）の電流と同じ向きとなっている。
上述したセットとリセットを繰り返すことにより、メモリセル抵抗Ｒｃｅｌｌの抵抗値を、高抵抗状態と低抵抗状態との間で可逆的に変化させる２値メモリが実現される。しかも、メモリセル抵抗Ｒｃｅｌｌは、電圧の印加を止めてもデータは保持されるため不揮発性メモリとして機能する。
なお、セット時に実際には、絶縁体膜１０２中の金属イオンの量によって、絶縁体膜１０２の抵抗値が変化していることから、絶縁体膜１０２を、データが記憶され保持される“記憶層”とみなすことができる。
このメモリセル抵抗Ｒｃｅｌｌを用いてメモリセルを構成し、メモリセルを多数設けることにより、抵抗変化型メモリのメモリセルアレイを構成することができる。抵抗変化型メモリは、このメモリセルアレイと、その駆動回路（周辺回路）とから構成される。
［ＩＣチップ構成］
図４に、ＩＣチップのブロック図を示す。
図解されている半導体メモリデバイスは、図１〜図３に示すメモリセルＭＣをマトリクス状に行（ロウ）方向に（Ｍ＋１）個、列（カラム）方向に（Ｎ＋１）個、配置しているメモリセルアレイ１を有する。半導体メモリデバイスは、メモリセルアレイ１と、その周辺回路を同一半導体チップに集積化したものである。ここで“Ｎ”と“Ｍ”は比較的大きな自然数であり、その具体的値は任意に設定される。
メモリセルアレイ１において、ロウ方向に並ぶ（Ｍ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのゲート同士をそれぞれ共通接続する（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞が、カラム方向に所定間隔で配置されている。また、カラム方向に並ぶ（Ｎ＋１）個のメモリセルＭＣでアクセストランジスタＡＴのドレイン同士をそれぞれ共通接続する（Ｍ＋１）本のビット線ＢＬ＜０＞〜ＢＬ＜Ｍ＞が、ロウ方向に所定間隔で配置されている。
メモリセル抵抗ＲｃｅｌｌのアクセストランジスタＡＴと反対側のノードをロウ方向に共通接続するプレート線ＰＬが（Ｎ＋１）本、カラム方向に所定間隔で配置されている。（Ｎ＋１）本のプレート線ＰＬは、その一方端が共通化され、メモリセルアレイ１の外部に引き出されている。
なお、プレート線ＰＬはカラム方向に長く配置して、その本数を（Ｍ＋１）本としてもよい。
周辺回路は、図４に示すように、Ｘ（アドレス）デコーダ（X Decoder）２、Ｙ（アドレス）デコーダを兼ねるプリデコーダ（PRE Decoder）３、ＷＬドライバ４、ＳＡＩＯスイッチ７３、ＣＳＷドライバ６を含む。周辺回路は、カラムごとのセンスアンプ（Sense Amp）７、メインアンプ（Main Amp）１５、Ｉ／Ｏバッファ（Input/Output Buffer）９を含む。周辺回路は、書き込み・消去ドライバ（Write・Erase Driver）１０、制御回路１１、プレートドライバ（PLATE Driver）１２、ロジックブロック１６を含む。
なお、電源電圧から各種電圧を発生する回路、クロック信号の発生制御回路等は、図４において図示を省略している。
Ｘデコーダ２は、Ｘセレクタ（不図示）を基本単位として構成されている。Ｘデコーダ２は、プリデコーダ３から入力するＸアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＸセレクト信号Ｘ＿ＳＥＬをＷＬドライバ４に送る回路である。Ｘセレクタの詳細は後述する。
プリデコーダ３は、入力されるアドレス信号（Address）をＸアドレス信号とＹアドレス信号とに分離する。プリデコーダ３は、Ｘアドレス信号Ｘ＿ＳＥＬをＸデコーダ２に送り、Ｙアドレス信号をＹデコード部によりデコードする。
プリデコーダ３のＹデコード部は、Ｙセレクタ（不図示）を基本単位として構成されている。プリデコーダ３は、入力するＹアドレス信号をデコードし、そのデコードの結果に基づいて、選択されたＹセレクト信号Ｙ＿ＳＥＬをＣＳＷドライバ６に送る回路である。Ｙセレクタの詳細は後述する。
ＷＬドライバ４は、ワード線ＷＬごとのＷＬドライバユニット（不図示）を（Ｎ＋１）個含む。各ＷＬドライバユニットの出力に、（Ｎ＋１）本のワード線ＷＬ＜０＞〜ＷＬ＜Ｎ＞のうち、対応する１本のワード線が接続されている。Ｘデコーダ２から入力されるＸセレクト信号Ｘ＿ＳＥＬに応じて、ＷＬドライバユニットの１つが選択される。ＷＬドライバユニットは、選択されたときに、その出力に接続されているワード線ＷＬに所定電圧を印加する回路である。ＷＬドライバユニットの詳細は後述する。
ＣＳＷドライバ６は、ＣＳＷドライバユニットを基本単位として構成されている。ＣＳＷドライバ６は、ＳＡＩＯスイッチ７３を制御するための配線として、カラム選択線ＣＳＬ＜０＞〜ＣＳＬ＜Ｍ＞を駆動する回路である。なお、ＣＳＷドライバユニットの詳細は後述する。
ＳＡＩＯスイッチ７３は、例えば、ＮＭＯＳトランジスタ（ＰＭＯＳトランジスタでも可）単独、あるいは、図４に示すトランスファーゲートで構成される。ここでは各ＳＡＩＯスイッチ７３がセンスアンプ７ごとに、そのセンス入出力線ＳＩＯＬに接続され、これが全部で（Ｍ＋１）個存在する。ＳＡＩＯスイッチ７３によってセンス入出力線ＳＩＯＬと、ローカル入出力線対（ＬＩＯ,／ＬＩＯ）との接続と遮断が制御される。
以下、ＳＡＩＯスイッチ７３を構成する各スイッチが、トランスファーゲートであるとする。
ローカル入出力線対（ＬＩＯ,／ＬＩＯ）に対し、書き込み・消去ドライバ１０およびメインアンプ１５が接続されている。
メインアンプ１５は、センスアンプ７で読み出したメモリセルデータを増幅して、Ｉ／Ｏバッファ９を介して外部のＩ／Ｏバスに排出するための回路である。
書き込み・消去ドライバ１０はＩ／Ｏバッファ９に接続され、外部からのデータをＩ／Ｏバッファ９から入力し、入力データに応じてセンスアンプ７の保持データを変更可能に制御する。
センスアンプ７は、メモリセルアレイ１のビット線対（ＢＬ,／ＢＬ）とＳＡＩＯスイッチ７３との間に接続されている。センスアンプ７は、オン状態のＳＡＩＯスイッチ７３を介してセンス入出力線ＳＩＯＬから入力したビット線ＢＬの電位変化をビット補線（／ＢＬ）の電位と比較する差動センスアンプである。
制御回路１１は、書き込みイネーブル信号ＷＲＴ、消去イネーブル信号ＥＲＳ、データ読み出し信号ＲＤを入力し、これらの３つの信号に基づいて動作する。
制御回路１１には、以下の６つの機能を備える。
（１）読み出しイネーブル信号ＲＤＥおよびプリチャージ信号（／ＰＲＥ）を、センスアンプ７等に与えて、センス動作を制御する機能。なお、後述するが、本実施形態では、読み出しイネーブル信号ＲＤＥはＢＬ放電の開始を指示するのみで、実際のセンス動作（センスアンプの起動）は、読み出しイネーブル信号ＲＤＥを基に動作するレプリカ系回路を介して間接的に制御される。
（２）ＷＬ選択イネーブル信号ＷＬＥをＷＬドライバ４内の個々のＷＬドライバユニットに与えるワード線制御の機能。
（３）ＣＳＷドライバ６を、プリデコーダ３を経由して（または直接）制御し、これによりＳＡＩＯスイッチ７３を個別に導通または非導通とする機能。
（４）書き込みまたは消去時に、書き込み・消去ドライバ１０に書き込みイネーブル信号ＷＲＴ、消去イネーブル信号ＥＲＳを与えて動作電圧の供給を制御する機能。
（５）書き込みまたは消去時に、必要に応じて、プレートドライバ１２に書き込みイネーブル信号ＷＲＴ、消去イネーブル信号ＥＲＳを与えて動作電圧の供給を制御する機能。
（6）ヴェリファイ動作時にロジックブロック１６を制御してインヒビット制御の初期データ設定を行う機能。
なお、制御回路１１により出力される各種制御信号は、符号のみ図４に示し、レベル変化の詳細は後述する。
［レプリカ系回路］
本実施形態では、上記構成に加えてレプリカ動作のための回路が追加されている。
図４に示すように、＜Ｍ＋１＞個のセンスアンプ７と並列に、１つのレプリカセンスアンプ（SArep）７Ｐが設けられている。また、センスアンプ７とレプリカセンスアンプ７Ｐに対し、制御回路１１から、読み出しイネーブル信号ＲＤＥとプリチャージ信号（／ＰＲＥ）が供給される。
このうち読み出しイネーブル信号ＲＤＥは、遅延回路（Delay）７０を通って、遅延出力（ＲＤＥ＿Ｄｅｌａｙ）としてセンスアンプ７に供給可能となっている。
レプリカセンスアンプ７Ｐのセンス対象として、メモリセルアレイ１内にメモリセルＭＣを模したレプリカセルＲｅｐＣが配置されている。
なお、レプリカ系回路ではないが、本実施形態ではセンスアンプ７が差動型を前提とするため、その参照電位を与える参照セルＲＣがメモリセルアレイのカラムごとに設けられている。参照セルＲＣとレプリカセルＲｅｐＣは、どちらも基本的にはメモリセルＭＣを模したものである。但し、後述する他の実施形態のように、レプリカセルＲｅｐＣ側の抵抗値を可変とする場合もあり、この場合は機能的に異なるため、名称を参照セルとレプリカセルで変えている。
本発明における“レプリカ回路”は、レプリカセンスアンプ７Ｐと、レプリカセルＲｅｐＣ内のレプリカ抵抗Ｒｒｅｐとを含んで構成される。
これらのレプリカ系回路や追加されたセルの機能および動作は、後述する。
［制御系回路]
つぎに、Ｘデコーダ２の基本構成であるＸセレクタと、プリデコーダ３のＹダコーダ機能の基本構成であるＹセレクタとを説明する。続いて、ＷＬドライバ４の基本構成であるＷＬドライバユニットを説明する。
図５に、Ｘセレクタ２０の回路例を示す。
図５に図解されているＸセレクタ２０は、初段の４つのインバータＩＮＶ０〜ＩＮＶ３、中段の４つのナンド回路ＮＡＮＤ０〜ＮＡＮＤ３、後段に接続されている他の４つのインバータＩＮＶ４〜ＩＮＶ７から構成されている。
Ｘセレクタ２０は、ＸアドレスビットＸ０,Ｘ１を入力し、そのデコード結果に応じて、Ｘセレクト信号Ｘ＿ＳＥＬ０〜Ｘ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図５は２ビットデコードの例であるが、Ｘデコーダ２は、その入力されるＸアドレス信号のビット数に応じて、図５の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。
図６に、Ｙセレクタ３０の回路例を示す。
図解されているＹセレクタ３０は、初段の４つのインバータＩＮＶ８〜ＩＮＶ１１、中段の４つのナンド回路ＮＡＮＤ４〜ＮＡＮＤ７、後段に接続されている他の４つのインバータＩＮＶ１２〜ＩＮＶ１５から構成されている。
Ｙセレクタ３０は、ＹアドレスビットＹ０,Ｙ１を入力し、そのデコード結果に応じて、Ｙセレクト信号Ｙ＿ＳＥＬ０〜Ｙ＿ＳＥＬ３のいずれかを活性化する（たとえばハイレベルにする）回路である。
図６は２ビットデコードの例であるが、プリデコーダ３は、その入力されるＹアドレス信号のビット数に応じて、図６の構成を拡張または多段展開することで、入力が２ビット以外でも対応可能に実現される。
図７は、ＷＬドライバユニット４Ａの２つ分を示す回路図である。
図解されているＷＬドライバユニット４Ａは、ＷＬドライバ４内にカラム方向のセル数（Ｎ＋１）だけ設けられている。
この（Ｎ＋１）個のＷＬドライバユニット４Ａは、図５に示すＸセレクタ２０等によって選択（活性化）された１つのＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１によって動作する。ＷＬドライバユニット４Ａは、Ｘセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１に応じた１本のワード線ＷＬ＜０＞またはＷＬ＜１＞を活性化する。
図７に図解しているＷＬドライバユニット４Ａは、ナンド回路ＮＡＮＤ８とインバータＩＮＶ１６から構成されている。
ナンド回路ＮＡＮＤ８の一方入力にＷＬ選択イネーブル信号ＷＬＥが入力され、他方入力にＸセレクト信号Ｘ＿ＳＥＬ０またはＸ＿ＳＥＬ１が入力され、ナンド回路ＮＡＮＤ８の出力がインバータＩＮＶ１６の入力に接続されている。インバータＩＮＶ１６の出力に接続されたワード線ＷＬ＜０＞またはＷＬ＜１＞が活性化または非活性となる。
図７に示すＷＬ選択イネーブル信号ＷＬＥは図４の制御回路１１で発生され、ロウデコーダ４に与えられる。
図８に、ＣＳＬドライバユニット６Ａの２つ分の回路例を示す。
図解されているＣＳＬドライバユニット６Ａは、ナンド回路ＮＡＮＤ１２と、その出力に接続されているインバータＩＮＶ２１とからなる。
ナンド回路ＮＡＮＤ１２の一方入力にＢＬＩイネーブル信号ＢＬＩＥが入力され、他方入力に図６に示すＹセレクタ３０により選択（活性化）された１つのＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１が入力される。このＹセレクト信号Ｙ＿ＳＥＬ０またはＹ＿ＳＥＬ１とＢＬＩイネーブル信号ＢＬＩＥがともに活性（ハイレベル）のときに、ナンド回路ＮＡＮＤ１２の出力がローレベルとなる。そのため、インバータＩＮＶ２１の出力に接続されたカラム選択線ＣＳＬ＜０＞またはＣＳＬ＜１＞の電位が活性レベル（本例ではハイレベル）に遷移する。
カラム選択線ＣＳＬ＜０＞またはＣＳＬ＜１＞の電位は、図４に示すように対応するＮＭＯＳトランジスタ７２のゲートに入力されている。
図８に示すＢＬＩイネーブル信号ＢＬＩＥは図４の制御回路１１で発生し、ＣＳＷドライバ６に与えられる。
［カラム回路とレプリカ系回路の詳細な構成例］
図９に、本実施の形態に関わるレプリカ系回路の構成例をメモリカラムとともに示す。
図９に図解する構成は、本発明の適用例として、センスアンプが差動型（クロスカップルラッチ型ともいう）の場合を例示するが、センスアンプはシングルエンド型でも構わない。
差動型のセンスアンプ７は、通常の構成と同等なコア回路７Ｃに加え、読み出しＢＬ電圧ＶＲの供給制御を行う１対のＰＭＯＳトランジスタ７１を含む。また、このセンスアンプ７は、センスノード（電位Ｖｏ）と参照センスノード（電位：／Ｖｏ）のビット線対（ＢＬ,／ＢＬ）との接続を制御するＮＭＯＳトランジスタ７２を含む。
ここでコア回路７Ｃは、ラッチ回路と起動用のＰＭＯＳおよびＮＭＯＳのトランジスタ対とを有する構成を指す。
ＮＭＯＳトランジスタ７２は、定電流トランジスタとして動作する。つまり、強反転領域でオン動作することで、定電流を流すように制御する。ＮＭＯＳトランジスタ７２は省略してもよいが、これを設けると放電カーブが負の傾きをもつ直線に近いものとなるため、判定基準電圧の設定の見積もりが容易というメリットがある。このため、ＮＭＯＳトランジスタ７２を定電流源として動作させる本構成が望ましい。
ビット線ＢＬに対しメモリセルＭＣが接続され、ビット補線（／ＢＬ）に対し参照セルＲＣが接続されている。ここで、参照セルＲＣの可変抵抗を参照セル抵抗Ｒｒｅｆと呼ぶ。
一方、本発明の“レプリカ回路”に含まれるレプリカセルＲｅｐＣは、参照セル抵抗Ｒｒｅｆと共にメモリセル抵抗Ｒｃｅｌｌを模した“レプリカ素子”を含む。レプリカ素子は、レプリカ抵抗Ｒｒｅｐである。レプリカ抵抗Ｒｒｅｐは、アクセストランジスタを介してレプリカビット線（／ＲｅｐＢＬ）に接続させている。
レプリカビット線（／ＲｅｐＢＬ）に、複数のトランジスタ（後述）を介して、“放電検出部”のレプリカセンスノード（電位：Ｖｏ（ｒｅｐ））が接続可能となっている。
具体的に放電検出部は、ここでは“比較回路”の例として差動アンプ５４を含み、その反転入力「−」がレプリカセンスノードとなる。また、差動アンプ５４の非反転入力「＋」には、例えば図４の制御回路１１から放電判定基準電位ＶＲＥＦが印加可能となっている。
レプリカセンスノードに対して読み出しＢＬ電圧ＶＲを供給するために、センスアンプ７内のＰＭＯＳトランジスタ７１と共に、プリチャージ信号（／ＰＲＥ）で駆動されるＰＭＯＳトランジスタ５５が設けられている。
図９において、レプリカセンスノードの等価負荷容量と、センスノード対の等価負荷容量を、符号“Ｃｌｏａｄ”で表している。
レプリカセンスノードとレプリカビット線（／ＲｅｐＢＬ）との間に、センスアンプ７側の前記ＮＭＯＳトランジスタ７２と同様に定電流トランジスタとして機能するＮＭＯＳトランジスタ５３が接続されている。ＮＭＯＳトランジスタ５３のゲートは、例えば電源電圧Ｖｄｄで制御される。
この定電流トランジスタとレプリカビット線（／ＲｅｐＢＬ）との間に、２つのＮＭＯＳスイッチ５１と５２が直列接続されている。
この構成は、センスアンプ７側のビット線対の各々でも同様である。
レプリカＢＬ側のＮＭＯＳスイッチ５１と、ビット線ＢＬ側のＮＭＯＳスイッチ５１と、ビット補線（／ＢＬ）側のＮＭＯＳスイッチ５１は、同一のカラム選択線ＣＳＬにより制御され、カラムスイッチとして機能する。
レプリカＢＬ側のＮＭＯＳスイッチ５２と、ビット線ＢＬ側のＮＭＯＳスイッチ５２と、ビット補線（／ＢＬ）側のＮＭＯＳスイッチ５２は、読み出しイネーブル信号ＲＤＥにより制御され、本発明の“放電開始スイッチ”として機能する。
なお、レプリカセンスアンプ７Ｐには、３つのＮＭＯＳスイッチ５１〜５３とＰＭＯＳトランジスタ５５の組がもう１組設けられているが、その直列経路の先端がオープン（ハイインピーダンスＨｉＺ）となっている。この４トランジスタは省略も可能であるが、センスアンプ側と構成を同じにして、それらの制御信号の負荷を均等化する意図で設けられている。
レプリカ回路は、そのレプリカセンスアンプ７Ｐ内に設けられた差動アンプ５４以外に、“起動制御部”として、遅延回路７０とノア回路ＮＯＲおよびインバータＩＮＶ７Ｃを有する。
ノア回路ＮＯＲの一方入力に差動アンプ５４の出力が接続され、他方入力に遅延回路７０の出力が接続されている。
遅延回路７０は、例えば図示のような論理素子から構成できる。遅延回路７０の入力には、読み出しイネーブル信号ＲＤＥが与えられる。
ノア回路ＮＯＲの出力でコア回路７Ｃの起動ＰＭＯＳが制御され、インバータＩＮＶ７Ｃによる反転出力でコア回路７Ｃの起動ＮＭＯＳが制御される。この起動信号をそれぞれ、ＳＡイネーブル反転信号（／ＳＡＥ）、ＳＡイネーブル信号ＳＡＥと呼ぶ。
［センス動作（読み出し方法）］
以上の構成を前提として、本実施形態に関わる読み出し方法を説明する。
図１０は、リファレンス抵抗が低抵抗時（書き込みヴェリファイ時）の動作波形図である。なお、以下の説明では電位等は、参照記号を用いた簡略呼称で表記する。
時間Ｔ０で、図１０（Ｃ）に示す読み出しイネーブル信号ＲＤＥがオンすると、複数のＮＭＯＳスイッチ５２が一斉にオンする。すると、それ以前にＰＭＯＳトランジスタ７１や５５でチャージしていた読み出しＢＬ電圧ＶＲの電荷を、メモリセルＭＣ、参照セルＲＣおよびレプリカセルＲｅｐＣが一斉に放電を開始する。また、センス開始（ＲＤＥオン）と同時に遅延回路７０による遅延がスタートする。
時間Ｔ１で、レプリカセンスノード電位（Ｖｏ（ｒｅｐ））がＶＲＥＦ電位になると、差動アンプ５４の出力反転によりレプリカ出力（ＲＥＰ＿ＤＥＴ）が発生し、これがノア回路ＮＯＲの一方入力に与えられる。このレプリカ出力（ＲＥＰ＿ＤＥＴ）が発生時点では、遅延回路７０の遅延出力（ＲＤＥ＿Ｄｅｌａｙ）はオンしていない。遅延出力（ＲＤＥ＿Ｄｅｌａｙ）は、遅延回路７０の遅延量で決まる時間Ｔｅでオンする。
そのため、レプリカ出力（ＲＥＰ＿ＤＥＴ）が発生と共にノア回路ＮＯＲの出力が“Ｌ”となり、ＳＡイネーブル反転信号（／ＳＡＥ）が活性レベルとなり、その反転信号でＳＡイネーブル信号ＳＡＥが活性レベルとなる。このため、センスアンプ７（コア回路７Ｃ）が時間Ｔ１（Ｔｅより前）で起動する。
この動作波形図は、メモリセルが低抵抗の場合であるため、このセンスアンプ起動時より前に、レプリカセンスノード電位（Ｖｏ（ｒｅｐ））がＶＲＥＦ電位を下回っている。このため、センスノード電位（Ｖｏ）と参照ノード電位（／Ｖｏ）とのわずかな電位差を、センスアンプが大きな振幅に増大させている。
図１１に、放電速度が低い高抵抗の場合（消去ヴェリファイ時）の動作波形図を示す。
信号（ＲＤＥ）オンと同時にレプリカセンスノードの放電と、メモリセルによるセンスノードの放電が開始する。それと同時に遅延回路７０における（ＲＥＤ）信号の遅延もスタートする。
リファレンス抵抗が高抵抗であるため、レプリカ出力（ＲＥＰ＿ＤＥＴ）の発生よりも先に遅延回路７０の遅延出力（ＲＤＥ＿Ｄｅｌａｙ）が立ち上がる。これによりセンスアンプ起動信号（ＳＡＥ,／ＳＡＥ）が発生してセンスアンプ７に送られる。センスアンプ起動信号（ＳＡＥ,／ＳＡＥ）立ち上がりにより、センスノード対電位（Ｖｏ,／Ｖｏ）がクロスカップルラッチ型ＳＡ構成となるセンスノード対電位（Ｖｏ,／Ｖｏ）の電位差を増幅する。
第１の実施形態は、メモリセルはリファレンス抵抗とメモリセル抵抗（Ｒｃｅｌｌ）の相補ＢＬ放電動作によってセンス出力する方式である。このとき、メモリセルは、レプリカ抵抗と同じ抵抗によって放電される。
このような回路では、（ＶＲＥＦ）電位がノイズ等で変動しても、それに追従してセンスアンプ起動タイミングが変動して、誤動作が防止できる。
このため、レプリカ検出する基準となる（ＶＲＥＦ）電位はノイズ等の変動に対して感度が低くなるよう、（ＶＲ）電位よりもある程度低い電圧とするのが望ましい。
（ＶＲＥＦ）電位を下げると、（ＶＲＥＦ）ノイズ感度が低くなって安定動作するが、高抵抗検出タイミングが遅れてしまう。その対策として、センス開始から遅延回路７０によるタイミング制御パスを設けている。
次に、第１実施形態の動作における特徴を定量的に説明する。
センスノード電位（Ｖｏ）に、ＢＬ容量負荷を加算したものを負荷容量（Ｃｌｏａｄ）で表す。この負荷容量は、参照ＢＬやレプリカＢＬでもほぼ同様である。
この場合、負荷容量（Ｃｌｏａｄ）の電荷をダイナミックにＲｅＲＡＭ（抵抗）で放電したときの（Ｖｏ）電位は以下の式（１）で表される。
［数１］
Ｖｏ＝ＶＲ*Ｅｘｐ{−Ｔｉｍｅ／(Ｒｃｅｌｌ*Ｃｌｏａｄ)}…（１）
ここで、（Ｔｉｍｅ）は放電時間を表す。
例えばＲｃｅｌｌ（書き込みヴェリファイ読み出し時）＝１０[ＫΩ]、Ｒｃｅｌｌ（通常読み出し時）＝１００[ＫΩ]、Ｒｃｅｌｌ（消去ヴェリファイ読み出し時）＝１[ＭΩ]とする。また、負荷容量（Ｃｌｏａｄ）＝１００[ｆＦ]で一定とし、ＶＲ＝０.３[Ｖ]、ＶＲＥＦ＝０.１５[Ｖ]、レプリカ遅延リミット（遅延回路７０の遅延量）＝３０[ｎｓ]と改定する。
図１２に、上記仮定の下でのＶｏ電位とセンスタイミングの関係を計算して得られた放電カーブを示す。
低抵抗読出し時（書き込みヴェリファイ時）、中間抵抗読出し時（通常読み出し時）は（ＲＤＥ＿Ｄｅｌａｙ）の（ＲＥＤ）に対する遅延量：３０[ｎｓ]よりも先に（ＲＥＰ＿ＤＥＴ）がオンすることがわかる。
一方、高抵抗読出し時（消去ヴェリファイ時）は遅延時間：３０[ｎｓ]が先になる動作をすることが分かる。
＜２．第２の実施の形態＞
図１３は、第２の実施形態に関わる、図９と対応する回路図である。
図１３が図９と異なるのは、ＮＭＯＳスイッチ５１のゲートに与える電圧がカラム選択線ＣＳＬから、“クランプ電圧”としての電圧ＶＧＡＴＥに変更されている。なお、この電圧ＶＧＡＴＥもカラム選択線ＣＳＬと同期した信号であり、カラム選択の機能をもつ。
これによりＢＬ電位が{ＶＧＡＴＥ−Ｖｇｓ（＝ＶＲ）}電位にクランプされる。
この方式の特徴の１つは、ＢＬ電位固定でセンスアンプ起動信号（ＳＡＥ,／ＳＡＥ）がオンする前にセンスノード（Ｖｏ）の側に大きなセンス電圧振幅が取れる点である。この点に関し、第１の実施形態ではセンス電圧振幅は０[Ｖ]〜ＶＲが最大である。これに対し、第２の実施形態では、０[Ｖ]〜Ｖｐｒｅ（Ｖｐｒｅに制約がない）ので、Ｖｏ容量負荷とＢＬ容量負荷が分離されているため、Ｖｏ容量負荷が小さくなり、高速動作に向いている。
つまり、この方式では、センス動作において、センスノードの電位上昇とともにＮＭＯＳスイッチ５１がカットオフすると、以後は、センスノードの容量負荷とビット線ＢＬの容量負荷が分離されている。本方式は一般的に「電荷移送方式」等の名前で呼ばれている。
電荷移送方式においても、第１の実施形態の「レプリカ動作＋ディレイリミッタ構成」と、それによるＶＲＥＦ電位の自動追従が可能である。
図１４に、図９や図１３で記載した差動アンプ５４の構成例を示す。
この構成は、図示のように３つのＮＭＯＳトランジスタＮ１〜Ｎ３と、２つのＰＭＯＳトランジスタＰ１、Ｐ２による一般的なオペアンプ回路である。
＜３．変形例＞
図１５に、差動アンプ５４に変えて用いる回路構成を示す。
図１５に示す構成では、放電検出をインバータによって実現する回路である。
２つの抵抗ＲｐとＲｎを介してインバータＩＮＶが形成されている。このインバータＩＮＶを構成するＰＭＯＳサイズ（Ｌｐ／Ｗｐ）とＮＭＯＳサイズ（Ｌｎ／Ｗｎ）比、ＰＭＯＳソース線抵抗（Ｒｐ）とＮＭＯＳのソース線抵抗（Ｒｎ）の調整等によって、放電閾値の値を調整することが可能である。ここでＬｐ,Ｌｎはトランジスタゲート長、Ｗｐ,Ｗｎはトランジスタゲート幅を表す。
このような簡易な放電検出回路は、ノイズに弱く、そのレプリカ出力（ＲＥＰ＿ＤＥＴ）がオンするタイミングが容易に変動しやすい。このため、ノイズ等によって（ＶＲＥＦ）電位変動に追従してセンスタイミングを制御する本発明の第１および第２の実施形態で、図１５の回路が、より大きな適用効果が得られる。
また、他の変形例として、レプリカ抵抗Ｒｒｅｐを、複数の単位抵抗と、その接続数を切り替えるスイッチとからなる構成としてもよい。
これは、レプリカセンスノードの放電速度を変更して、より調整範囲を適正化するための構成である。
同じ効果は、レプリカセルＲｅｐＣを複数設けて、その選択をアクセストランジスタで行うことでも得られる。
以上の２つの実施形態ではＲｅＲＡＭを例としたが、ＲｅＲＡＭ以外の相変化メモリ等の抵抗変化型メモリに、本発明は広く適用できる。
また、フラッシュメモリ等の他の不揮発性メモリにおいても、ワード線制御を行わない、つまり一定電流でない読み出し動作も可能な場合がある。例えばＭＣＬ−ＮＯＲタイプではそのような動作の報告例もあり、このような動作であれば、読み出す情報の論理に応じて、あるいは、読み出しの種類（モード）に応じてセンスタイミングの乖離が著しい場合も存在する。
したがって、本発明は読み出し電流のダイナミックレンジが広い抵抗変化型メモリへの適用が望ましいが、以上の実施形態の記載は、他の不揮発性メモリへの適用を排除することを意味しない。
以上の第１,第２の実施形態および変形例では、いわゆるダイナミック読み出し動作を行うＲｅＲＡＭにおいて、セル放電速度に応じたタイミングでセンスアンプ起動ができるため、誤動作のマージン設計が容易化されるという利益が得られる。また、放電検出基準電圧（ＶＲＥＦ）をノイズマージンぎりぎりで設定しても、放電カーブに対して放電検出基準電圧が動的に変化するため、その分、ＶＲＥＦの設定範囲が広く、誤動作に強い読み出しが可能となる。
１…メモリセルアレイ、７…センスアンプ、７Ｃ…コア回路（起動制御付きラッチ回路）、７Ｐ…レプリカセンスアンプ、１１…制御回路、５１…ＮＭＯＳトランジスタ（クランプトランジスタ）、５２…ＮＭＯＳスイッチ（放電開始スイッチ）、５３,７２…ＮＭＯＳトランジスタ（定電流トランジスタ）、５４…差動アンプ、７０…遅延回路、Ｒｃｅｌｌ…可変（メモリ）セル抵抗、ＭＣ…メモリセル、ＲＣ…参照セル、Ｒｒｅｆ…参照セル抵抗、ＲｅｐＣ…レプリカセル、Ｒｒｅｐ…レプリカ抵抗、ＢＬ…ビット線、／ＢＬ…ビット補線、／ＲｅｐＢＬ…レプリカビット線、ＷＬ…ワード線、ＡＴ…アクセストランジスタ、Ｖｏ…センスノード電位、／Ｖｏ…参照ノード電位、Ｖｏ（ｒｅｐ）…レプリカセンスノード電位。

Claims (13)

  1. ２つの電極間の電荷放電速度が、記憶された情報の論理に応じて異なる記憶素子と、
    前記記憶素子の一方の電極が接続された配線が放電されたときの放電電位を参照電位と比較することにより、前記情報の論理を検出するセンスアンプと、
    前記記憶素子を模したレプリカ素子を具備し、前記記憶素子と同時に放電が開始されるレプリカ素子で生じる放電電位が閾値以下となるタイミングと、前記放電開始から一定時間が経過するタイミングの何れか早いタイミングで前記センスアンプを起動するレプリカ回路と、
    を有するメモリデバイス。
  2. 前記レプリカ回路は、
    前記レプリカ素子と、
    前記レプリカ素子の放電を検出する放電検出部と、
    前記記憶素子および前記レプリカ素子の放電開始から一定時間が経過時に出力を発生する遅延回路と、
    前記遅延回路の出力と前記放電検出部の出力との論理和をとって前記センスアンプの起動信号を出力するオア回路と、
    を含む請求項１に記載のメモリデバイス。
  3. 前記起動制御部は、
    前記記憶素子および前記レプリカ素子の放電を、読み出し許可信号の入力に応じて同時に開始させる放電開始スイッチを、さらに有する、
    請求項２に記載のメモリデバイス。
  4. 前記レプリカ素子の放電経路と前記記憶素子の放電経路にそれぞれ接続され、強反転領域でオン動作するようにバイアスされる定電流トランジスタを有する、
    請求項３に記載のメモリデバイス。
  5. 前記放電検出部は、前記レプリカ素子の放電により低下するレプリカセンスノードの電位を入力とするインバータを含み、当該電位の低下をインバータ閾値で判定し、インバータ出力の反転タイミングを前記放電検出タイミングとして出力する、
    請求項２に記載のメモリデバイス。
  6. 前記レプリカセンスノードの電位低下の速度を、前記レプリカ素子の抵抗値または数で変更可能な構成を含む、
    請求項５に記載のメモリデバイス。
  7. 前記記憶素子が接続されたビット線と前記センスアンプのセンスノードとの間、および、前記レプリカ素子が接続されたレプリカビット線と前記レプリカセンスノードとの間のそれぞれにＮＭＯＳスイッチが接続され、
    当該２つのＮＭＯＳスイッチの各ゲートにクランプ電圧を印加することによって、センス動作時に前記ビット線と前記レプリカビット線の電位を前記クランプ電圧から前記ＭＯＳトランジスタのゲートとソース間の電圧だけ下がった電圧にクランプして、前記２つのＮＭＯＳスイッチオフさせる、
    請求項５に記載のメモリデバイス。
  8. 前記放電検出部は、前記レプリカ素子の放電により低下するレプリカセンスノードの電位を、放電検出基準電位と比較する比較回路を有し、比較回路の出力反転タイミングを前記放電検出タイミングとして出力する、
    請求項２に記載のメモリデバイス。
  9. 前記レプリカセンスノードの電位低下の速度を、前記レプリカ素子の抵抗値または数で変更可能な構成を含む、
    請求項８に記載のメモリデバイス。
  10. 前記記憶素子が接続されたビット線と前記センスアンプのセンスノードとの間、および、前記レプリカ素子が接続されたレプリカビット線と前記レプリカセンスノードとの間のそれぞれにＮＭＯＳスイッチが接続され、
    当該２つのＮＭＯＳスイッチの各ゲートにクランプ電圧を印加することによって、センス動作時に前記ビット線と前記レプリカビット線の電位を前記クランプ電圧から前記ＭＯＳトランジスタのゲートとソース間の電圧だけ下がった電圧にクランプして、前記２つのＮＭＯＳスイッチオフさせる、
    請求項８に記載のメモリデバイス。
  11. 前記記憶素子が、印加電圧の向きにより書き込み情報の論理が異なる抵抗変化型記憶素子である、
    請求項１〜１０の何れか一項に記載のメモリデバイス。
  12. 前記記憶素子は、２つの電極間に抵抗値が可変な記憶層を挟んでなる
    請求項１１に記載のメモリデバイス。
  13. ２つの電極間の電荷放電速度が、記憶された情報の論理に応じて異なる記憶素子に対する前記情報の読み出し時に、前記記憶素子の放電電位のセンスタイミングを、前記記憶素子を模したレプリカ素子を前記記憶素子と同時に放電開始させたときの当該レプリカ素子の放電電位が閾値以下となるタイミングと、前記放電開始から一定時間が経過するタイミングの何れか早いタイミングに制御する、
    メモリデバイスの読み出し方法。
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