JP2007087512A - 不揮発性半導体記憶装置、及び、不揮発性半導体記憶装置の動作方法 - Google Patents

Abstract

【課題】
製造プロセスの変動や動作温度の変化に対するメモリセルの特性の変動に合わせて、センスアンプの最適な活性化タイミングを発生させることが可能な不揮発性半導体装置を提供する。
【解決手段】
不揮発性半導体記憶装置は、リファレンスセル２１と検出回路５とを具備する。リファレンスセル２１は、メモリセル１１と同じ構造を有する。リファレンスビット線ＲＢＬは、リファレンスセル２１に接続され、読み出し動作に際してプリチャージ電圧を印加される。検出回路５は、読み出し動作時に、リファレンスビット線ＲＢＬの電圧が設定電圧以下になったことを検出して、メモリセル１１のセンスアンプ９駆動用の制御信号を出力する。センスアンプ９は、制御信号に応答して、メモリセル１１に接続され読み出し動作に際してプリチャージ電圧を印加されたビット線ＢＬの電圧と参照電圧とに基づいて、メモリセルのデータを読み出す。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置、及び、不揮発性半導体記憶装置の動作方法に関する。

一般的に、ダイナミックセンスアンプは通常のロジック回路と同じトランジスタを用いて構成でき、かつ同じ電源電圧で動作させることができるため、チップ面積を小さく抑えることができるという特長を持つ。
しかしながら、ダイナミックセンスアンプは、センスアンプの入力端（ビット線電圧の入力端と参照電圧の入力端）にセンスアンプの動作マージン以上の十分な差電圧（信号電圧）が生成された後に動作を開始しないと誤動作してしまう。したがって、誤動作しないためには、十分な信号電圧が生成されるまで待つ必要がある。しかし、待ち時間は、製造プロセスの変動や動作温度の変化によって変動するメモリセル特性に左右される。そのため、製造歩留まりを下げないためには、一般に、最も悪いメモリセル特性にタイミング設計を合わなければならない。したがって、製造個数が増加して、製造されるメモリセルの特性が改善したとしても、タイミング設計を変更しなければアクセス時間は改善しない（高速動作は実現できない）。すなわち、高い製造歩留まりと高速動作の両立が難しいという問題があった。
従来、ダイナミックセンスアンプの動作タイミングが最適になるように制御するためのセンスアンプ活性化又は非活性化信号の生成技術として、特開２００１−３５７６８７号公報（特許文献１）や、米国特許６，１２８，２２６（特許文献２）が知られている。

特開２００１−３５７６８７号には不揮発性半導体記憶装置が開示されている。この不揮発性半導体記憶装置において、メモリセルの書き込み状態と消去状態の中間の閾値電圧に設定したリファレンスセルを用意する。ビット線及びリファレンスビット線を、プリチャージ回路により予めプリチャージする。ビット線及びリファレンスビット線の電圧は、それぞれメモリセル及びリファレンスセルの状態に応じて、引き抜かれていく。ビット線及びリファレンスビット線の電圧が十分に低い電圧となると、それぞれセンスアンプ及びリファレンスセル用センスアンプが反転する。ただし、リファレンスセルの閾値電圧は、消去状態にあるメモリセルの閾値電圧よりも高い。そのため、メモリセルが消去状態にある場合、リファレンスセル用センスアンプよりも前にセンスアンプが反転する。一方、メモリセルが書き込み状態にある場合、リファレンスセル用センスアンプが反転したときでも、センスアンプはまだ反転していない。したがって、リファレンスセル用センスアンプが反転したタイミングをセンス終了のタイミングとする。それにより、メモリセルの読み出しを正しく実行する。センスアンプのセンス開始のタイミングは、ビット線のプリチャージの終了に対応している。

米国特許６，１２８，２２６号には、メモリアレイ内のアレイセルからの信号をセンスする装置の開示されている。この装置において、センスアンプは、メモリセルの読み出しビット線電圧（Ｖｃｅｌｌ−ｅｒａｓｅｄ又はＶｃｅｌｌ−ｐｒｏｇｒａｍｍｅｄ）と、参照電圧とを比較することで、データを判定する。データの判定は、センスアンプ活性化信号φ２のタイミングで実行する。参照電圧は、参照電圧発生回路（Ｒｅｆｅｒｅｎｃｅ Ｕｎｉｔ）で生成される。参照電圧は、メモリセルと同構造で消去状態のリファレンスセルに流れる電流がビット線の２倍又は３倍の寄生容量を充電することによって得られる。センスアンプ活性化信号φ２は、メモリセルと同構造で消去状態のタイミング生成用リファレンスセルに流れる電流が容量Ｃｔを充電することにより得られる電圧Ｖｔｉｍｅｒと、定電圧であるＶｄｃ−ｒｅｆとの比較により生成される。

特開２００１−３５７６８７号 米国特許６，１２８，２２６号

しかし、特開２００１−３５７６８７号の不揮発性半導体記憶装置では、センスアンプの非活性化のタイミング生成のために、専用のリファレンスセルが必要となる。また、リファレンスセルを専用の中間電位に書き込む必要がある。そのため、専用の書き込み回路、ベリファイ回路及びシーケンス回路が必要となる。すなわち、回路が複雑になる。また、データが確定する時点は、センス終了のタイミングを示す制御信号が生成された時点である。これはリファレンスセルのオン電流すなわちビット線電圧を引き抜く速度で決まるからである。すなわち、センスの動作速度は、消去状態のセルの閾値電圧よりも高めに設定されたリファレンスセルのオン電流で決まることになる。そのため、読み出し速度が遅くなる。

一方、米国特許６，１２８，２２６号の装置では、センスアンプの活性化又は非活性化のタイミング生成のために、専用のリファレンスユニットが必要となる。また、タイミング生成用リファレンスセルがメモリセルアレイ内にない。そのため、タイミング生成用リファレンスセルの受ける加工ばらつきが、メモリセルのそれと異なる。すなわち、メモリセルが充電する容量はビット線寄生容量であるのに対し、タイミング生成回路は容量Ｃｔという値を持つキャパシタである。したがって、プロセス変動や温度変動に対応させて、最適なタイミングを生成することは困難である。同様に、参照電圧発生回路のリファレンスセルがメモリセルアレイ内にない。そのため、リファレンスセルの受ける加工ばらつきが、メモリセルのそれと異なる。したがって、センスアンプ活性化信号φ２が生成されたとき、十分な信号電圧（ビット線電圧と参照電圧との差）が得られる保証はない。

以下に、発明を実施するための最良の形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための最良の形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。

上記課題を解決するために、本発明の不揮発性半導体記憶装置は、リファレンスセル（２１）と出回路（５）とを具備する。リファレンスセル（２１）は、メモリセル（１１）と同じ構造を有する。検出回路（５）は、前記リファレンスセル（２１）に接続されたリファレンスビット線（ＲＢＬ）の電圧（Ｖ_ＲＢＬ）が、設定電圧（Ｖｒｅｆ）以下になったことを検出して、前記メモリセル（１１）のセンスアンプ（９）の駆動用の制御信号（Ｓ／Ａ ｅｎａｂｌｅ）を出力する。

本発明において、リファレンスビット線（ＲＢＬ）の電圧（Ｖ_ＲＢＬ）は、読み出し動作に際して、まずプリチャージ電圧になる。その後、ワード線（ＷＬ）に読み出し電圧（Ｖｇ）が印加されリファレンスセル（２１）にオン電流が流れることで、電圧（Ｖ_ＲＢＬ）は減少して行く。そして、リファレンスビット線（ＲＢＬ）の電圧（Ｖ_ＲＢＬ）が設定電圧以下になるタイミングが検出されて、制御信号（Ｓ／Ａ ｅｎａｂｌｅ）がセンスアンプ（９）へ出力される。このとき、ビット線（ＢＬ）の電圧（Ｖ_ＢＬ）は、読み出し動作に際して、まずプリチャージ電圧になる。その後、ワード線（ＷＬ）に読み出し電圧（Ｖｇ）が印加され、メモリセル（２１）の記憶状態に対応してオン電流が流れる／流れないことで、電圧（Ｖ_ＢＬ）は減少して行く／ほとんど減少しない。そして、制御信号（Ｓ／Ａ ｅｎａｂｌｅ）に応答して、ビット線（ＢＬ）の電圧（Ｖ_ＢＬ）と参照電圧（Ｖｒｅｆ）との比較により、データを読み出すことができる。

本発明では、制御信号の出力のタイミングは、リファレンスセル（２１）のセル特性（オン電流）により決まる。ここで、リファレンスセル（２１）とメモリセル（１１）とは同じ構造を有するため、メモリセル（１１）のセル特性は、リファレンスセル（２１）のセル特性と同じと考えられる。すなわち、プリチャージ後に電圧が低下してゆく傾向も、リファレンスセル（２１）とメモリセル（１１）とで同じとなる。したがって、リファレンスビット線（ＲＢＬ）の電圧（Ｖ_ＲＢＬ）が設定電圧以下になるタイミングは、メモリセル（１１）がセンス可能期間になるタイミングと同じにすることができる。そのため、製造ばらつきなどにより、メモリセル１１のオン特性が設計と比較して変化した場合でも、リファレンスセル２１のオン特性も同様に変化するので、設計変更や特別な処理を行わずに、そのオン特性に自動的に調整されたタイミングでセンスアンプ活性化信号を生成することができる。

本発明により、製造プロセスの変動や動作温度の変化に対するメモリセルの特性（オン電流）の変動に合わせて、センスアンプの最適な活性化タイミングを発生させることができる。

以下、本発明の不揮発性半導体記憶装置、及び、不揮発性半導体記憶装置の動作方法の実施の形態に関して、添付図面を参照して説明する。

まず、本発明の不揮発性半導体記憶装置の実施の形態の構成について説明する。図１は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示すブロック図である。不揮発性半導体記憶装置１は、メモリセルアレイ２、リファレンスカラム３、参照電圧発生回路４、コンパレータ５、遅延回路６、Ｘデコーダ７、プリチャージ回路８、センスアンプ９、Ｙデコーダ１０を具備する。

メモリセルアレイ２は、複数のビット線ＢＬ０、ＢＬ１、…と、複数のワード線ＷＬ０、ＷＬ１、…と、ソース線ＳＬと、複数のメモリセル１１とを備える。複数のビット線ＢＬ０、ＢＬ１、…は、互い平行にＹ方向へ伸びている。一端をプリチャージ回路８ａ、センスアンプ９、Ｙデコーダ１０に接続されている。複数のワード線ＷＬ０、ＷＬ１、…は、互いに平行にＸ方向へ伸びている。一端をＸデコーダ７に接続され、他端をリファレンスカラム３に接続されている。ソース線ＳＬは、一端を複数のメモリセル１１のソースに、他端を接地に接続されている。複数のメモリセル１１は、フラッシュメモリセルのような不揮発性メモリセルである。複数のビット線ＢＬ０、ＢＬ１、…と複数のワード線ＷＬ０、ＷＬ１、…との交点の各々に対応して設けられている。メモリセル１１のコントロールゲートは、そのメモリセル１１に対応するワード線ＷＬに接続されている。ドレインは、そのメモリセル１１に対応するビット線ＢＬに接続されている。ソースは、ソース線ＳＬに接続されている。

リファレンスカラム３は、リファレンスビット線ＲＢＬと、複数のワード線ＷＬ０、ＷＬ１、…と、リファレンスソース線ＳＬと、複数のリファレンスセル２１とを備える。リファレンスビット線ＲＢＬは、ビット線ＢＬと平行にＹ方向へ伸びている。一端をプリチャージ回路８ｂ、コンパレータ５に接続されている。複数のワード線ＷＬ０、ＷＬ１、…は、メモリセルアレイ２の複数のワード線ＷＬ０、ＷＬ１、…と同じである。リファレンスソース線ＲＳＬは、一端を複数のメモリセル２１のソースに、他端を接地に接続されている。複数のリファレンスセル２１は、メモリセル１１と同じ構造のフラッシュメモリのような不揮発性メモリである。リファレンスビット線ＲＢＬと複数のワード線ＷＬ０、ＷＬ１、…との交点の各々に対応して設けられている。リファレンスセル２１のゲートは、そのリファレンスセル２１に対応するワード線ＷＬに接続されている。ドレインは、リファレンスビット線ＲＢＬに接続されている。ソースは、リファレンスソース線ＲＳＬに接続されている。

ワード線ＷＬは、メモリセルアレイ２とリファレンスセルカラム３とで共通に設けられている。すなわち、ある行のメモリセル１１をワード線ＷＬ（例示：ＷＬ０）で選択した場合、そのメモリセル１１の読み出しに用いるセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅの生成のタイミングは、そのワード線ＷＬ（例示：ＷＬ０）上のリファレンスセル２１に基づいて決定される。

メモリセルアレイ２とリファレンスカラム３とは近接して設けられ、メモリセル１１とリファレンスセル２１とは同じ構造を有し、同じプロセスで形成されることが好ましい。メモリセル１１における形成時のプロセスの変動や、動作時の温度の変動などに対応して発生するメモリセルの特性（オン電流）の変動が、リファレンスセル２１におけるプロセスの変動や、動作時の温度の変動などに対応して発生するメモリセルの特性（オン電流）の変動と同様に変化する必要があるからである。

参照電圧発生回路４は、所定の定電圧としての同一の参照電圧Ｖｒｅｆを、コンパレータ５及びセンスアンプ９へ出力する。ただし、概ね同一の参照電圧Ｖｒｅｆを出力可能であれば、異なる二つの参照電圧発生回路４が、それぞれコンパレータ５及びセンスアンプ９へ参照電圧Ｖｒｅｆを出力しても良い。

コンパレータ５は、参照電圧Ｖｒｅｆとリファレンスビット線ＲＢＬの電圧Ｖ_ＲＢＬとを比較し、電圧Ｖ_ＲＢＬが参照電圧Ｖｒｅｆと等しくなったとき、又は、電圧Ｖ_ＲＢＬが参照電圧Ｖｒｅｆよりも小さくなったとき、センスアンプ活性化信号Ｓ／Ａ＿ｅｎａｂｌｅを遅延回路６へ出力する。遅延回路６は、コンパレータ５からのセンスアンプ活性化信号Ｓ／Ａ＿ｅｎａｂｌｅを、所定の時間だけ遅延させてセンスアンプ９へ出力する。所定の時間は、例えば、１ｎｓ．である。

Ｘデコーダ７は、読み出し動作時に、複数のワード線ＷＬ０、ＷＬ１、…のうちから選択ワード線ＷＬを選択する。そして、選択ワード線ＷＬと接続されたメモリセル１１のコントロールゲートへ読み出し電圧Ｖｇを印加する。Ｙデコーダ１０は、読み出し動作時に、複数のビット線ＢＬ０、ＢＬ１、…のうちから選択ビット線ＢＬを選択する。

プリチャージ回路８は、複数のビット線ＢＬ０、ＢＬ１、…のうちから選択ビット線ＢＬを選択すると同時に、リファレンスビット線ＲＢＬを選択する。そして、選択ビット線ＢＬに接続されたメモリセル１１の読み出し動作に際して、選択ビット線ＢＬおよびリファレンスビット線ＲＢＬを所定のプリチャージ電圧Ｖｐｒｅにプリチャージする。

センスアンプ９は、センスアンプ活性化信号Ｓ／Ａ＿ｅｎａｂｌｅに応答して、メモリセル１１に接続されプリチャージ電圧Ｖｐｒｅでプリチャージされたビット線ＢＬの第２電圧Ｖ_ＢＬと参照電圧Ｖｒｅｆとに基づいて、メモリセル１１のデータを読み出す。センスアンプ９は、電圧比較型のダイナミックセンスアンプに例示される。

次に、図１〜図２を参照して、本発明の不揮発性半導体記憶装置の実施の形態における動作、及び、不揮発性半導体記憶装置の動作方法の実施の形態について説明する。ただし、図２は、本発明の不揮発性半導体記憶装置の実施の形態の動作を示すフロー図である。

ここでは、ビット線ＢＬ０とワード線ＷＬ０との交点にあるメモリセル１１について、読み出し動作を行う場合について説明する。ただし、読み出し方法は、他のメモリセル１１についても同様である。
（１）ステップＳ０１：
まず、プリチャージ回路８は、ビット線ＢＬ０を選択すると同時に、リファレンスビット線ＲＢＬを選択する。
（２）ステップＳ０２：
次に、プリチャージ回路８は、ビット線ＢＬ０の第２電圧Ｖ_ＢＬを、プリチャージ電圧Ｖｐｒｅにプリチャージし、それと同時に、リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬを、プリチャージ電圧Ｖｐｒｅにプリチャージする。
（３）ステップＳ０３：
続いて、リファレンスビット線ＲＢＬ及びビット線ＢＬへのプリチャージに応答して、Ｘデコーダ７は、ワード線ＷＬ０を選択し、読み出し電圧Ｖｇをリファレンスセル２１及びメモリセル１１のコントロールゲートに印加する。
（４）ステップＳ０４：
このとき、リファレンスセル２１は、データが書き込まれていない消去状態にある。したがって、読み出し電圧Ｖｇの印加により、リファレンスセル２１はオンになる。それにより、リファレンスセル２１には、オン電流が流れる。リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬは、オン電流が流れると共に急激に低下して行く。コンパレータ５は、第１電圧Ｖ_ＲＢＬと参照電圧Ｖｒｅｆ（一定値）とを比較し、第１電圧Ｖ_ＲＢＬ≦参照電圧Ｖｒｅｆ（一定値）となるタイミングを検出する。
このとき、メモリセル１１は、消去状態又は書込み状態にある。メモリセル１１が消去状態の場合、読み出し電圧Ｖｇの印加により、メモリセル１１はオンになる。それにより、メモリセル１１には、オン電流が流れる。ビット線ＢＬの第２電圧Ｖ_ＢＬは、オン電流が流れると共に低下する。この消去状態の場合の第２電圧Ｖ_ＢＬの変化は、第１電圧Ｖ_ＲＢＬの変化と同じであり、ほぼ同時に進行する。
一方、メモリセル１１が書き込み状態の場合、読み出し電圧Ｖｇの印加によっても、メモリセル１１はオンにならない。すなわちオフ状態である。しかしながら、メモリセル１１もしくはビット線ＢＬからリーク電流が流れることによりビット線ＢＬの第２電圧Ｖ_ＢＬは緩やかに低下する。このように、メモリセル１１に記憶しているデータにより、第２電圧Ｖ_ＢＬの変化の仕方が異なる。この書込み状態の場合の第２電圧Ｖ_ＢＬの変化は、第１電圧Ｖ_ＲＢＬの変化と異なる。すなわち、第１電圧Ｖ_ＲＢＬが急激に低下するのに対して、第２電圧Ｖ_ＢＬは緩やかに低下する。
（５）ステップＳ０５：
そして、リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬについて、第１電圧Ｖ_ＲＢＬ≦参照電圧Ｖｒｅｆが検出されたとき、コンパレータ５は、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを遅延回路６へ出力する。遅延回路６は、所定の遅延時間だけ遅延させた後、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅをセンスアンプ９へ出力する。
（６）ステップＳ０６：
センスアンプ９は、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅに応答して、ビット線ＢＬの第２電圧Ｖ_ＢＬと参照電圧Ｖｒｅｆ（一定値）とを比較する。そして、両者の差に基づいて、メモリセル１１のデータを判定し、判定結果を出力する。

図３は、不揮発性半導体記憶装置の動作方法の実施の形態を示すグラフである。縦軸は電圧、横軸は時刻を示している。この図は、リファレンスセル２１の関わるセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを出力する動作、及び、メモリセル１１に格納されたデータを読み出す動作の両方を同時に示している。

まず、リファレンスセル２１の関わるセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを出力する動作について説明する。ここで、曲線Ａ−曲線Ａ１は、リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬを示す。曲線Ｂは参照電圧発生回路４がコンパレータ５へ供給する参照電圧Ｖｒｅｆを示す。曲線Ｃはワード線ＷＬの電圧を示す。曲線Ａ２は考えない。

時刻ｔ０は、Ｓ０２を示す。曲線Ａを参照して、リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬは、プリチャージ電圧Ｖｐｒｅになっている。曲線Ｂを参照して、参照電圧Ｖｒｅｆは、コンパレータ５へ供給されている。

時刻ｔ１〜時刻ｔ２は、Ｓ０３を示す。ワード線ＷＬは、曲線Ｃを参照して、メモリセル１１のコントロールゲートと共に、リファレンスセル２１のコントロールゲートに読み出し電圧Ｖｇを印加する。

時刻ｔ２〜時刻ｔ３は、Ｓ０４を示す。読み出し電圧Ｖｇの印加により、リファレンスセル２１はオンになり、オン電流を流す。それにより、リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬは、曲線Ａ１を参照して、オン電流が流れるのと共に急激に低下して行く。

時刻ｔ３は、Ｓ０５を示す。リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬについて、曲線Ａ１を参照して、第１電圧Ｖ_ＲＢＬ≦参照電圧Ｖｒｅｆが検出されたとき、コンパレータ５からセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅが出力される。

次に、メモリセル１１に格納されたデータを読み出す動作について説明する。曲線Ａ−曲線Ａ１は、メモリセル１１が消去状態のときのビット線ＢＬの第２電圧Ｖ_ＢＬを示す。曲線Ａ−曲線Ａ２は、メモリセル１１が書込み状態のときのビット線ＢＬの第２電圧Ｖ_ＢＬを示す。曲線Ｂは参照電圧発生回路４がセンスアンプ９へ供給する参照電圧Ｖｒｅｆを示す。曲線Ｃはワード線ＷＬの電圧を示す。

時刻ｔ０は、Ｓ０２を示す。曲線Ａを参照して、ビット線ＢＬ０の第２電圧Ｖ_ＢＬは、プリチャージ電圧Ｖｐｒｅになっている。曲線Ｂを参照して、参照電圧Ｖｒｅｆは、センスアンプ９へ供給されている。

時刻ｔ１〜時刻ｔ２は、Ｓ０３を示す。ワード線ＷＬは、曲線Ｃを参照して、リファレンスセル２１のコントロールゲートと共に、メモリセル１１のコントロールゲートに読み出し電圧Ｖｇを印加する。

時刻ｔ２〜時刻ｔ３は、Ｓ０４を示す。読み出し電圧Ｖｇの印加により、消去状態の場合、メモリセル１１はオンになり、オン電流を流す。それにより、ビット線ＢＬの第２電圧Ｖ_ＢＬは、曲線Ａ１を参照して、オン電流が流れるのと共に急激に低下して行く。一方、書込み状態の場合、メモリセル１１はオンにならないが、メモリセル１１またはビット線ＢＬからのリークにより、僅かにオン電流が流れる。それにより、ビット線ＢＬの第２電圧Ｖ_ＢＬは、曲線Ａ２を参照して、緩やかに低下して行く。

時刻ｔ３〜時刻ｔ４は、Ｓ０６を示す。時刻ｔ３でコンパレータ５から出力され、遅延回路６で所定の時間遅延されたセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅは、時刻ｔ３から所定の時間遅れてセンスアンプ９に入力される。センスアンプ９は、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅに基づいて、センス動作を行う。すなわち、メモリセル１１が消去状態の場合、ビット線ＢＬの第２電圧Ｖ_ＢＬについて、曲線Ａ１を参照して、センスアンプ９により参照電圧Ｖｒｅｆ＞第２電圧Ｖ_ＢＬが検出される。それにより、例えば、「０」と判定される。メモリセル１１が書込み状態の場合、ビット線ＢＬの第２電圧Ｖ_ＢＬについて、曲線Ａ２を参照して、センスアンプ９により参照電圧Ｖｒｅｆ＜第２電圧Ｖ_ＢＬが検出される。それにより、例えば、「１」と判定される。センスアンプ９は、判定結果を出力する。

以上の同時並行して行われるリファレンスセル２１の関わるセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを出力する動作、及び、メモリセル１１に格納されたデータを読み出す動作により、メモリセル１１のデータが読み出される。

上記の過程において、センスアンプ９は、ワード線ＷＬが選択された後の時刻ｔ２〜時刻ｔ３間にセンス動作を行うと、メモリセル１１が消去状態及び書込み状態のいずれの場合にも、参照電圧Ｖｒｅｆ＜第２電圧Ｖ_ＢＬと検出してしまう。加えて、時刻ｔ４以降にセンス動作を行うと、メモリセル１１が消去状態及び書込み状態のいずれの場合にも、参照電圧Ｖｒｅｆ＞第２電圧Ｖ_ＢＬと検出してしまう。その結果、いずれの場合にも、読み出し動作が誤動作になってしまう。すなわち、センスアンプ９は、適正なセンス動作を行うため、時刻ｔ２〜時刻ｔ３のような誤動作期間ではなく、時刻ｔ３〜時刻ｔ４の間のセンス可能期間にセンス動作を行わなければならない。

本発明では、メモリセル１１と同じ構造を有するリファレンスセル２１を用いているので、上述のように第１電圧Ｖ_ＲＢＬ（≒第２電圧Ｖ_ＢＬ）≦参照電圧Ｖｒｅｆを検出する時点が時刻ｔ３となる。そして、時刻ｔ３でコンパレータ５がセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを出力するので、上記の適正な動作が可能な時刻ｔ３〜時刻ｔ４の間にセンスアンプ９がセンス動作を行うことが可能となる。このとき、遅延回路６を介することで、時刻ｔ３直後ではなく、ｔ３以後の適正な時刻が経過した後、センス動作を行うようにする。これにより、センス動作の信頼性を高めることができる。

図４は、不揮発性半導体記憶装置の動作方法とセル特性の変動との関係を示すグラフ及びタイミングチャートである。図４（ａ）は、基本的に図３と同様であり、リファレンスセル２１の関わるセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを出力する動作、及び、メモリセル１１に格納されたデータを読み出す動作の両方を同時に示している。ただし、図３の曲線Ａ−曲線Ａ１は、この図において曲線Ａ−曲線Ａ１０で表されている。加えて、リファレンスセル２１及びメモリセル１１の特性がばらついた場合として、曲線Ａ−曲線Ａ１１、及び曲線Ａ−曲線Ａ１２を示している。

図４（ｂ）、図４（ｃ）及び図４（ｄ）は、それぞれ曲線Ａ−曲線Ａ１０、曲線Ａ−曲線Ａ１１及び曲線Ａ−曲線Ａ１２の場合におけるセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅのタイミングチャートを示している。

図４（ａ）の曲線Ａ−曲線Ａ１０及び図４（ｂ）は、図３の曲線Ａ−曲線Ａ１の場合である。誤動作期間である時刻ｔ２〜時刻ｔ３の後、時刻ｔ３で、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅがコンパレータ５から出力される。これにより、時刻ｔ３〜時刻ｔ４の間にメモリセル１１のデータがセンスされる。

図４（ａ）の曲線Ａ−曲線Ａ１１及び図４（ｃ）は、リファレンスセル２１及びメモリセル１１の特性がばらついて、オン電流の変化がやや急激となった場合を示している。このような変化は、リファレンスセル２１及びメモリセル１１の一方だけではなく、両方に発生する。リファレンスセル２１とメモリセル１１とは概ね同じ領域に、同じ構造で、同時に形成されているからである。この場合、リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬ及びビット線ＢＬの第２電圧Ｖ_ＢＬが参照電圧Ｖｒｅｆ以下になる時刻が、いずれもΔｔ１だけ速くなる。それにより、誤動作期間は、時刻ｔ２〜時刻ｔ３_Ａ１となる。そして、時刻ｔ３_Ａ１で、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅがコンパレータ５から出力される。これにより、時刻ｔ３_Ａ１〜時刻ｔ４の間にセンスアンプ９によりメモリセル１１のデータがセンスされる。

図４（ａ）の曲線Ａ−曲線Ａ１２及び図４（ｄ）は、リファレンスセル２１及びメモリセル１１の特性がばらついて、オン電流の変化がやや緩やかとなった場合を示している。このような変化も、同様に、リファレンスセル２１及びメモリセル１１の一方だけではなく、両方に発生する。リファレンスセル２１とメモリセル１１とは概ね同じ領域に、同じ構造で、同時に形成されているからである。この場合、リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬ及び及びビット線ＢＬの第２電圧Ｖ_ＢＬが参照電圧Ｖｒｅｆ以下になる時刻が、いずれもΔｔ２だけ遅くなる。それにより、誤動作期間は、時刻ｔ２〜時刻ｔ３_Ａ２となる。そして、時刻ｔ３_Ａ２で、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅがコンパレータ５から出力される。これにより、時刻ｔ３_Ａ２〜時刻ｔ４の間にセンスアンプによりメモリセル１１のデータがセンスされる。

このように、本発明では、メモリセル１１と同じ構造を有し、概ね同じ領域に同時に形成されたリファレンスセル２１を用いてセンスアンプ活性化信号を生成している。そのため、製造ばらつきなどにより、メモリセル１１のオン特性が設計と比較して変化した場合、リファレンスセル２１のオン特性も同様に変化する。それにより、設計変更や特別な処理を行わずに、そのオン特性に自動的に調整されたタイミングでセンスアンプ活性化信号を生成することができる。

図５は、不揮発性半導体記憶装置の動作方法とセル特性の変動との他の関係を示すグラフ及びタイミングチャートである。図５（ａ）は、基本的に図３と同様であり、リファレンスセル２１の関わるセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを出力する動作、及び、メモリセル１１に格納されたデータを読み出す動作の両方を同時に示している。ただし、参照電圧発生回路４の特性がばらついて、参照電圧Ｖｒｅｆがばらついた場合として、曲線Ｂ１、及び曲線Ｂ２を示している。

図５（ｂ）、図５（ｃ）及び図５（ｄ）は、それぞれ曲線Ｂ、曲線Ｂ１及び曲線Ｂ２の場合におけるセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅのタイミングチャートを示している。

図５（ａ）の曲線Ｂ及び図５（ｂ）は、図３の曲線Ｂの場合である。誤動作期間である時刻ｔ２〜時刻ｔ３の後、時刻ｔ３で、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅがコンパレータ５から出力される。これにより、時刻ｔ３〜時刻ｔ４の間にメモリセル１１のデータがセンスされる。

図５（ａ）の曲線Ｂ１及び図５（ｃ）は、参照電圧発生回路４の特性がばらついて、参照電圧Ｖｒｅｆがやや高くなった場合を示している。このような変化は、コンパレータ５及びセンスアンプ９の一方だけではなく、両方の比較動作に同様に影響する。コンパレータ５とセンスアンプ９とは同じ参照電圧Ｖｒｅｆを用いているからである。この場合、リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬ及びビット線ＢＬの第２電圧Ｖ_ＢＬが参照電圧Ｖｒｅｆ以下になる時刻が、いずれもΔｔ３だけ速くなる。それにより、誤動作期間は、時刻ｔ２〜時刻ｔ３_Ｂ１となる。そして、時刻ｔ３_Ｂ１で、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅがコンパレータ５から出力される。これにより、時刻ｔ３_Ｂ１〜時刻ｔ４_Ｂ１の間にセンスアンプ９によりメモリセル１１のデータがセンスされる。

図５（ａ）の曲線Ｂ２及び図５（ｄ）は、参照電圧発生回路４の特性がばらついて、参照電圧Ｖｒｅｆがやや低くなった場合を示している。このような変化も、同様に、コンパレータ５及びセンスアンプ９の一方だけではなく、両方の比較動作に同様に影響する。コンパレータ５とセンスアンプ９とは同じ参照電圧Ｖｒｅｆを用いているからである。この場合、リファレンスビット線ＲＢＬの第１電圧Ｖ_ＲＢＬ及び及びビット線ＢＬの第２電圧Ｖ_ＢＬが参照電圧Ｖｒｅｆ以下になる時刻が、いずれもΔｔ４だけ遅くなる。それにより、誤動作期間は、時刻ｔ２〜時刻ｔ３_Ｂ２となる。そして、時刻ｔ３_Ｂ２で、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅがコンパレータ５から出力される。これにより、時刻ｔ３_Ｂ２〜時刻ｔ４_Ｂ２の間にセンスアンプによりメモリセル１１のデータがセンスされる。

このように、本発明では、メモリセル１１と同じ構造を有し、概ね同じ領域に同時に形成されたリファレンスセル２１を用いてセンスアンプ活性化信号を生成している。加えて、センスアンプ９の参照電圧Ｖｒｅｆと同じ参照電圧Ｖｒｅｆを用いてコンパレータ５で比較を行っている。そのため、製造ばらつきなどにより、参照電圧Ｖｒｅｆを発生する参照電圧発生回路４の特性が設計と比較して変化した場合、センスアンプ９及びコンパレータ５に供給される参照電圧Ｖｒｅｆが同時に変化する。それにより、変更や特別な処理を行わずに、その参照電圧Ｖｒｅｆに自動的に調整されたタイミングでセンスアンプ活性化信号を生成することができる。ここで、異なる二つの参照電圧発生回路４を用いている場合でも、同じ回路構成で近接して設けられている等、特性が設計と比較して互いに同様に変化する場合には、同様の効果を得ることができる。

本発明により、製造歩留まりを低下させることなく、アクセス時間のうちメモリセルの特性で決まる時間を最短にすることができる（ワーストのセル特性でタイミング設計をする必要がない）。

すなわち、センスアンプを活性化するタイミングをメモリセルのオン電流に基づいて生成する本発明によれば、メモリセル特性が改善した場合、自動的にアクセス時間が短くなるので、自動的に性能の向上すなわち高速動作を実現できる。一方、メモリセル特性が悪くなった場合、自動的にアクセス時間が長くなるだけで、誤動作をすることはない。すなわち、これまで誤動作により不良品となっていたものが正常品となるので、製造歩留まりの低下を防止することができる。その効果をより大きく発揮させるためには、リファレンスセルをメモリセルアレイ内に置くことが好ましい。その場合、リファレンスセルの特性（オン電流）がメモリセルの特性と同等とすることに加えて、リファレンスセルとリファレンスビット線の寄生容量との組み合わせがメモリセルとビット線の寄生容量との組み合わせと同等とすることで、センスアンプを活性化するタイミングをより最適化することができ、より好ましい。

また、本発明により、センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを発生する回路構成を簡単な回路で実現できる。

センスアンプ活性化のタイミングを生成する（センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを発生する）ためのメモリセル（リファレンスセル２１）は、消去状態のメモリセルでよい。したがって、予め特別な閾値電圧を有するように、そのメモリセルに書き込みを行う必要がない。また、メモリセル１１のデータを消去するときにも、リファレンスセル２１の消去を禁止する必要もない。また、センスアンプ９の参照電圧Ｖｒｅｆは定電圧でよく、例えば、セル特性に合わせて最適な参照電圧を生成するために、他のリファレンスセルを用いるなど、特別な参照電圧発生回路は必要ない。さらに、参照電圧Ｖｒｅｆはセンスアンプ活性化タイミングを発生させるコンパレータ５の参照電圧Ｖｒｅｆと同じでよいので、何種類も電圧を作る必要はない。

更に、本発明では、リファレンスカラム３のリファレンスセル２１（例示：消去ビット）のリファレンスビット線ＲＢＬがプリチャージされた後、プリチャージ電圧Ｖｐｒｅよりも低いリファレンス電圧Ｖｒｅｆ以下になったことを検出してセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを生成し、当該センスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを所定時間遅延させることによって、センス可能期間内にセンスアンプ９が活性化されるようにした。このとき、メモリセルアレイ２の選択ビット線ＢＬのセンスアンプ９に供給される参照電圧Ｖｒｅｆは、リファレンスカラム３のコンパレータ５に供給される電圧Ｖｒｅｆと同じため、参照電圧Ｖｒｅｆが変化したとしても、常に適切なタイミングでセンスアンプ９を活性化することができる。

また、リファレンスカラム３をメモリセルアレイ２と同じ領域（又は、メモリセルアレイ２の一辺）に作ることにより、デバイス上のばらつきを低減することができ、タイミング生成の精度を更に向上させることができる。

従って本発明によれば、メモリセル特性に合わせた最適なタイミングで、かつ簡単な回路構成でセンスアンプ活性化信号Ｓ／Ａ ｅｎａｂｌｅを発生できるため、チップ面積を小さくできるダイナミックセンスアンプの特長を損なうことなく、高い歩留まりを維持したまま、高速な読み出し動作を実現できる。

図１は、本発明の不揮発性半導体記憶装置の実施の形態の構成を示すブロック図である。 図２は、本発明の不揮発性半導体記憶装置の実施の形態の動作を示すフロー図である。 図３は、不揮発性半導体記憶装置の動作方法の実施の形態を示すグラフである。 図４は、不揮発性半導体記憶装置の動作方法とセル特性の変動との関係を示すグラフ及びタイミングチャートである。 図５は、不揮発性半導体記憶装置の動作方法とセル特性の変動との他の関係を示すグラフ及びタイミングチャートである。

符号の説明

１ 不揮発性半導体記憶装置
２ メモリセルアレイ
３ リファレンスカラム
４ 参照電圧発生回路
５ コンパレータ
６ 遅延回路
７ Ｘデコーダ
８ プリチャージ回路
９ センスアンプ
１０ Ｙデコーダ
１１ メモリセル
１２ リファレンスセル

Claims (10)

1. メモリセルと同じ構造を有するリファレンスセルと、
   前記リファレンスセルに接続されたリファレンスビット線の電圧が、設定電圧以下になったことを検出して、前記メモリセルのセンスアンプの駆動用の制御信号を出力する検出回路と
   を具備する
   不揮発性半導体記憶装置。
2. 請求項１に記載の不揮発性半導体記憶装置において、
   前記リファレンスセルは、データが書き込まれた前記メモリセル及びデータが消去された前記メモリセルのうちの電流供給能力の大きいものと同じ電流供給能力を有する
   不揮発性半導体記憶装置。
3. 請求項１又は２に記載の不揮発性半導体記憶装置において、
   前記設定電圧は、前記センスアンプの参照電圧と等しい
   不揮発性半導体記憶装置。
4. 請求項１乃至３のいずれか一項に記載の不揮発性半導体記憶装置において、
   前記検出回路は、比較回路であり、前記リファレンスビット線の電圧と前記設定電圧とを比較して、前記リファレンスビット線の電圧が前記設定電圧以下になったとき、前記制御信号を出力する
   不揮発性半導体記憶装置。
5. 請求項１乃至４のいずれか一項に記載の不揮発性半導体記憶装置において、
   前記検出回路と前記センスアンプとの間に、遅延回路を有する
   不揮発性半導体記憶装置。
6. （ａ）不揮発性半導体記憶装置において、メモリセルと同じ構造を有するリファレンスセルに接続されたリファレンスビット線の第１電圧を、プリチャージ電圧にプリチャージするステップと、
   （ｂ）前記リファレンスビット線の前記プリチャージに応答して、前記リファレンスセルに接続されたワード線に読み出し電圧を与えるステップと、
   （ｃ）前記リファレンスビット線の前記第１電圧が、設定電圧以下になったことを検出するステップと、
   （ｄ）前記検出に応答して、前記メモリセルのセンスアンプを駆動するステップと
   を具備する
   不揮発性半導体記憶装置の動作方法。
7. 請求項６に記載の不揮発性半導体記憶装置の動作方法において、
   前記（ａ）ステップは、
   （ａ１）前記メモリセルに接続されたビット線の第２電圧を、前記プリチャージ電圧にプリチャージするステップを備え、
   前記（ｂ）ステップは、
   （ｂ１）前記ビット線の前記プリチャージに応答して、前記メモリセルに接続された前記ワード線に前記読み出し電圧を与えるステップを備え、
   前記（ｄ）ステップは、
   （ｄ１）前記駆動された前記センスアンプにより、前記ビット線の前記第２電圧と参照電圧とに基づいて、前記メモリセルのデータを読み出す
   不揮発性半導体記憶装置の動作方法。
8. 請求項６又は７に記載の不揮発性半導体記憶装置の動作方法において、
   前記リファレンスセルは、データが書き込まれた前記メモリセル及びデータが消去された前記メモリセルのうちの電流供給能力の大きいものと同じ電流供給能力を有する
   不揮発性半導体記憶装置の動作方法。
9. 請求項６乃至８に記載の不揮発性半導体記憶装置の動作方法において、
   前記設定電圧は、前記センスアンプの参照電圧と等しい
   不揮発性半導体記憶装置の動作方法。
10. 請求項６乃至９のいずれか一項に記載の不揮発性半導体記憶装置の動作方法において、
    前記（ｄ）ステップは、
    （ｄ２）前記検出に応答して、所定の時間だけ遅延させて前記センスアンプを駆動するステップを備える
    不揮発性半導体記憶装置の動作方法。

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