JP2002334577A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 センス動作速度を低下させることなく、ま
た、メモリセルに必要以上の電荷を供給することなく、
省電力化が可能な半導体集積回路装置を提供する。 【解決手段】 外部電源電位ｅｘｔ．Ｖｄｄを低下さ
せ、オーバドライブ方式のセンスアンプ動作電圧発生回
路４００に直接供給する。プリチャージ中、ＶＤＣ回路
４１０は外部電源電位ｅｘｔ．Ｖｄｄが仕様上の下限値
より低い場合に外部電源電位ｅｘｔ．Ｖｄｄと等しい電
位をセンス電源線ＶＳＨに供給し、仕様上の下限値より
高い場合に仕様上の下限値に等しい電位をセンス電源線
ＶＳＨに供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、半導体集積回路
装置に関し、さらに詳しくは、センスアンプに供給する
内部電源電圧を生成する回路を含む半導体集積回路装置
に関するものである。

【０００２】

【従来の技術】近年の半導体集積回路装置の動作電源電
圧の低下は著しい。その一例としてダイナミック・ラン
ダム・アクセス・メモリ（ＤＲＡＭ）のメモリセルに書
込されるＨデータに等しく、センスアンプの動作電源電
位であるアレイ動作電位Ｖｄｄｓに注目する。

【０００３】一般にアレイ動作電位Ｖｄｄｓは外部電源
電位ｅｘｔ．Ｖｄｄから内部降圧された電位である。こ
のアレイ動作電位Ｖｄｄｓはメモリセル容量を構成する
絶縁膜の信頼性から決定される。近年の設計ルールの縮
小に伴う絶縁膜の薄膜化により膜にかかる電位差を低減
する必要があるため、絶縁膜の薄膜化によりアレイ動作
電位Ｖｄｄｓを低下する必要が生じている。

【０００４】しかしながら、アレイ動作電位Ｖｄｄｓレ
ベルの低下はアレイ動作マージンの観点からは不利であ
る。

【０００５】図７はＤＲＡＭ内のメモリセルアレイ部の
構成を示す回路図である。図７を参照して、ＤＲＡＭ内
のメモリセルアレイ部はセンスアンプ３０とビット線イ
コライズ回路２０とメモリセル１０とを含む。

【０００６】センスアンプ３０は、ＰチャネルＭＯＳト
ランジスタＰ１、Ｐ２とＮチャネルＭＯＳトランジスタ
Ｎ１、Ｎ２とを含む。

【０００７】ＰチャネルＭＯＳトランジスタＰ１はノー
ドＡ３とＰチャネルＭＯＳトランジスタＰ３との間に接
続され、ＰチャネルＭＯＳトランジスタＰ２はノードＡ
４とＰチャネルＭＯＳトランジスタＰ３との間に接続さ
れる。

【０００８】また、ＮチャネルＭＯＳトランジスタＮ１
はノードＡ３とＮチャネルＭＯＳトランジスタＮ３との
間に接続され、ＮチャネルＭＯＳトランジスタＮ２はノ
ードＡ４とＮチャネルＭＯＳトランジスタＮ３との間に
接続される。

【０００９】ＰチャネルＭＯＳトランジスタＰ１および
ＮチャネルＭＯＳトランジスタＮ１のゲートはともにノ
ードＡ４に接続され、ＰチャネルＭＯＳトランジスタＰ
２およびＮチャネルＭＯＳトランジスタＮ２のゲートは
ともにノードＡ３に接続される。なおノードＡ３はビッ
ト線ＢＬと接続され、ノードＡ４はビット線ＺＢＬと接
続される。

【００１０】ＰチャネルＭＯＳトランジスタＰ３のソー
スはセンス電源線ＶＳＨ（配線抵抗Ｒ１）を介して内部
電源電圧発生回路（ＶＤＣ）に接続され、そのゲートは
ノードＺＳＯＰに接続される。

【００１１】また、ＮチャネルＭＯＳトランジスタＮ３
はノードＶＳＬ（配線抵抗Ｒ２）を介して接地される。

【００１２】ビット線イコライズ回路２０は、ビット線
ＢＬとＺＢＬとの間に接続されたＮチャネルＭＯＳトラ
ンジスタＮ４と、ビット線ＢＬとＺＢＬとの間に直列に
接続されたＮチャネルＭＯＳトランジスタＮ５，Ｎ６と
を含む。ＮチャネルＭＯＳトランジスタＮ４〜Ｎ６のゲ
ートはともにノードＡ２に接続される。また、Ｎチャネ
ルＭＯＳトランジスタＮ５とＮ６との接続点はノードＡ
１と接続される。ノードＡ２はビット線イコライズ信号
ＢＬＥＱを受け、ノードＡ１はビット線電位ＶＢＬを受
ける。ビット線イコライズ回路２０はビット線イコライ
ズ信号ＢＬＥＱが活性化レベルのＨレベルになったこと
に応答して、ビット線ＢＬとＺＢＬの電位をビット線電
位Ｖｂｌにイコライズする。なお、ビット線電位Ｖｂｌ
はアレイ動作電位Ｖｄｄｓ／２である。

【００１３】メモリセル１０は、アクセス用のＮチャネ
ルＭＯＳトランジスタＮ７と情報記憶用のキャパシタＣ
１とを含む。メモリセル１０のＮチャネルＭＯＳトラン
ジスタＮ７のゲートは対応する行のワード線ＷＬに接続
される。ＮチャネルＭＯＳトランジスタＮ７はビット線
ＢＬとキャパシタＣ１の一方電極（ストレージノードＳ
Ｎ）との間に接続される。キャパシタＣ１の他方電極は
セルプレート電位Ｖｃｐを受ける。ワード線ＷＬは、メ
モリセル１０を活性化させる。ビット線対ＢＬ，ＺＢＬ
は、選択されたメモリセルとデータ信号の入出力を行
う。

【００１４】以下において、メモリセル１０がＨデータ
を保持している場合のデータ読出動作について説明す
る。

【００１５】図８は図７に示したセンスアンプ３０の動
作を示すタイミングチャートである。

【００１６】図８を参照して、時刻Ｔ１以前は待機状態
であり、ビット線イコライズ回路２０において、ビット
線イコライズ信号ＢＬＥＱがＨレベルとなっている。よ
って、ビット線イコライズ回路２０のＮチャネルＭＯＳ
トランジスタＮ４〜Ｎ６がオンされた状態となってい
る。その結果、時刻Ｔ１以前では、ビット線対ＢＬ，Ｚ
ＢＬ上の電位は、Ｈデータの電位であるアレイ動作電位
ＶｄｄｓとＬデータの電位である接地電位ＧＮＤとの中
間電位であるビット線電位Ｖｂｌにプリチャージされ
る。

【００１７】時刻Ｔ１でワード線ＷＬをＨレベルに活性
化すると、メモリセル１０内のＮチャネルＭＯＳトラン
ジスタＮ７がオンされ、ビット線ＢＬにメモリセル１０
に保持されていたＨデータが伝達される。その結果、ビ
ット線線ＢＬの電位がビット線電位Ｖｂｌより微小電位
ｄＶだけ上昇する。一方、ビット線ＺＢＬの電位はビッ
ト線電位Ｖｂｌのままであるため、ビット線対ＢＬ，Ｚ
ＢＬに電位差が生じる。

【００１８】時刻Ｔ２には、センスアンプ活性化信号Ｚ
Ｓ０Ｐ，Ｓ０ＮがそれぞれＬレベル，Ｈレベルとなるこ
とからＰチャネルＭＯＳトランジスタＰ３およびＮチャ
ネルＭＯＳトランジスタＮ３がそれぞれオンされ、セン
スアンプ３０が活性化される。その結果、ビット線ＢＬ
とビット線ＺＢＬとの電位差が増幅され、ビット線ＢＬ
およびメモリセル１０のストレージノードＳＮがＨデー
タの電位であるアレイ動作電位Ｖｄｄｓに引き上げられ
るとともに、ビット線ＺＢＬの電位がビット線電位ＶＢ
Ｌから接地電位ＧＮＤまで下げられる。

【００１９】ここで、センスアンプ３０を構成するＰチ
ャネルＭＯＳトランジスタＰ１、Ｐ２のしきい値電位を
ともに電位Ｖｔｈｐとし、同じくセンスアンプ３０を構
成するＮチャネルＭＯＳトランジスタＮ１，Ｎ２のしき
い値電位をともに電位Ｖｔｈｎとする。時刻Ｔ２におい
てセンスアンプ３０が動作を開始するためには、Ｐチャ
ネルＭＯＳトランジスタＰ１，Ｐ２のゲートソース電位
Ｖｇｓが電位Ｖｔｈｐよりも大きくならなければなら
ず、同じくＮチャネルＭＯＳトランジスタＮ１，Ｎ２の
ゲートソース電位Ｖｇｓが電位Ｖｔｈｐよりも大きくな
らなければならない。微小電位ｄＶを無視すると、ゲー
ト−ソース電位Ｖｇｓは次式であらわされる。

【００２０】Ｖｇｓ＝Ｖｂｌ＝Ｖｄｄｓ／２ よってセンスアンプ３０が動作するためには、アレイ動
作電位Ｖｄｄｓについて次式の関係が必要となる。

【００２１】 Ｖｄｄｓ＞ｍａｘ（２×Ｖｔｈｎ，２×｜Ｖｔｈｐ｜） … （１） よって、センス電源線ＶＳＨ上でのアレイ動作電位Ｖｄ
ｄｓは（１）式が成立するような電位である必要があ
る。

【００２２】また、センスアンプ３０の初期の動作速度
は、センスアンプ３０内の各ＭＯＳトランジスタでのゲ
ートソース電位Ｖｇｓと各ＭＯＳトランジスタのしきい
値電圧Ｖｔｈｐ、Ｖｔｈｎの差であるＶｇｓ−｜Ｖｔｈ
ｐ｜、Ｖｇｓ−Ｖｔｈｎで決定される。

【００２３】以上の点から、製造プロセスの変動によ
り、各トランジスタのしきい値電圧Ｖｔｈｐ、Ｖｔｈｎ
が変動した場合、アレイ動作電位Ｖｄｄｓの低下はセン
スアンプ３０の動作マージン不足を招く。さらに、アレ
イ動作電位Ｖｄｄｓの低下により十分なＶｇｓ−｜Ｖｔ
ｈｐ｜、またはＶｇｓ−Ｖｔｈｎが得られなくなった場
合、センスアンプ３０の動作時間が増加する。

【００２４】一方、図８の時刻Ｔ２以降のセンスアンプ
３０動作中のセンス電源線ＶＳＨおよびノードＶＳＬ上
の電位は、センス電源線ＶＳＨおよびノードＶＳＬの配
線抵抗、ＶＤＣ回路４０の応答速度等に依存して過渡的
に変動する。すなわち、センス電源線ＶＳＨの電位は時
刻Ｔ３で最も低下し、ノードＶＳＬの電位は時刻Ｔ３で
最も上昇する。このようなセンス動作中のセンス電源線
ＶＳＨおよびノードＶＳＬ上の電位の変動は、センスア
ンプ３０の動作速度を大幅に悪化させる。

【００２５】以上に示したアレイ動作電位Ｖｄｄｓの低
下に伴うセンスアンプ３０の動作マージン不足を解消す
るため、センス電源線ＶＳＨに電荷を供給する方法とし
て、「オーバードライブ方式」が提案されている。 ［第１のオーバードライブ方式］オーバードライブ方式
の一例として、特開平１１−２５０６６５号公報および
Takasi Kono,1999 Symposium on VLSI Circuits Digest
of Technical Papers,P123-124に提案されたオーバー
ドライブセンス方式について説明する。

【００２６】図９はオーバードライブ方式のセンスアン
プ駆動駆動回路を含むＤＲＡＭ内のメモリセルアレイ部
の構成を示す回路図である。

【００２７】図９を参照して、図７の回路図中のＶＤＣ
回路４０の代わりにセンスアンプ動作電圧発生回路９０
を設置している。

【００２８】図１０は図９中のセンスアンプ動作電圧発
生回路９０の回路図である。図１０を参照して、センス
アンプ動作電圧発生回路９０は基準電位発生回路１００
とセレクタ回路１５０とシフタ回路１６０とＶＤＣ回路
１７０とＰチャネルドライバ回路２００とデカップルコ
ンデンサＣ２とを含む。

【００２９】基準電位発生回路１００は外部電源電位ｅ
ｘｔ．Ｖｄｄのノイズを除去するためのロウパスフィル
ター（ＬＰＦ）１１０と、定電流回路１２０と、所定の
電圧を出力する出力回路１３０とを含む。なお、出力回
路１３０は第１参照電位出力段１３１と第２参照電位出
力段１３６とを含む。

【００３０】ロウパスフィルタ１１０は外部電源ノード
ｅｘｔ．Ｖｄｄと接地ノードＧＮＤとの間に直列に接続
された抵抗Ｒ２０とコンデンサＣ２０とを含み、外部電
源電位ｅｘｔ．Ｖｄｄ上のノイズを除去した電位を定電
流回路１２０に出力する。

【００３１】定電流回路１２０はノードＡ５にソースが
接続されゲートおよびドレインがノードＡ６に接続され
るＰチャネルＭＯＳトランジスタＰ１０と、ノードＡ６
と接地ノードＧＮＤとの間に接続されゲートがノードＡ
７に接続されるＮチャネルＭＯＳトランジスタＮ１０
と、ノードＡ５とＰチャネルＭＯＳトランジスタＰ１１
のソースとの間に接続される抵抗Ｒ２１と抵抗Ｒ２１と
ノードＡ７との間に接続されゲートがノードＡ６に接続
されるＰチャネルＭＯＳトランジスタＰ１１と、ソース
が接地ノードＧＮＤに接続されドレインおよびゲートが
ノードＡ７に接続されるＮチャネルＭＯＳトランジスタ
Ｎ１１とを含む。

【００３２】定電流回路１２０は、外部電源電位ｅｘ
ｔ．Ｖｄｄに依存しない定電流Ｉｒを発生する。

【００３３】出力回路１３０内の第１参照電位出力段１
３１はＰチャネルＭＯＳトランジスタＰ１２〜Ｐ１５で
構成される。ＰチャネルＭＯＳトランジスタＰ１２は単
純に定電流Ｉｒを供給し、ＰチャネルＭＯＳトランジス
タＰ１３〜Ｐ１５は抵抗として機能することで第１参照
電位出力段１３１はアレイ動作電位Ｖｄｄｓと等しい電
位Ｖｒｅｆｓを出力する。また、第２参照電位出力段１
３６はＰチャネルＭＯＳトランジスタＰ１６〜Ｐ１９で
構成され、メモリセルアレイ部の周辺回路で使用される
内部電位Ｖｄｄｐと等しい電位Ｖｒｅｆｐを出力する。

【００３４】セレクタ回路１５０は、第２参照電位電位
出力段１３６と接続されたトランスファゲート１５１
と、第１参照電位出力段１３１と接続されたトランスフ
ァゲート１５２と、インバータ１５３とを含む。トラン
スファゲート１５１、１５２の各ゲートには、ロウ系回
路を非活性化する信号ＰＲＥが入力され、信号ＰＲＥが
Ｈレベルのときに電位Ｖｒｅｆｐを出力し、信号ＰＲＥ
がＬレベルのときに電位Ｖｒｅｆｓを出力する。

【００３５】シフタ回路１６０はノードＡ１０とノード
Ａ１２との間に接続されゲートにセレクタ回路１５０の
出力信号を受けるＮチャネルＭＯＳトランジスタＮ２０
と、ノードＡ１０と接地ノードＧＮＤとの間に接続され
ゲートがノードＡ１１に接続されるＮチャネルＭＯＳト
ランジスタＮ２２と、ノードＡ１２とノードＡ１１との
間に接続され、ゲートにセンス電源線ＶＳＨの電位を受
けるＮチャネルＭＯＳトランジスタＮ２１と、ノードＡ
１１にゲートおよびドレインが接続され接地ノードＧＮ
Ｄにソースが接続されるＮチャネルＭＯＳトランジスタ
Ｎ２３とを含む。シフタ回路１６０のノードＡ１０から
は信号ＲＥＦが出力され、ノードＡ１１からは信号ＳＩ
Ｇが出力される。

【００３６】ＶＤＣ回路１７０は、差動増幅回路で構成
されるコンパレータ１８０とセンス電源線ＶＳＨと外部
電ノードｅｘｔ．Ｖｄｄとに接続されたＰチャネルＭＯ
Ｓトランジスタ１９１を含むＰチャネルドライバ回路１
９０とを含む。

【００３７】コンパレータ１８０は外部電源電位ｅｘ
ｔ．Ｖｄｄが与えられているノードＡ１３にソースが接
続されゲートおよびドレインがノードＡ１４に接続され
るＰチャネルＭＯＳトランジスタＰ２０と、ノードＡ１
４とノードＡ１６との間に接続されゲートに信号ＳＩＧ
を受けるＮチャネルＭＯＳトランジスタＮ２４と、ノー
ドＡ１３とノードＡ１５との間に接続されゲートがノー
ドＡ１４に接続されるＰチャネルＭＯＳトランジスタＰ
２１と、ノードＡ１５とノードＡ１６との間に接続さ
れ、そのゲートに信号ＲＥＦを受けるＮチャネルＭＯＳ
トランジスタＮ２５と、ノードＡ１６と接地ノードＧＮ
Ｄとの間に接続されゲートに外部電源電位ｅｘｔ．Ｖｄ
ｄを受けるＮチャネルＭＯＳトランジスタＮ２６とを含
む。

【００３８】Ｐチャンネルドライバ回路１９０内のＰチ
ャネルＭＯＳトランジスタＰ２２はコンパレータ１８０
からの出力電位をゲートに受け、センス電源線ＶＳＨに
電位を供給する。

【００３９】シフタ回路１６０から出力される信号ＳＩ
Ｇおよび信号ＲＥＦは、それぞれセレクタ回路１５０か
ら出力される電位，センス電源線ＶＳＨの電位のほぼ半
分のレベルを中心に変化するため、これらを受けるコン
パレータ１８０内のＮチャネルＭＯＳトランジスタＮ２
４、Ｎ２５はノードＡ１６の電位が接地電位近くでも飽
和領域で動作することが可能となり、その結果Ｐチャネ
ルドライバ回路１９０内のＰチャネルＭＯＳトランジス
タＰ２２のゲートソース間電位Ｖｇｓを大きくすること
が可能となる。つまり、ＰチャネルＭＯＳトランジスタ
Ｐ２２のトランジスタサイズを比較的小さいサイズにし
ても、十分な電流供給能力を有するＶＤＣ回路が実現で
きる。

【００４０】Ｐチャネルドライバ回路２００は内部電位
ノードＶｄｄｐとセンス電源線ＶＳＨとの間に接続され
たＰチャネルＭＯＳトランジスタＰ２３とＰチャネルＭ
ＯＳトランジスタチャネルＰ２３のゲートに接続された
インバータ２０２とを含む。

【００４１】Ｐチャネルドライバ回路２００のＰチャネ
ルＭＯＳトランジスタＰ２３は、信号ＰＲＥがＨレベル
のときにオンされ、センス電源線ＶＳＨに内部電位Ｖｄ
ｄｐを供給する。

【００４２】以上の回路構成を示すオーバードライブ方
式のセンスアンプ動作電圧発生回路９０の動作について
説明する。

【００４３】図１１は図１０に示したセンスアンプ動作
電圧発生回路９０の動作を示すタイミングチャートであ
る。

【００４４】図１１を参照して、時刻Ｔ４以前のプリチ
ャージ時は信号ＰＲＥはＨレベルであるため、セレクタ
回路１５０より出力される出力信号は電位Ｖｒｅｆｐと
なる。よって、プリチャージ時ではＶＤＣ回路１７０か
らセンス電源線ＶＳＨに電位Ｖｒｅｆｐ＝内部電位Ｖｄ
ｄｐが供給される。一方、プリチャージ電位供給回路２
００内のＰチャネルＭＯＳトランジスタＰ２３もオンさ
れることから、プリチャージ電位供給回路２００からセ
ンス電源線ＶＳＨに内部電位Ｖｄｄｐが供給される。

【００４５】以上の結果、時刻Ｔ４以前の信号ＰＲＥが
Ｈレベルの場合には、プリチャージ時においては、セン
ス電源線ＶＳＨおよびデカップルコンデンサＣ２には内
部電位Ｖｄｄｐが常時供給されている状態となる。

【００４６】ここで、ワード線ＷＬが活性化される時刻
Ｔ４以前において、信号ＰＲＥがＬレベルとなる。この
結果、Ｐチャネルドライバ２００のＰチャネルＭＯＳト
ランジスタＰ２３がオフとなるため、センス電源線ＶＳ
ＨおよびデカップルコンデンサＣ２は内部電位Ｖｄｄｐ
から切り離された状態となる。なお、セレクタ回路１５
０から出力される電位は電位Ｖｒｅｆｓとなるため、Ｖ
ＤＣ回路１７０からセンス電源線ＶＳＨに供給される電
位はアレイ動作電位Ｖｄｄｓとなる。

【００４７】時刻Ｔ５でセンスアンプ活性化信号Ｓ０
Ｎ、ＺＳ０ＰがそれぞれＨレベル、Ｌレベルとなること
でセンスアンプ３０の動作が開始されると、デカップル
コンデンサＣ２に蓄積された電荷がセンス電源線ＶＳＨ
に流れ込む。その結果、センス電源線ＶＳＨの電位がア
レイ動作電位Ｖｄｄｓより低下する程度が緩和され、セ
ンスアンプ動作が高速化される。

【００４８】なお、デカップルコンデンサＣ２の容量を
適切に設定すれば、センス動作中のセンス電源線ＶＳＨ
の電位をＨデータ電位であるアレイ動作電位Ｖｄｄｓに
等しくすることは可能である。しかしながら、時刻Ｔ４
にてＶＤＣ回路１７０がセンス電源線ＶＳＨに供給する
電位はアレイ動作電位Ｖｄｄｓとなっているため、セン
ス動作時にデカップル容量に蓄積された電荷が不足して
いたためにセンス電源線ＶＳＨの電位がアレイ動作電位
Ｖｄｄｓ以下となった場合でも、ＶＤＣ回路１７０が不
足した電荷を供給する。よって、センス電源線ＶＳＨの
電位はアレイ動作電位Ｖｄｄｓに保たれる。

【００４９】図１０に示した回路構成を有するセンスア
ンプ動作電圧発生回路９０を用いたセンス動作では、従
来のセンスアンプと比較して、センス動作初期のセンス
スピードを上げることが可能であり、低いアレイ動作電
位Ｖｄｄｓを設定した場合でも十分なセンスマージンを
確保することが可能である。

【００５０】なぜなら、センスアンプ動作電圧発生回路
９０を用いたセンス動作では、センス動作初期におい
て、センスアンプ３０内の各ＭＯＳトランジスタのゲー
トソース電位Ｖｇｓが従来のＶｄｄｓ／２からＶｄｄｐ
−Ｖｄｄｓ／２とＶｄｄｐ−Ｖｄｄｓだけ拡大するから
である。

【００５１】図１０に示した回路構成を有するセンスア
ンプ動作電圧発生回路９０を用いたセンス動作では、外
部電源電位ｅｘｔ．Ｖｄｄと内部電位Ｖｄｄｐとアレイ
動作電位Ｖｄｄｓとが以下の関係を有する場合には有効
である。

【００５２】外部電源電位ｅｘｔ．Ｖｄｄ＞内部電位Ｖ
ｄｄｐ＞アレイ動作電位Ｖｄｄｓ ［第２のオーバードライブ方式］オーバードライブ方式
の他の例として、特開平１１−２５０６６５号公報に提
案されたオーバードライブセンス方式について説明す
る。

【００５３】図１２は第２のオーバードライブ方式のセ
ンスアンプ駆動駆動回路の回路図である。

【００５４】図１２を参照して、センスアンプ動作電圧
発生回路３００は、アレイ動作電位Ｖｄｄｓと等しい電
位Ｖｒｅｆｓを出力する基準電位発生回路３０１とＶＤ
Ｃ回路３０６とＰチャネルドライバ回路３０７とデカッ
プルコンデンサＣ３とを含む。

【００５５】基準電位発生回路３０１はアレイ動作電位
Ｖｄｄｓと等しい参照電位Ｖｒｅｆｓを発生し、ＶＤＣ
回路３０６に出力する。

【００５６】ＶＤＣ回路３０６はコンパレータ３０２と
Ｐチャネルドライバ回路３０３とを含む。なお、コンパ
レータ３０２はＰチャネルＭＯＳトランジスタＰ２０，
Ｐ２１とＮチャネルＭＯＳトランジスタＮ２４，Ｎ２
５，Ｎ２６とから構成される差動増幅回路であり、Ｎチ
ャネルＭＯＳトランジスタＮ２４のゲートにはセンス電
源線ＶＳＨの電位が、ＮチャネルＭＯＳトランジスタＮ
２５のゲートには参照電位Ｖｒｅｆｓが入力される。Ｐ
チャネルドライバ回路３０３は外部電源電位ｅｘｔ．Ｖ
ｄｄとセンス電源線ＶＳＨとの間に接続されたＰチャネ
ルＭＯＳトランジスタＰ２２を含む。

【００５７】Ｐチャネルドライバ回路３０７はＰチャネ
ルＭＯＳトランジスタＰ３０を含み、ＰチャネルＭＯＳ
トランジスタＰ３０は外部電源ノードｅｘｔ．Ｖｄｄと
センス電源線ＶＳＨとの間に接続され、そのゲートには
信号φが入力される。

【００５８】以上の回路構成を有するセンスアンプ動作
電圧発生回路３００の動作について説明する。

【００５９】図１３は、図１２に示したセンスアンプ動
作電圧発生回路９０の動作を示すタイミングチャートで
ある。

【００６０】図１３を参照して、時刻Ｔ６以前は、信号
φはＬレベルであり、その結果ＰチャネルＭＯＳトラン
ジスタＰ３０はオンされ、センス電源線ＶＳＨは外部電
源電位ｅｘｔ．Ｖｄｄにプリチャージされている。

【００６１】時刻Ｔ６にセンスアンプ活性化信号ＳＯ
Ｎ、ＺＳＯＰがそれぞれＨレベル、Ｌレベルとなること
により、センスアンプ３０の動作が開始されると、セン
スアンプ３０の各ＭＯＳトランジスタのゲートソース電
位Ｖｇｓが従来より大きくなる。また、信号φは時刻Ｔ
７までＬレベルであり、センス電源線ＶＳＨには外部電
源電位ｅｘｔ．Ｖｄｄが供給されていることから、セン
スアンプの動作が高速化される。一方、時刻Ｔ７以降に
センス動作に必要な電荷が不足する場合には、ＶＤＣ回
路３０６から電荷が供給され、センス電源線ＶＳＨの電
位はアレイ動作電位Ｖｄｄｓに保たれる。

【００６２】

【発明が解決しようとする課題】以上に示したオーバー
ドライブ方式のセンスアンプ動作電圧発生回路９０また
はセンスアンプ動作電圧発生回路３００を用いてセンス
動作を行うことにより、図８中の時刻Ｔ３に見られるよ
うなセンス動作中のセンス電源線ＶＳＨの電位の大幅な
低下は起こらない。よって、センス動作を速くすること
は可能となる。

【００６３】しかしながら、オーバードライブ方式のセ
ンスアンプ動作電圧発生回路を含む半導体集積回路にお
いて、省電力化を目的として外部電源電位ｅｘｔ．Ｖｄ
ｄを低下した場合に問題が生じる。

【００６４】省電力化を目的として、オーバードライブ
方式のセンスアンプ動作電圧発生回路を含む半導体集積
回路装置に供給する外部電源電位ｅｘｔ．Ｖｄｄが低下
した結果、外部電源電位ｅｘｔ．Ｖｄｄ＝内部電位Ｖｄ
ｄｐとなる場合を考える。

【００６５】このとき、オーバードライブ方式のセンス
アンプ動作電圧発生回路９０、３００において、プリチ
ャージ中のデカップルコンデンサＣ２、Ｃ３にはともに
外部電源電位ｅｘｔ．Ｖｄｄが供給されることとなる。
ここで、外部電源電位ｅｘｔ．Ｖｄｄは仕様上の許容範
囲内で変動するため、プリチャージ中のデカップルコン
デンサＣ２、Ｃ３に蓄積される電荷量も変動することと
なる。

【００６６】蓄積された電荷量がセンス動作において必
要な電荷量より少ない場合はＶＤＣ回路１７０、３０６
が不足分の電荷量を供給することから問題はない。しか
しながら外部電源電位ｅｘｔ．Ｖｄｄの変動により、蓄
積された電荷量がセンス動作において必要な電荷量より
多い場合は、センス動作中のセンス電源線ＶＳＨの電位
がＨデータ電位より高くなることから、メモリセルの信
頼性の観点から好ましくない。

【００６７】具体的には、デカップルコンデンサＣ２、
Ｃ３の容量をＣｄ、ビット線ＢＬまたはＺＢＬの総負電
荷量をＣｂａ、センス電源線ＶＳＨのプリチャージ電位
をＶｐｒｅ、ビット線のプリチャージレベルをＶｂｌ
（＝Ｖｄｄｓ／２）とすると、 Ｃｄ×（Ｖｐｒｅ−Ｖｄｄｓ）＝Ｃｂａ×Ｖｂｌ … （２） が成立するプリチャージ電位Ｖｐｒｅより高い外部電源
電位ｅｘｔ．Ｖｄｄの場合は、センス動作中のセンス電
源線ＶＳＨの電位がＨデータ電位より高くなり、メモリ
セルの信頼性の観点から好ましくない。

【００６８】この発明の目的は、センスアンプの動作速
度を低下させることなく、また、メモリセルに必要以上
の電荷を供給することなく、省電力化が可能な半導体集
積回路装置を提供することである。

【００６９】

【課題を解決するための手段】この発明による半導体集
積回路は、ビット線対と、ビット線対に接続されたメモ
リセルと、メモリセルからデータが読出されることによ
り生じたビット線対の電位差を増幅するセンスアンプ
と、センスアンプの活性期間には、メモリセルに蓄積さ
れる電圧をセンスアンプに供給するセンスアンプ動作電
圧発生手段とを備え、センスアンプ動作電圧発生手段
は、センスアンプに接続された内部電源ノードと、外部
電源電圧が所定の電圧より高い場合に、所定の電圧を出
力電圧として内部電源ノードに出力し、外部電源電圧が
所定の電圧より低い場合に、外部電源電圧と等しい電圧
を出力電圧として内部電源ノードに出力する第１の電圧
供給手段と、内部電源ノードに接続されたデカップル容
量とを含む。

【００７０】好ましくは、第１の電圧供給手段は、セン
スアンプの活性期間中は動作を停止する。

【００７１】さらに好ましくは、第１の電圧供給手段
は、外部電源電圧よりも低い電圧を基準電圧として出力
する基準電圧発生回路と、出力電圧を降下させた降下電
圧を出力するシフト回路と、基準電圧と前記降下電圧と
を受け、出力電圧を出力する降圧回路とを含む。

【００７２】さらに好ましくは、降圧回路は、基準電圧
と前記降下電圧とを入力し、その比較結果を出力する比
較回路と、外部電源が供給される外部電源ノードと内部
電源ノードとに接続されたスイッチング素子とを含み、
スイッチング素子は、比較回路から出力される比較結果
を受け、内部電源ノードの出力電圧を制御する。

【００７３】これにより、センスアンプの動作時にビッ
ト線に必要以上の電荷が供給されるのを防止することが
可能となる。

【００７４】さらに好ましくは、シフト回路は、内部電
源ノードと接地ノードとの間に直列に接続された複数の
抵抗素子を含む。

【００７５】これにより、出力電圧を降下させることが
可能となる。さらに好ましくは、シフト回路は、外部電
源ノードと接地ノードとの間に直列に接続された第１お
よび第２のトランジスタを含み、第１のトランジスタの
制御電極には出力電圧が入力され、第２のトランジスタ
の制御電極には基準電圧が入力される。

【００７６】これにより、半導体集積回路装置の製造プ
ロセスの変動による出力電圧の変動の調整が容易にな
る。

【００７７】さらに好ましくは、センスアンプ動作電圧
発生手段は、センスアンプの不活性期間にデカップル容
量に充電された出力電圧が所定の電圧より低い場合に、
内部電源ノードに所定の電圧を供給する第２の電圧供給
手段を含む。

【００７８】さらに好ましくは、第２の電圧供給手段
は、センスアンプの活性期間に所定の電圧を供給する。

【００７９】これにより、センスアンプ動作時にビット
線に供給される電荷が不足するのを防止することが可能
となる。

【００８０】さらに好ましくは、所定の電圧は、外部電
源電圧の仕様上の下限値である。これにより、外部電源
電圧の変動によるビット線への電荷の過剰な供給を防止
することが可能となる。

【００８１】

【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお図中同一または相当
部分には同一符号を付してその説明は繰返さない。

【００８２】［実施の形態１］図１はこの発明の実施の
形態によるセンスアンプ動作電圧発生回路の回路図であ
る。

【００８３】図１を参照して、センスアンプ動作電圧発
生回路４００は基準電位発生回路４０１とコンパレータ
４０２とＰチャネルドライバ回路４０３とレベルシフト
回路４０４とデカップルコンデンサＣ１０とを含む。

【００８４】Ｐチャネルドライバ回路４０３はＰチャネ
ルＭＯＳトランジスタＰ４０を含む。ＰチャネルＭＯＳ
トランジスタＰ４０のソースは外部電源ノードｅｘｔ．
Ｖｄｄに接続され、そのドレインはセンス電源線ＶＳＨ
に接続される。またＰチャネルＭＯＳトランジスタＰ４
０のゲートはコンパレータ４０２の出力信号を受ける。
また、デカップルコンデンサＣ１０はセンス電源線ＶＳ
Ｈと接地ノードＧＮＤの間に接続される。

【００８５】レベルシフト回路４０４はセンス電源線Ｖ
ＳＨと接地ノードＧＮＤとの間に直列に接続された抵抗
素子Ｒ３、Ｒ４から構成され、センス電源線ＶＳＨの電
位を分圧した電位を抵抗素子Ｒ３とＲ４との接続点であ
るノードＡ１０からコンパレータ４０２に出力する。

【００８６】図２は図１に示した基準電位発生回路４０
１の回路図である。図２を参照して、基準電位発生回路
４０１はロウパスフィルタ４１１と定電流回路４１２と
定電流回路４１２の制御の下に参照電位Ｖｒｅｆを出力
する出力回路４１３とを含む。

【００８７】ロウパスフィルタ４１１は外部電源ノード
ｅｘｔ．Ｖｄｄと接地ノードＧＮＤとの間に直列に接続
された抵抗Ｒ１１とコンデンサＣ１１とを含む。

【００８８】ロウパスフィルタは外部電源電位ｅｘｔ．
Ｖｄｄを受けてノイズを除去しノードＡ４１に伝達す
る。

【００８９】定電流源発生回路４１２はノードＡ４１に
ソースが接続されゲートおよびドレインがノードＡ４２
に接続されるＰチャネルＭＯＳトランジスタＰ４１と、
ノードＡ４２と接地ノードＧＮＤとの間に接続されゲー
トがノードＡ４３に接続されるＮチャネルＭＯＳトラン
ジスタＮ４１と、ノードＡ４１とＰチャネルＭＯＳトラ
ンジスタＰ４２のソースとの間に接続される抵抗Ｒ１２
と抵抗Ｒ１２とノードＡ４３との間に接続されゲートが
ノードＡ４２に接続されるＰチャネルＭＯＳトランジス
タＰ４２と、ソースが接地ノードＧＮＤに接続されドレ
インおよびゲートがノードＡ４３に接続されるＮチャネ
ルＭＯＳトランジスタＮ４２とを含む。

【００９０】ＮチャネルＭＯＳトランジスタＮ４１とＮ
４２はカレントミラー回路を形成しており、Ｎチャネル
ＭＯＳトランジスタＮ４１およびＮ４２の電流駆動能力
を等しくすることで、外部電源ノードｅｘｔ．Ｖｄｄと
接地ノードＧＮＤとの間の２つの枝に流れる電流Ｉが等
しくなり、また、ＰチャネルＭＯＳトランジスタＰ４１
およびＰ４２をサブスレッショルド領域で動作させると
ともに、ＰチャネルＭＯＳトランジスタＰ４１の電流駆
動能力をＰチャネルＭＯＳトランジスタＰ４２の電流駆
動能力より小さくすることにより、電流Ｉは外部電源電
位ｅｘｔ．Ｖｄｄに依存しない定電流となる。

【００９１】また、出力回路４１３は、外部電源ノード
ｅｘｔ．ＶｄｄとノードＡ４４との間に接続されゲート
が定電流回路４１２のノードＡ４２と接続されるＰチャ
ネルＭＯＳトランジスタＰ４３と、ノードＡ４４とノー
ドＡ４５との間に直列に接続されともにゲートがノード
Ａ４５に接続されるＰチャネルＭＯＳトランジスタＰ４
４、Ｐ４５と、ソースがノードＡ４５に接続されゲート
およびドレインが接地ノードＧＮＤに接続されるＰチャ
ネルＭＯＳトランジスタＰ４６とを含むＰチャネルＭＯ
ＳトランジスタＰ４３は定電流回路４１２とカレントミ
ラーを構成し、電流Ｉが正確に移される。ＰチャネルＭ
ＯＳトランジスタＰ４４、Ｐ４５はチャネル抵抗成分を
有し、ＰチャネルＭＯＳトランジスタＰ４６は主として
しきい値によって決定される抵抗成分であるしきい値成
分を有する。

【００９２】チャネル抵抗成分は電流Ｉが持つ正の温度
特性を継承するのに対し、しきい値成分は負の温度特性
を有することから、これらが釣り合うように設定するこ
とで、参照電位Ｖｒｅｆの温度特性をなくすことが可能
となる。

【００９３】図３は図１に示したコンパレータ４０２の
回路図である。図３を参照して、コンパレータ４０２は
外部電源電位ｅｘｔ．Ｖｄｄが与えられているノードＡ
５１にソースが接続されゲートおよびドレインがノード
Ａ５２に接続されるＰチャネルＭＯＳトランジスタＰ５
１と、ノードＡ５２とノードＡ５４との間に接続されゲ
ートにレベルシフト回路４０４から出力されるシフト出
力電位ＳＶｐｒｅを受けるＮチャネルＭＯＳトランジス
タＮ５１と、ノードＡ５１とノードＡ５３との間に接続
されゲートがノードＡ５２に接続されるＰチャネルＭＯ
ＳトランジスタＰ５２と、ノードＡ５３とノードＡ５４
との間に接続され、そのゲートに参照電位Ｖｒｅｆを受
けるＮチャネルＭＯＳトランジスタＮ５２と、ノードＡ
５４と接地ノードＧＮＤとの間に接続されゲートに信号
ＰＲＥを受けるＮチャネルＭＯＳトランジスタＮ５３と
を含む。

【００９４】なお、コンパレータ４０２は信号ＰＲＥが
ＨレベルのときにＮチャネルＭＯＳトランジスタＮ５３
がオンされ、ノードＡ５３から信号ＤＯを出力し、信号
ＰＲＥがＬレベルのときに、その動作を停止する。

【００９５】次に、省電力化により、外部電源電位ｅｘ
ｔ．Ｖｄｄが低下して内部電位Ｖｄｄｐと等しくなった
場合のセンスアンプ動作電圧発生回路４００の動作につ
いて説明する。なお、メモリセルに書き込まれるＨデー
タ電位と等しいアレイ動作電位Ｖｄｄｓは、外部電源電
位ｅｘｔ．Ｖｄｄの仕様上の下限値である電位ｅｘｔ．
Ｖｄｄ（ｍｉｎ）よりも低い一定電位とする。

【００９６】基準電位発生回路４０１から出力される参
照電位Ｖｒｅｆは外部電源電位ｅｘｔ．Ｖｄｄの仕様上
の下限値である電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）と次式の
関係が成立するように設定する。

【００９７】 Ｖｒｅｆ＝α×ｅｘｔ．Ｖｄｄ（ｍｉｎ） … （３） ただし、α＜１である。すなわち、参照電位Ｖｒｅｆは
電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）よりも小さい値とする。
これは基準電位発生回路４０１において、参照電位Ｖｒ
ｅｆ＝電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）と設定した場合、
実際の外部電源電位ｅｘｔ．Ｖｄｄが電位ｅｘｔ．Ｖｄ
ｄ（ｍｉｎ）付近の場合、参照電位Ｖｒｅｆを外部電源
電位ｅｘｔ．Ｖｄｄに依存しない一定値として発生させ
ることは回路上困難であるためである。さらに、使用中
に外部電源電位ｅｘｔ．Ｖｄｄが過渡的に電位低下を起
こす等、何らかの理由で外部電源電位ｅｘｔ．Ｖｄｄが
仕様上の限値である電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）を下
回ることが予想される。この場合、基準電位発生回路４
０１の電源が外部電源電位ｅｘｔ．Ｖｄｄであることか
ら、それ以上の値を出力することは不可能であり、その
結果、参照電位Ｖｒｅｆ＜電位ｅｘｔ．Ｖｄｄ（ｍｉ
ｎ）となる。よって、より大きな外部電源電位ｅｘｔ．
Ｖｄｄの変動に対処できるよう、基準電位Ｖｒｅｆは電
位ｅｘｔ．Ｖｄｄ（ｍｉｎ）より低い値に設定しておく
ことが好ましい。

【００９８】また、プリチャージ中にＰチャネルドライ
バ回路４０３からセンス電源線ＶＳＨに出力される電位
をプリチャージ電位Ｖｐｒｅとすると、プリチャージ電
位Ｖｐｒｅと参照電位Ｖｒｅｆの関係を次式のように設
定する。

【００９９】Ｖｐｒｅ＝Ｖｒｅｆ／α … （４） またレベルシフト回路４０４から出力されるシフト出力
電位ＳＶｐｒｅが次式の関係を満たすようにレベルシフ
ト回路４０４の抵抗Ｒ３、Ｒ４の抵抗値を設定する。

【０１００】ＳＶｐｒｅ＝α×Ｖｐｒｅ … （５） ここで、プリチャージ時における外部電源電位ｅｘｔ．
Ｖｄｄの変動とＶＤＣ回路４１０から出力されるプリチ
ャージ電位Ｖｐｒｅとの関係について説明する。

【０１０１】プリチャージ時、ＶＤＣ回路４１０内のコ
ンパレータ４０２に入力される信号ＰＲＥはＨレベルで
あることから、コンパレータ４０２は式（３）で決定さ
れる参照電位Ｖｒｅｆと式（５）で決定されるシフト出
力電位ＳＶｐｒｅとを受け、参照電位Ｖｒｅｆとシフト
出力電位ＳＶｐｒｅとの電位差に応じた信号ＤＯをＰチ
ャネルドライバ回路４０３に出力する。ＶＤＣ回路４１
０内のＰチャネルドライバ回路４０３は外部電源電位ｅ
ｘｔ．Ｖｄｄの変動に応答してセンス電源線ＶＳＨにプ
リチャージ電位Ｖｐｒｅを以下のように出力する。 （１）外部電源電位ｅｘｔ．Ｖｄｄが外部電源電位ｅｘ
ｔ．Ｖｄｄの仕様上の下限値である電位ｅｘｔ．Ｖｄｄ
（ｍｉｎ）よりも低い場合 この場合、Ｐチャネルドライバ４０３から出力されるプ
リチャージ電位Ｖｐｒｅが電位ｅｘｔ．Ｖｄｄ（ｍｉ
ｎ）よりも低くなる。よって、レベルシフト回路４０４
から出力されるシフト出力電位ＳＶｐｒｅは常に参照電
位Ｖｒｅｆよりも低くなる。

【０１０２】その結果、コンパレータ４０２から出力さ
れる信号ＤＯの電位は低下し、Ｐチャネルドライバ回路
４０３内のＰチャネルＭＯＳトランジスタＰ４０は常時
オンされる。

【０１０３】そのため、Ｐチャネルドライバ回路４０３
から出力されるプリチャージ電位Ｖｐｒｅは常に外部電
源電位ｅｘｔ．Ｖｄｄと等しくなり、プリチャージ中は
デカップルコンデンサＣ１０に外部電源電位ｅｘｔ．Ｖ
ｄｄが供給されることとなる。 （２）外部電源電位ｅｘｔ．Ｖｄｄが電位ｅｘｔ．Ｖｄ
ｄ（ｍｉｎ）よりも高くなった場合 この場合は、Ｐチャネルドライバ回路４０３からの充電
により、プリチャージ電位Ｖｐｒｅが電位ｅｘｔ．Ｖｄ
ｄ（ｍｉｎ）より高くなった場合、レベルシフト回路４
０４から出力されるシフト出力電位ＳＶｐｒｅが参照電
位Ｖｒｅｆよりも高くなる。

【０１０４】その結果、コンパレータ４０２から出力さ
れる信号ＤＯの電位が上昇し、ＰチャネルＭＯＳトラン
ジスタＰ４０がオフされる。

【０１０５】そのため、センス電源線ＶＳＨ上のプリチ
ャージ電位Ｖｐｒｅが電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）に
等しくなるようにＰチャネルドライバ回路４０３が制御
される。

【０１０６】よって、センス電源線ＶＳＨ上のプリチャ
ージ電位Ｖｐｒｅは常に電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）
と等しくなり、プリチャージ中はデカップルコンデンサ
Ｃ１０に電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）が供給されるこ
ととなる。

【０１０７】以上の動作により図２に示したセンスアン
プ動作電圧発生回路４００を用いた場合のプリチャージ
時におけるセンス電源線ＶＳＨ上のプリチャージ電位Ｖ
ｐｒｅと外部電源電位ｅｘｔ．Ｖｄｄの関係は図４のよ
うになる。

【０１０８】図４に示したプリチャージ電位Ｖｐｒｅと
外部電源電位ｅｘｔ．Ｖｄｄとの関係および（２）式か
ら、図２中のデカップルコンデンサＣ１０の容量Ｃｄは
以下の式で決定することが可能である。

【０１０９】 Ｃｄ＝Ｃｂａ×Ｖｂｌｅ／（ｅｘｔ．Ｖｄｄ（ｍｉｎ）−Ｖｄｄｓ）…（６） なお、センス動作時はコンパレータに入力される信号Ｐ
ＲＥがオフとなることから、図１に示したセンスアンプ
動作電圧発生回路４００は動作を停止する。よって、セ
ンス動作時にはプリチャージ時にデカップルコンデンサ
Ｃ１０に蓄積された電荷をセンス電源線ＶＳＨに供給す
ることにより、センスアンプの動作速度の低下を防止す
る。

【０１１０】以上の動作により、デカップルコンデンサ
に蓄積する充電電位であるプリチャージ電位Ｖｐｒｅを
外部電源電位ｅｘｔ．Ｖｄｄの仕様上許される下限値で
ある電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）以下になるように設
定することで、プリチャージ時に外部電源電位ｅｘｔ．
Ｖｄｄが変動してもセンス電源線ＶＳＨにＨデータ電位
よりも高い電位が供給されるのを防止する。また、セン
スアンプ動作電圧発生回路をプリチャージ時に動作さ
せ、プリチャージ時にデカップルコンデンサＣ１０に電
荷を蓄積することでセンスアンプ動作初期においてセン
スアンプを構成するＭＯＳトランジスタのゲート−ソー
ス間電圧Ｖｇｓを大きくする。その結果、高速なセンス
動作が可能となる。

【０１１１】［実施の形態２］実施の形態１では、レベ
ルシフト回路に抵抗を用いてプリチャージ電位Ｖｐｒｅ
を抵抗分割した。

【０１１２】しかしながら、この場合、製造ばらつき等
のプロセス変動によるプリチャージ電位Ｖｐｒｅの変動
を防止するため、基準電位発生回路とレベルシフト回路
とにそれぞれ何らかの調整機構が必要となり、その結果
回路規模が増大する。よって、好ましくは、センスアン
プ動作電圧発生回路は、一つの調整機構のみを有するこ
とが望ましい。

【０１１３】図５はこの発明の実施の形態２におけるセ
ンスアンプ動作電圧発生回路６００の回路図である。

【０１１４】図５を参照して、図２と比較して図２中の
レベルシフト回路４０４の代わりにレベルシフト回路５
００が設置されている。

【０１１５】レベルシフト回路５００は、外部電源ノー
ドｅｘｔ．Ｖｄｄと接地ノードとの間に直列に接続され
たＮチャネルＭＯＳトランジスタＮ６１、Ｎ６２を含
む。ＮチャネルＭＯＳトランジスタＮ６１のゲートには
センス電源線ＶＳＨの電位が、ＮチャネルＭＯＳトラン
ジスタＮ６２のゲートには参照電位Ｖｒｅｆがそれぞれ
入力される。ＮチャネルＭＯＳトランジスタＮ６１とＮ
６２との接続点であるノードＡ６０からコンパレータ４
０２にシフト出力電位ＳＶｐｒｅが出力される。

【０１１６】その他の回路構成は図２と同じであるた
め、その説明は繰り返さない。次に図５の回路構成を有
するセンスアンプ動作電圧発生回路６００の動作につい
て説明する。なお、メモリセルに書き込まれるＨデータ
電位と等しいアレイ動作電位Ｖｄｄｓは、外部電源電位
ｅｘｔ．Ｖｄｄの仕様上の下限値である電位ｅｘｔ．Ｖ
ｄｄ（ｍｉｎ）よりも低い一定電位とする。

【０１１７】いま、基準電位発生回路４０１から出力さ
れる参照電位Ｖｒｅｆについて、 Ｖｒｅｆ＝ｅｘｔ．Ｖｄｄ（ｍｉｎ）／２ であり、また、レベルシフト回路５００内のＮチャネル
ＭＯＳトランジスタＮ６１、Ｎ６２がともに同じサイズ
であり、飽和領域で動作するように設定されている場合
を考える。

【０１１８】この場合、レベルシフト回路５００から出
力されるシフト出力電位ＳＶｐｒｅは、 ＳＶｐｒｅ＝Ｖｐｒｅ／２ となる。

【０１１９】このとき、ＶＤＣ回路４１０内のＰチャネ
ルドライバ回路４０３は外部電源電位ｅｘｔ．Ｖｄｄの
変動に応答してセンス電源線ＶＳＨにプリチャージ電位
Ｖｐｒｅを以下のように出力する。 （１）外部電源電位ｅｘｔ．Ｖｄｄが外部電源電位ｅｘ
ｔ．Ｖｄｄの仕様上の下限値である電位ｅｘｔ．Ｖｄｄ
（ｍｉｎ）よりも低い場合 この場合、Ｐチャネルドライバ４０３から出力されるプ
リチャージ電位Ｖｐｒｅが電位ｅｘｔ．Ｖｄｄ（ｍｉ
ｎ）よりも低くなる。よって、レベルシフト回路５００
内のＮチャネルＭＯＳトランジスタＮ６１のゲートに入
力される電位も低下し、結果として、シフト出力電位Ｓ
Ｖｐｒｅ＜参照電位Ｖｒｅｆとなる。

【０１２０】よって、コンパレータ４０２から出力され
る信号ＤＯの電位は低下し、Ｐチャネルドライバ４０３
内のＰチャネルＭＯＳトランジスタＰ４０は常時オンさ
れる。

【０１２１】そのため、Ｐチャネルドライバ４０３から
出力されるプリチャージ電位Ｖｐｒｅは常に外部電源電
位ｅｘｔ．Ｖｄｄと等しくなり、プリチャージ中はデカ
ップルコンデンサＣ１０に外部電源電位ｅｘｔ．Ｖｄｄ
が供給されることとなる。 （２）外部電源電位ｅｘｔ．Ｖｄｄが電位ｅｘｔ．Ｖｄ
ｄ（ｍｉｎ）よりも高くなった場合 Ｐチャネルドライバ４０３からの充電により、プリチャ
ージ電位Ｖｐｒｅが電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）高く
なった場合、レベルシフト回路５００内のＮチャネルＭ
ＯＳトランジスタＮ６１のゲート電位が上昇し、結果と
して、シフト出力電位ＳＶｐｒｅ＞参照電位Ｖｒｅｆと
なる。

【０１２２】その結果、コンパレータ４０２から出力さ
れる電位が低下し、ＰチャネルＭＯＳトランジスタＰ４
０がオフされる。

【０１２３】そのため、センス電源線ＶＳＨ上のプリチ
ャージ電位Ｖｐｒｅが電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）に
等しくなるようにＰチャネルドライバ４０３が制御され
る。

【０１２４】以上の動作により、プリチャージ電位Ｖｐ
ｒｅと外部電源電位ｅｘｔ．Ｖｄｄとの関係は実施の形
態１に示したセンスアンプ動作電圧発生回路４００の場
合と同じく図４のグラフで表すことができる。

【０１２５】さらに、図５に示した回路構成を有するセ
ンスアンプ動作電圧発生回路では、製造ばらつき等によ
り発生するプリチャージ電位Ｖｐｒｅの変動は、参照電
位Ｖｒｅｆのみを調整すれば対応可能となるため、調整
機構が不要となり、その結果、回路規模を抑制すること
が可能となる。

【０１２６】［実施の形態３］実施の形態１および実施
の形態２に示したセンスアンプ動作電圧発生回路は、セ
ンス動作時には信号ＰＲＥがＬレベルとなることによ
り、動作を停止する。よって、センス動作時にはデカッ
プルコンデンサに蓄積された電荷をセンス電源線ＶＳＨ
に供給することになる。

【０１２７】ここで、実際の使用時には、外部電源電位
ｅｘｔ．Ｖｄｄが電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）よりも
下がることが起こりうるため、そのような状態ではプリ
チャージ電位Ｖｐｒｅ＜電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）
となる。デカップルコンデンサの容量は式（６）で示さ
れる固定値をとるため、外部電源電位ｅｘｔ．Ｖｄｄが
電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）よりも下がる状態が起こ
った場合、デカップルコンデンサにセンス動作に必要な
全電荷を蓄積しておくことができなくなる。

【０１２８】そこで外部電源電位ｅｘｔ．Ｖｄｄが電位
ｅｘｔ．Ｖｄｄ（ｍｉｎ）よりも下がる状態が起こった
場合でもセンス動作時のセンス電源線ＶＳＨの電位をＨ
データに等しい電位であるアレイ動作電位Ｖｄｄｓに保
つことができることが望ましい。

【０１２９】図６はこの発明の実施の形態３におけるセ
ンスアンプ動作電圧発生回路の回路図である。

【０１３０】図６を参照して、センスアンプ動作電圧発
生回路７００は、図２と比較して、基準電位発生回路４
０１の代わりに２種類の参照電位ＶｒｅｆおよびＶｒｅ
ｆｓを発生する基準電位発生回路７０１が設置され、新
たに補助ＶＤＣ回路８００が設置されている。なお、参
照電位Ｖｒｅｆｓはアレイ動作電位Ｖｄｄｓと等しい電
位となるように設定されている。

【０１３１】基準電位発生回路７０１は参照電位Ｖｒｅ
ｆをコンパレータ４０２に出力し、参照電位Ｖｒｅｆｓ
を補助ＶＤＣ回路８００に出力する。基準電位発生回路
７０１の回路構成は図１０に示した基準電位発生回路１
００と同じであるため、その説明は繰り返さない。図６
では、参照電位Ｖｒｅｆと参照電位Ｖｒｅｆｓの発生回
路を同じとしたが、参照電位Ｖｒｅｆの発生回路と参照
電位Ｖｒｅｆｓの発生回路が別の回路構成を有していて
もかまわない。

【０１３２】補助ＶＤＣ回路８００は、コンパレータ８
０１とＰチャネルドライバ回路８０２とを含む。

【０１３３】コンパレータ８０１の回路構成はコンパレ
ータ４０２と同じであるため、その説明は繰り返さな
い。なお、コンパレータ８０１は参照電位Ｖｒｅｆｓと
プリチャージ電位Ｖｐｒｅとを入力し、Ｐチャネルドラ
イバ８０２内のＰチャネルＭＯＳトランジスタＰ８０に
信号ＤＯ２を出力する。また、コンパレータ８０１は信
号ＳＥＤを受け、信号ＳＥＤがＨレベルのときに動作を
行い、信号ＳＥＤがＬレベルのときにその動作を停止す
る。

【０１３４】補助ＶＤＣ回路８００はセンス電源線ＶＳ
Ｈにアレイ動作電位Ｖｄｄｓと等しい電位を供給するよ
うに設計されている。

【０１３５】なお、図６では参照電位Ｖｒｅｆｓ＝アレ
イ動作電位Ｖｄｄｓの場合の回路構成となっているが、
補助ＶＤＣ回路８００の前段に適切なシフト回路を設置
すれば、参照電位Ｖｒｅｆｓ＝アレイ動作電位Ｖｄｄｓ
である必要はない。結果として補助ＶＤＣ回路８００か
ら出力される電位がアレイ動作電位Ｖｄｄｓと等しけれ
ばよい。

【０１３６】以上の回路構成を有するセンスアンプ動作
電圧発生回路７００の動作について説明する。

【０１３７】なお、メモリセルに書き込まれるＨデータ
電位と等しいアレイ動作電位Ｖｄｄｓは、外部電源電位
ｅｘｔ．Ｖｄｄの仕様上の下限値である電位ｅｘｔ．Ｖ
ｄｄ（ｍｉｎ）よりも低い一定電位とする。

【０１３８】デカップルコンデンサＣ１０の容量が式
（６）であらわされる場合、プリチャージ時のセンス電
源線ＶＳＨの電位Ｖｐｒｅが電位ｅｘｔ．Ｖｄｄ（ｍｉ
ｎ）と等しくなるようにデカップルコンデンサＣ１０が
充電されていれば、センス動作時において、センス電源
線ＶＳＨの電位は常にアレイ動作電位Ｖｄｄｓ以上とな
る。よって、センス動作中に補助ＶＤＣ回路８００から
センス電源線ＶＳＨに電荷を供給されることはない。

【０１３９】一方、プリチャージ時のセンス電源線ＶＳ
Ｈの電位Ｖｐｒｅが電位ｅｘｔ．Ｖｄｄ（ｍｉｎ）より
も低くなるようにデカップルコンデンサＣ１０が充電さ
れている場合、センス動作時において、最終的なセンス
電源線ＶＳＨの電位はアレイ動作電位Ｖｄｄｓよりも低
くなる場合が発生する。よって、この場合は補助ＶＤＣ
回路８００から電荷が供給され、センス電源線ＶＳＨの
電位がアレイ動作電位Ｖｄｄｓと等しくなるように制御
される。

【０１４０】以上の結果、センスアンプ動作電圧発生回
路において、センス動作中に動作する補助ＶＤＣ回路を
設置することで、外部電源電位ｅｘｔ．Ｖｄｄが変動す
ることによってプリチャージ中にデカップルコンデンサ
に充電される電荷が不足する場合でも、センス動作中の
センス電源線ＶＳＨの電位をアレイ動作電位Ｖｄｄｓと
等しくすることができる。

【０１４１】なお、センスアンプ動作電圧発生回路７０
０に設置されるデカップルコンデンサＣ１０の容量が式
（６）で決定される値より小さい場合においても、セン
ス動作中に補助ＶＤＣ回路８００を動作させることによ
り、センス動作中のセンス電源線ＶＳＨの電位をアレイ
動作電位Ｖｄｄｓと等しくすることが可能となる。

【０１４２】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと解釈されるべきで
ある。本発明の範囲は上述した実施の形態ではなく特許
請求の範囲によって定められ、特許請求の範囲と均等の
意味およびその範囲内でのすべての変更が含まれること
を意図するものである。

【０１４３】

【発明の効果】この発明により、センスアンプの動作速
度を低下させることなく、省電力化が可能な半導体集積
回路装置を提供することが可能となる。

【図面の簡単な説明】

【図１】 この発明の実施の形態によるセンスアンプ動
作電圧発生回路の回路図である。

【図２】 図１に示した基準電位発生回路４０１の回路
図である。

【図３】 図１に示したコンパレータ４０２の回路図で
ある。

【図４】 センスアンプ動作電圧発生回路４００を用い
た場合のプリチャージ時におけるセンス電源線ＶＳＨ上
のプリチャージ電位Ｖｐｒｅと外部電源電位ｅｘｔ．Ｖ
ｄｄの関係を示す図である。

【図５】 この発明の実施の形態２におけるセンスアン
プ動作電圧発生回路６００の回路図である。

【図６】 この発明の実施の形態３におけるセンスアン
プ動作電圧発生回路の回路図である。

【図７】 ＤＲＡＭ内のメモリセルアレイ部の構成を示
す回路図である。

【図８】 図７に示したセンスアンプ３０の動作を示す
タイミングチャートである。

【図９】 オーバードライブ方式のセンスアンプ駆動駆
動回路を含むＤＲＡＭ内のメモリセルアレイ部の構成を
示す回路図である。

【図１０】 図９中のセンスアンプ動作電圧発生回路９
０の回路図である。

【図１１】 図１０に示したセンスアンプ動作電圧発生
回路９０の動作を示すタイミングチャートである。

【図１２】 第２のオーバードライブ方式のセンスアン
プ駆動駆動回路の回路図である。

【図１３】 図１２に示したセンスアンプ動作電圧発生
回路９０の動作を示すタイミングチャートである。

【符号の説明】

１０ メモリセル、２０ ビット線イコライズ回路、３
０ センスアンプ、４０，１７０，３０６ 内部電源電
位発生回路（ＶＤＣ）、９０，３００ センスアンプ動
作電圧発生回路、１００ 基準電位発生回路、１１０
ロウパスフィルタ（ＬＰＦ）、１２０ 定電流回路、１
３０ 出力回路、１３１ 第１参照電位出力段、１３６
第２参照電位出力段、１５０ セレクタ回路、１５
１，１５２トランスファゲート、１６０ シフタ回路、
１８０，３０２，４０２ コンパレータ、１９０，２０
０，３０３，３０７ Ｐチャネルドライバ回路。

Claims (9)

【特許請求の範囲】
1. 【請求項１】 ビット線対と、 前記ビット線対に接続されたメモリセルと、 前記メモリセルからデータが読出されることにより生じ
   た前記ビット線対の電位差を増幅するセンスアンプと、 前記センスアンプの活性期間には、前記メモリセルに蓄
   積される電圧を前記センスアンプに供給するセンスアン
   プ動作電圧発生手段とを備え、 前記センスアンプ動作電圧発生手段は、 前記センスアンプに接続された内部電源ノードと、 外部電源電圧が所定の電圧より高い場合に、前記所定の
   電圧を出力電圧として前記内部電源ノードに出力し、前
   記外部電源電圧が所定の電圧より低い場合に、前記外部
   電源電圧と等しい電圧を出力電圧として前記内部電源ノ
   ードに出力する第１の電圧供給手段と、 前記内部電源ノードに接続されたデカップル容量とを含
   む、半導体集積回路装置。
2. 【請求項２】 前記第１の電圧供給手段は、前記センス
   アンプの活性期間中は動作を停止する、請求項１に記載
   の半導体集積回路装置。
3. 【請求項３】 前記第１の電圧供給手段は、 前記外部電源電圧よりも低い電圧を基準電圧として出力
   する基準電圧発生回路と、 前記出力電圧を降下させた降下電圧を出力するシフト回
   路と、 前記基準電圧と前記降下電圧とを受け、前記出力電圧を
   出力する降圧回路とを含む、請求項２に記載の半導体集
   積回路装置。
4. 【請求項４】 前記降圧回路は、 前記基準電圧と前記降下電圧とを入力し、その比較結果
   を出力する比較回路と、 前記外部電源が供給される外部電源ノードと前記内部電
   源ノードとに接続されたスイッチング素子とを含み、 前記スイッチング素子は、前記比較回路から出力される
   比較結果を受け、前記内部電源ノードの出力電圧を制御
   する、請求項３に記載の半導体集積回路装置。
5. 【請求項５】 前記シフト回路は、内部電源ノードと接
   地ノードとの間に直列に接続された複数の抵抗素子を含
   む、請求項３に記載の半導体集積回路装置。
6. 【請求項６】 前記シフト回路は、外部電源ノードと接
   地ノードとの間に直列に接続された第１および第２のト
   ランジスタを含み、 前記第１のトランジスタの制御電極には前記出力電圧が
   入力され、前記第２のトランジスタの制御電極には前記
   基準電圧が入力される、請求項３に記載の半導体集積回
   路装置。
7. 【請求項７】 前記センスアンプ動作電圧発生手段はさ
   らに、 前記センスアンプの不活性期間にデカップル容量に充電
   された前記出力電圧が所定の電圧より低い場合に、前記
   内部電源ノードに前記所定の電圧を供給する第２の電圧
   供給手段を含む、請求項１に記載の半導体集積回路装
   置。
8. 【請求項８】 前記第２の電圧供給手段は、前記センス
   アンプの活性期間に前記所定の電圧を供給する、請求項
   ７に記載の半導体集積回路装置。
9. 【請求項９】 前記所定の電圧は、外部電源電圧の仕様
   上の下限値である、請求項１および請求項７に記載の半
   導体集積回路装置。