JP3574506B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は半導体記憶装置の改良に関し、特に、データの入出力動作を非同期に行なうことが可能なランダムアクセスメモリ部とシリアルアクセスメモリ部とを有するマルチポート型の画像用半導体記憶装置に関する。
【０００２】
【従来の技術】
図１２は、従来の半導体記憶装置の回路構成を示す。
【０００３】
同図において、１はビット線とワード線とによるマトリックスを構成してその交点に情報を記憶するメモリセルを配置したランダムアクセス可能なメモリ領域であるランダムアクセスメモリ部（以下、ＲＡＭ部という）、２はＲＡＭ部１との間で双方向に記憶情報の入出力が可能なシリアルアクセス可能なメモリ領域であるシリアルアクセスメモリ部（以下、ＳＡＭ部という）である。
【０００４】
また、３は装置外部から与えられるコントロール信号及びクロック信号並びにアドレス信号を受けて、ＲＡＭ部１の動作を制御するための制御信号及びＲＡＭ部１とＳＡＭ部２との間のデータ転送動作を制御するための制御信号を発生するＲＡＭ制御回路、４は装置外部からのコントロール信号及びクロック信号を受けて、ＳＡＭ部２の動作を制御するための制御信号を発生するＳＡＭ制御回路である。
【０００５】
以上のように構成された従来の半導体記憶装置の動作を説明する。以下、例えば２５６Ｋワードｘ８ビット構成の２Ｍビットメモリである場合について説明する。
【０００６】
ランダムアクセス動作を行う時には、ＲＡＭ制御回路３へコントロール信号／ＲＡＳが入力されてＲＡＭ部１の動作が起動される。この時、入力されたアドレス信号Ａ０−Ａ８によりワード線が選択される。選択されたワード線により活性化されたメモリセルから、記憶情報としての電荷が、各メモリセルと接続される各々のビット線に転送されて、予めプリチャージされていたビット線の電位が変化し、この電位の変化がセンスアンプ（図示せず）により増幅される。
【０００７】
ここで、読み出し動作であることがコントロール信号／ＷＥ及び／ＣＡＳにより設定された場合には、コントロール信号／ＣＡＳによりビット線選択のためのアドレスがアドレス信号Ａ０−Ａ８から取り込まれ、このアドレスに対応するビット線とデータ線とが接続されて、入出力端子ＩＯ０−ＩＯ７にデータが出力される。
【０００８】
また、書き込み動作であることがコントロール信号／ＷＥと／ＣＡＳとにより設定された場合には、入出力端子ＩＯ０−ＩＯ７から入力されたデータがデータ線を経て、コントロール信号／ＣＡＳにより取り込まれたアドレス信号Ａ０−Ａ８により選択されたビット線に送られて、予め選択されたワード線に接続されたメモリセルへ記憶される。
【０００９】
一方、シリアルアクセス動作を行う場合には、ＳＡＭ制御回路４へ入力されたコントロール信号／ＳＥにより、ＳＡＭ部２の動作が起動される。
【００１０】
コントロール信号／ＤＴ信号及び／ＷＥ信号がＲＡＭ制御回路３へ入力されて、ＲＡＭ部１からＳＡＭ部２へデータが転送された場合には、ＳＡＭ制御回路４へ入力されるクロック信号ＳＣに同期して、データ入出力端子ＳＩＯ０−ＳＩＯ７からデータが読み出される。
【００１１】
ＳＡＭ部２へのデータ書き込み可能な状態が、予め、ＲＡＭ制御回路３へ入力されたコントロール信号／ＤＴ及び／ＷＥにより、設定されている場合には、ＳＡＭ制御回路４へ入力されたコントロール信号／ＳＥにより、ＳＡＭ部２が活性化されて、ＳＡＭ制御回路４へ入力されるクロック信号ＳＣに同期して、入出力端子ＳＩＯ０−ＳＩＯ７からデータがＳＡＭ２へ書き込まれる。その後、ＲＡＭ制御回路１へ入力される各コントロール信号により、ＳＡＭ部２からＲＡＭ部１へのデータ転送が行われる。
【００１２】
このように、ＲＡＭ部１とＳＡＭ部２との間でデータ転送が行われる場合を除いて、ＲＡＭ部１におけるデータ入出力と、ＳＡＭ部２におけるデータ入出力とは、各々、独立したコントロール信号とクロック信号とにより非同期に行うことが可能である。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記従来の構成では、ランダムアクセス動作を行うＲＡＭ部１と、シリアルアクセス動作を行うＳＡＭ部２とが、各々非同期に動作することが可能であるにも拘らず、ＲＡＭ部１もＳＡＭ部２もデバイス外部から供給される外部電源ＶＤＤを共通の電流供給源として使用するため、次の欠点がある。
【００１４】
即ち、ＲＡＭ部１でのセンスアンプによるビット線増幅動作時やデータ出力時等では、これ等の動作時に発生する大きな瞬時電流がデバイス内部の電源電圧の変動を誘発し、この電源電圧の変動がＳＡＭ部２の動作に影響を及ぼして、そのＳＡＭ部２の動作余裕度を減少させる。また、逆に、ＳＡＭ部２でのデータ出力時等では、この動作時に発生する大きな瞬時電流がデバイス内部の電源電圧の変動を誘発し、この電源電圧の変動がＲＡＭ部１の動作に影響を及ぼして、そのＲＡＭ部１の動作余裕度を減少させる。更には、ＳＡＭ部２は高速動作する関係上、その高速動作に起因して雑音が発生し、この雑音が半導体記憶装置の内部及び外部に悪影響を及ぼす欠点がある。加えて、共通の電源である以上、ＲＡＭ系及びＳＡＭ系に各々対応した適切な内部電源電位にならず、その結果、消費電力が多いという欠点を有する。
【００１５】
本発明は斯かる点に鑑みてなされたものであり、その目的は、前記のように互いに非同期動作が可能なＲＡＭ系とＳＡＭ系との２つの機能ブロックをデバイス内部に有していても、その一方の機能ブロックの動作による電源電圧の変動に起因して他方の機能ブロックの動作が影響されることがないようにして、十分な動作余裕度を確保すると共に、高速動作に起因する雑音の発生を防止して安定した動作を確保し、更には低消費電力化を図ることが可能な半導体記憶装置、特にマルチポート型の画像用半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、互いに非同期動作が可能なＲＡＭ系とＳＡＭ系との２つの機能ブロックに対しては、各々独立した内部電源回路により電源電流を供給する構成とする。
【００１７】
即ち、請求項１記載の発明の半導体記憶装置は、ワード線とビット線との交差点ごとに情報記憶セルが設けられたＲＡＭ部と、前記ＲＡＭ部の動作を制御するＲＡＭ制御回路とから成るＲＡＭ用機能ブロックと、前記ＲＡＭ部に併設されて前記ＲＡＭ部との間で双方向に記憶情報の転送が可能なＳＡＭ部と、前記ＳＡＭ部の動作を制御するＳＡＭ制御回路とから成るＳＡＭ用機能ブロックとを備え、前記ＲＡＭ用機能ブロック及びＳＡＭ用機能ブロックは相互に非同期に動作可能であり、更に、前記ＲＡＭ用機能ブロック及びＳＡＭ用機能ブロックに対応して２個の電源回路を備え、前記各電源回路は、外部電源に接続されると共に、対応する機能ブロックに設定電位の内部電圧を与えるものであることを特徴とする。
【００１８】
更に、請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、ＲＡＭ用及びＳＡＭ用の各機能ブロックに対応する電源回路は、各々、内部電圧を発生し、この内部電圧を対応する機能ブロックに動作電源電圧として与える内部電圧出力回路と、前記内部電圧出力回路から出力された内部電圧の電位を検知する電位検知回路とを備え、前記内部電圧出力回路は、前記電位検知回路の検知信号を受け、この検知信号に基いて、内部電圧が設定電位未満であるとき、内部電圧の電位を上昇させるものであることを特徴とする。
【００１９】
加えて、請求項３記載の発明は、前記請求項２記載の半導体記憶装置において、ＲＡＭ用機能ブロックに対応する電源回路は、更に、制御部を備え、前記制御部は、前記ＲＡＭ制御回路に与えられるコントロール信号を入力し、このコントロール信号の入力中は、内部電圧出力回路を、前記コントロール信号の非入力時に比べて、その電流供給能力が高くなるよう制御することを特徴とする。
【００２０】
更に加えて、請求項４記載の発明は、前記請求項２記載の半導体記憶装置において、ＳＡＭ用機能ブロックに対応する電源回路は、更に、制御部を備え、前記制御部は、前記ＳＡＭ制御回路に与えられるコントロール信号及びクロック信号を入力し、このコントロール信号の入力中で且つ前記クロック信号の非入力時には、内部電圧出力回路を、その電流供給能力が設定能力になるよう制御し、前記コントロール信号の入力中で且つ前記クロック信号の入力時には、内部電圧出力回路を、その電流供給能力が前記設定能力よりも高くなるよう制御することを特徴とする。
【００２１】
請求項５記載の発明は、前記請求項２記載の半導体記憶装置において、各内部電圧出力回路は、動作時に必要な電流を供給できる電流駆動能力が大きい動作時用内部電圧出力回路と、待機時に必要な電流を供給できる電流駆動能力が小さい待機時用内部電圧出力回路とから構成されることを特徴とする。
【００２２】
また、請求項６記載の発明は、前記請求項２記載の半導体記憶装置において、ＲＡＭ用及びＳＡＭ用の各機能ブロックに対応する電源回路は、発生する内部電圧が相互に同一電位であることを特徴とする。
【００２３】
更に、請求項７記載の発明は、前記請求項２記載の半導体記憶装置において、ＲＡＭ用及びＳＡＭ用の各機能ブロックに対応する電源回路は、発生する内部電圧が相互に異なる電位であることを特徴とする。
【００２４】
加えて、請求項８記載の発明は、前記請求項７記載の半導体記憶装置において、ＳＡＭ用の機能ブロックに対応する電源回路が発生する内部電圧は、ＲＡＭ用の機能ブロックに対応する電源回路が発生する内部電圧よりも低いことを特徴とする。
【００２５】
更に加えて、請求項９記載の発明は、前記請求項５記載の半導体記憶装置において、動作時用内部電圧出力回路と待機時用内部電圧出力回路とは、発生する内部電圧が相互に同一電位であることを特徴とする。
【００２６】
請求項１０記載の発明は、前記請求項５記載の半導体記憶装置において、動作時用内部電圧出力回路と待機時用内部電圧出力回路とは、発生する内部電圧が相互に異なる電位であることを特徴とする。
【００２７】
また、請求項１１記載の発明は、前記請求項１０記載の半導体記憶装置において、待機時用内部電圧出力回路が発生する内部電圧は、動作時用内部電圧出力回路が発生する内部電圧よりも低いことを特徴とする。
【００２８】
【作用】
以上の構成により、請求項１ないし請求項１１記載の発明の半導体記憶装置では、ＲＡＭ用機能ブロックの動作に必要な電流を供給するための電源回路と、ＳＡＭ用機能ブロックの動作に必要な電流を供給するための電源回路とを、各々、独立して設けたので、このＲＡＭ用とＳＡＭ用との両機能ブロックが互いに非同期に動作しても、その一方の機能ブロックの動作が引き起こす電源電圧変動が、他方の機能ブロックの動作に影響を及ぼすことがなく、従って、動作が十分に安定した半導体記憶装置が実現される。
【００２９】
また、内部電源電圧は、外部電源電圧の変動があっても、所望の電位に安定させることが実現できるので、記憶容量を増大するための素子の高集積化や微細化に伴う消費電力の低減、及び信頼性の向上を達成することができる。
【００３０】
特に、請求項３記載の発明の半導体記憶装置では、ＲＡＭ制御回路にコントロール信号が入力された時、即ち、ＲＡＭ部が起動された時やデータの読出し、書込み時には、その動作に伴い瞬時電流が増大するものの、内部電圧出力回路が制御部により制御されて、その電流供給能力が高くなるので、ＲＡＭ部の供給電位の低下が小さく制限される。
【００３１】
同様に、請求項４記載の発明の半導体記憶装置では、ＳＡＭ制御回路にコントロール信号やクロック信号が入力された時、即ち、ＳＡＭ部が起動された時やデータ出力時等では、その動作に伴い瞬時電流が増大するものの、内部電圧出力回路が制御部により電流供給能力が高くなるよう制御されるので、ＳＡＭ部の供給電位の低下が小さく制限される。
【００３２】
また、請求項８記載の発明の半導体記憶装置では、ＳＡＭ部及びＳＡＭ制御回路に供給される内部電圧は、ＲＡＭ部及びＲＡＭ制御回路に供給される内部電圧に対して、低い電圧値であるので、高速動作が必要なＳＡＭ部では、このＳＡＭ部ほどの高速動作が要求されないＲＡＭ部よりも、小さな信号振幅で回路内部の信号データを取り扱うことができ、より安定した内部動作を実現することが可能である。
【００３３】
更に、請求項１１記載の発明の半導体記憶装置では、回路の動作が起動される以前の待機時には、その動作時よりも低い内部電圧が供給されるので、活性化されていないデバイスの消費電力が小さく制限される。
【００３４】
【実施例】
以下、本発明の実施例を図面に基いて説明する。
【００３５】
（第１の実施例）
図１は、本発明の第１の実施例における半導体記憶装置の回路構成図を示すものである。
【００３６】
同図において、１１はビット線とワード線とによるマトリックスを構成してその交点に情報を記憶するメモリセルを配置したランダムアクセス可能なメモリ領域であるＲＡＭ部、１２はＲＡＭ部１１との間で双方向に記憶情報の入出力ができるシリアルアクセス可能なメモリ領域であるＳＡＭ部である。
【００３７】
また、１３は装置外部からのコントロール信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＤＴ、／ＯＥ及びクロック信号並びにアドレス信号Ａ０〜Ａ８を受けて、ＲＡＭ部１１の動作を制御する制御信号、及びＲＡＭ部１１とＳＡＭ部１２との間のデータ転送動作を制御する制御信号を発生するＲＡＭ制御回路、１４は装置外部からのコントロール信号／ＳＥ及びクロック信号ＳＣを受けて、ＳＡＭ部１２の動作を制御する制御信号を発生するＳＡＭ制御回路である。
【００３８】
前記ＲＡＭ部１１及びＲＡＭ制御回路１３により、ＲＡＭ系の機能ブロックが構成され、ＳＡＭ部１２及びＳＡＭ制御回路１４により、ＳＡＭ系の機能ブロックが構成される。
【００３９】
更に、Ａは前記ＲＡＭ系の機能ブロックに対応して設けられた電源回路、ＢはＳＡＭ系の機能ブロックに対応して設けられた電源回路である。
【００４０】
前者の電源回路Ａにおいて、１５はＲＡＭ部１１及びＲＡＭ制御回路１３に動作電流を供給するＲＡＭ部内部電源電圧降圧回路、１７はＲＡＭ部内部電源電圧降圧回路１５が発生するＲＡＭ部１１への内部電源電圧の電位を検出するＲＡＭ部用電位検知回路、１９はＲＡＭ部１１を制御する外部コントロール信号／ＲＡＳ、／ＣＡＳを入力信号として、ＲＡＭ部内部電源電圧降圧回路１５の動作を制御するＲＡＭ部用降圧回路制御部である。
【００４１】
同様に、後者の電源回路Ｂにおいて、１６はＳＡＭ部１２及びＳＡＭ制御回路１４に動作電流を供給するＳＡＭ部内部電源電圧降圧回路、１８はＳＡＭ部内部電源電圧降圧回路１６が発生するＳＡＭ部１２への内部電源電圧の電位を検出するＳＡＭ部用電位検知回路、２０はＳＡＭ部１２を制御する外部コントロール信号／ＳＥ及びクロック信号ＳＣを入力信号として、ＳＡＭ部内部電源電圧降圧回路１６の動作を制御するＳＡＭ部用降圧回路制御部である。
【００４２】
前記ＲＡＭ部内部電源電圧降圧回路１５は、図２に詳示するように、基準電圧発生回路１５ａと、内部電圧出力回路１５ｂとから成る。
【００４３】
基準電圧発生回路１５ａは、内部電圧出力回路１５ｂに出力する参照電圧ＶＲＥＦ（ＲＡＭ）を端子Ｖｏに発生する。この参照電圧ＶＲＥＦ（ＲＡＭ）は、この端子Ｖｏに直列接続されたＰＭＯＳ型トランジスタのしきい値電圧ＶＴＰを利用して発生され、この直列接続されたＰＭＯＳ型トランジスタの段数に応じて変更される。即ち、制御トランジスタＴＬが制御信号ＬＶ（ＲＡＭ）の入力によりＯＮ制御された場合には、３個のＰＭＯＳ型トランジスタＴｐ１〜Ｔｐ３を直列接続した回路が端子Ｖｏに接続されて、３・｜ＶＴＰ｜の電位である参照電圧ＶＲＥＦ（ＲＡＭ）１が発生し、制御トランジスタＴＭが制御信号ＭＶ（ＲＡＭ）の入力によりＯＮ制御された場合には、４個のＰＭＯＳ型トランジスタＴｐ４〜Ｔｐ７を直列接続した回路が端子Ｖｏに接続されて、４・｜ＶＴＰ｜の電位である参照電圧ＶＲＥＦ（ＲＡＭ）２（ＶＲＥＦ（ＲＡＭ）１＜ＶＲＥＦ（ＲＡＭ）２）が発生し、制御トランジスタＴＨが制御信号ＨＶ（ＲＡＭ）の入力によりＯＮ制御された場合には、５個のＰＭＯＳ型トランジスタＴｐ８〜Ｔｐ１２を直列接続した回路が端子Ｖｏに接続されて、５・｜ＶＴＰ｜の電位である参照電圧ＶＲＥＦ（ＲＡＭ）３（ＶＲＥＦ（ＲＡＭ）２＜ＶＲＥＦ（ＲＡＭ）３）が発生する。
【００４４】
更に、前記基準電圧発生回路１５ａには、参照電圧調整回路１５ｃが設けられる。この参照電圧調整回路１５ｃは、電位検知回路１７の出力信号Ｚ（設定電位未満の検出時に“Ｌ”レベルとなる）信号を受け、この信号Ｚの“Ｌ”レベル時に、端子Ｖｏに発生している参照電圧ＶＲＥＦ（ＲＡＭ）を上昇させる。
【００４５】
加えて、前記内部電圧出力回路１５ｂは、前記基準電圧発生回路１５ａの端子Ｖｏの参照電圧ＶＲＥＦ（ＲＡＭ）を受けるカレントミラー回路１５ｄと、このカレントミラー回路１５ｄの出力により制御されるＰＭＯＳ型のドライバートランジスタＴＤとを有する。前記ドライバートランジスタＴＤは、出力端子Ｖ１に接続され、この出力端子Ｖ１から設定電圧ＶＩＮＴ（ＲＡＭ）の電源電流を前記ＲＡＭ部１１及びＲＡＭ制御回路１３に供給する。
【００４６】
また、ＳＡＭ部内部電源電圧降圧回路１６は、図３に詳示するように、前記ＲＡＭ部内部電源電圧降圧回路１５と同様に、基準電圧発生回路１６ａと、内部電圧出力回路１６ｂとから成る。これ等回路の構成は図２とほぼ同様であり、異なる点は、基準電圧発生回路１６ａにおいて、参照電圧ＶＲＥＦを発生する各直列回路のＰＭＯＳ型トランジスタの接続段数が異なり、各々、２個、３個及び４個に設定される。
【００４７】
更に、前記各電位検知回路１７、１８は同一構成であり、以下、電位検知回路１７の詳細を説明する。図４に示すように、電位検知回路１７は、電位判定回路１７ａと、スイッチング回路１７ｂとから成る。前記電位判定回路１７ａは、内部電圧出力回路１５ｂの出力電圧ＶＩＮＴが期待電位よりも微小電圧ΔＶ1 未満になると、出力が“Ｌ”レベルとなり、期待電位よりも微小電圧ΔＶ2 を越えて高くなると、出力が“Ｈ”レベルとなる。また、スイッチング回路１７ｂは、電位判定回路１７ａの出力に反応し、その出力信号Ｚは、電位判定回路１７ａの出力が“Ｌ”レベルのとき“Ｌ”レベルとなり、電位判定回路１７ａの出力が“Ｈ”レベルのとき“Ｈ”レベルとなる。このスイッチング回路１７ｂの出力信号Ｚは、前記基準電圧発生回路１５ａの参照電圧調整回路１５ｃに入力される。
【００４８】
前記ＲＡＭ部用降圧回路制御部１９は、図５に示すように制御信号ＬＶ（ＲＡＭ）、ＭＶ（ＲＡＭ）、ＨＶ（ＲＡＭ）を発生する。即ち、外部電源ＶＤＤの立上り時に制御信号ＬＶ（ＲＡＭ）を発生し、その発生を外部電源ＶＤＤの立下り時まで維持する。また、外部コントロール信号／ＲＡＳの入力時（立下り時）に制御信号ＭＶ（ＲＡＭ）を発生し、コントロール信号／ＲＡＳの立上り時にこの制御信号ＭＶ（ＲＡＭ）の発生を停止する。更に、外部コントロール信号／ＣＡＳの入力時（立下り時）に制御信号ＨＶ（ＲＡＭ）を発生し、コントロール信号／ＣＡＳの立上り時にこの制御信号ＨＶ（ＲＡＭ）の発生を停止する。この各制御信号ＬＶ（ＲＡＭ）、ＭＶ（ＲＡＭ）、ＨＶ（ＲＡＭ）は各々前記基準電圧発生回路１５ａの制御トランジスタＴＬ、ＴＭ、ＴＨに入力される。
【００４９】
また、ＳＡＭ部用降圧回路制御部２０は、図６に示すように制御信号ＬＶ（ＳＡＭ）、ＭＶ（ＳＡＭ）、ＨＶ（ＳＡＭ）を発生する。即ち、外部電源ＶＤＤの立上り時に制御信号ＬＶ（ＳＡＭ）を発生し、その発生を外部電源ＶＤＤの立下り時まで維持する。また、外部コントロール信号／ＳＥの入力時（立下り時）に制御信号ＬＶ（ＳＡＭ）を発生し、コントロール信号／ＳＥの立上り時にこの制御信号ＬＶ（ＳＡＭ）の発生を停止する。また、クロック信号ＳＣの入力時（立上り時）に制御信号ＨＶ（ＳＡＭ）を発生し、クロック信号ＳＣの立下り時にこの信号ＨＶ（ＳＡＭ）の発生を停止する。
【００５０】
以上のように構成された本実施例の半導体記憶装置において、以下、その動作を説明する。
【００５１】
ランダムアクセス動作を行う場合には、ＲＡＭ制御回路１３へコントロール信号／ＲＡＳが入力されて、ＲＡＭ部１１の動作が起動される。この時、入力されたアドレス信号Ａ０- Ａ８によりワード線が選択される。選択されたワード線により活性化されたメモリセルから、記憶情報としての電荷が、各メモリセルと接続される各々のビット線に転送されて、予めプリチャージされていたビット線の電位が変化し、この電位の変化が図示されないセンスアンプにより増幅される。そして、その後は、外部から入力されるコントロール信号／ＣＡＳ、／ＷＥ、／ＤＴ、／ＯＥ及びクロック信号に応じて、データの読み出し動作及び書き込み動作、並びにＲＡＭ部１１とＳＡＭ部１２との間でのデータ転送動作等が実行される。
【００５２】
いま、前記シリアル動作（ＲＡＭ系の動作）の起動される前において、外部から電源電圧ＶＤＤが印加されれば、ＲＡＭ部内部電源電圧降圧回路１５は、ＲＡＭ部１１及びＲＡＭ制御回路１３へ内部電源電位を供給する。ここに、ＲＡＭ系は待機状態にあり、この待機状態では、ＲＡＭ部１１及びＲＡＭ制御回路１３での消費電流は少なく、従って、供給すべき電源電流も少なくて済む状況である。この状況では、ＲＡＭ用降圧回路制御部１９が制御信号ＬＶ（ＲＡＭ）を発生するので、ＲＡＭ部内部電源電圧降圧回路１５では、基準電圧発生回路１５ａが最小値の参照電圧ＶＲＥＦ（ＲＡＭ）１を発生し、内部電圧出力回路１５ｂがこの参照電圧ＶＲＥＦ（ＲＡＭ）１に等しい内部電圧ＶＩＮＴ（ＲＡＭ）を端子Ｖ１から外部出力し、その結果、ＲＡＭ部１１及びＲＡＭ制御回路１３に供給される電源電流は少ない。
【００５３】
そして、前記の待機状態において、ＲＡＭ制御回路１３へ外部からコントロール信号／ＲＡＳが入力されて、ＲＡＭ系の動作が起動されると、ＲＡＭ部用降圧回路制御部１９が制御信号ＭＶ（ＲＡＭ）を出力するので、ＲＡＭ部内部電源電圧降圧回路１６の基準電圧発生回路１６ａの発生する参照電圧が設定電圧ＶＲＥＦ（ＲＡＭ）２（ＶＲＥＦ（ＲＡＭ）１＜ＶＲＥＦ（ＲＡＭ）２）に高くなり、内部電圧出力回路１５ｂがこの参照電圧ＶＲＥＦ（ＲＡＭ）２に等しい内部電圧ＶＩＮＴを端子Ｖ１から外部出力して電流駆動能力が高くなる。その結果、センスアンプによるビット線の増幅動作により大きな瞬時電流が流れても、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位は、前記内部電圧出力回路１５から増大供給される電源電流により、その低下が少なくなる。
【００５４】
その後、コントロール信号／ＣＡＳが入力されて、データの読み出し動作又は書き込み動作が行われる場合に、流れる瞬時電流は、この読み出し又は書き込み動作により大きくなるが、これに対応してＲＡＭ部用降圧回路制御部１９が制御信号ＨＶ（ＲＡＭ）を出力し、ＲＡＭ部内部電源電圧降圧回路１５の基準電圧発生回路１５ａが発生する参照電圧が設定電圧ＶＲＥＦ（ＲＡＭ）３（ＶＲＥＦ（ＲＡＭ）２＜ＶＲＥＦ（ＲＡＭ）３）に高くなる。その結果、内部電圧出力回路１５ｂが発生する内部電圧ＶＩＮＴ（ＲＡＭ）も一層高くなり、電流供給能力が増大するので、そのデータの読み出し又は書き込み動作による瞬時電流の増大があっても、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位は、その低下が少なくなる。
【００５５】
その場合、前記センスアンプによるビット線の増幅動作又はデータの読み出し、書き込み動作により大きな瞬時電流が流れた際、ＲＡＭ部１１及びＲＡＭ制御回路１３での内部電源電位の低下は、ＲＡＭ部用電位検知回路１７により検知され、以後、このＲＡＭ部用電位検知回路１７により、ＲＡＭ部内部電源電圧降圧回路１５の出力電圧ＶＩＮＴが調整される。即ち、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位が期待電圧（＝参照電圧ＶＲＥＦ（ＲＡＭ））よりも微小電圧ΔＶ1 未満に低下すれば、検知信号Ｚが“Ｌ”レベルになり、基準電圧発生回路１５ａの参照電圧ＶＲＥＦ（ＲＡＭ）が設定電圧上昇し、ＲＡＭ部内部電源電圧降圧回路１５の出力電圧ＶＩＮＴが上昇して電流供給能力が増大し、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位を高くし、期待電圧ＶＲＥＦに復帰させる。そして、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位が期待電位ＶＲＥＦ（ＲＡＭ）よりも微小電圧ΔＶ2 高い電圧値に達すれば、ＲＡＭ部用電位検知回路１７がこれを検出して検知信号Ｚ（“Ｈ”レベル）を出力するので、基準電圧発生回路１５ａの参照電圧ＶＲＥＦ（ＲＡＭ）が元に戻り、ＲＡＭ部内部電源電圧降圧回路１５の出力電圧ＶＩＮＴ（ＲＡＭ）も元に戻る。以上の動作を繰返して、ＲＡＭ部内部電源電圧降圧回路１５の発生電圧は、期待電圧ＶＲＥＦ（ＲＡＭ）の設定幅内（ＶＲＥＦ（ＲＡＭ）−ΔＶ1 ≦ＶＲＥＦ（ＲＡＭ）≦ＶＲＥＦ（ＲＡＭ）＋ΔＶ2 ）に制御され、電流供給能力が最適になる。
【００５６】
シリアルアクセス動作を行う場合には、ＳＡＭ制御回路１４へコントロール信号／ＳＥが入力されて、ＳＡＭ部１２の動作が起動される。このＳＡＭ部１２の動作の起動前、即ち待機時には、外部からの電源電圧ＶＤＤがＳＡＭ部内部電源電圧降圧回路１６に印加されれば、ＳＡＭ用降圧回路制御部２０が制御信号ＬＶ（ＳＡＭ）を発生し、従ってＳＡＭ部内部電源電圧降圧回路１６の基準電圧発生回路１６ａが最小値の参照電圧ＶＲＥＦ（ＳＡＭ）１を発生し、内部電圧出力回路１５ｂの発生電圧が最小値になるので、ＲＡＭ部１１及びＲＡＭ制御回路１３に供給される電源電流は少ない。
【００５７】
その後、ＳＡＭ制御回路１４へ外部からコントロール信号／ＳＥが入力されて、ＳＡＭ系の動作が起動されると、ＳＡＭ部用降圧回路制御部２０が制御信号ＭＶ（ＳＡＭ）を出力し、これにより、ＳＡＭ部内部電源電圧降圧回路１６の基準電圧発生回路１６ａの発生する参照電圧が設定電圧ＶＲＥＦ（ＳＡＭ）２に高くなり、内部電圧出力回路１５ｂの発生電圧が上昇して、電流駆動能力が高くるので、ＳＡＭ部１２の活性化に必要な瞬時電流が流れても、ＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電位は、その低下が少なくなる。
【００５８】
その後、クロック信号ＳＣが入力される毎に、データの読み出し動作又は書き込み動作が行われる。この場合に、瞬時電流は、この読み出し又は書き込み動作により大きくなるが、ＳＡＭ部用降圧回路制御部２０が制御信号ＨＶ（ＳＡＭ）を出力し、ＳＡＭ部内部電源電圧降圧回路１６の基準電圧発生回路１６ａの発生する参照電圧が設定電圧ＶＲＥＦ（ＳＡＭ）３に高くなり、これに伴い内部電圧出力回路１６の発生電圧ＶＩＮＴ（ＳＡＭ）も高くなって、電流供給能力が増大するので、そのデータの読み出し又は書き込み動作による瞬時電流の増大があっても、ＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電位は、その低下が少なくなる。
【００５９】
その場合、前記ＳＡＭ部１２の活性化又はデータの読み出し、書き込み動作により大きな瞬時電流が流れた際には、上記ＲＡＭ系の動作で既述したように、ＳＡＭ部用電位検知回路１８により、ＲＡＭ部内部電源電圧降圧回路１６の出力電圧ＶＩＮＴが良好に調整される。
【００６０】
以上のように、本実施例によれば、ＲＡＭ部１１及びＲＡＭ制御回路１３より成るＲＡＭ系、及びＳＡＭ部１２及びＳＡＭ制御回路１４より成るＳＡＭ系の各々に対して独立した内部電源回路Ａ、Ｂを設けたので、ＲＡＭ系及びＳＡＭ系が互いに非同期動作しても、その非同期動作の影響が他方の内部電源電位に影響せず、よって、ＲＡＭ系及びＳＡＭ系各々の動作余裕度を確保することが可能となり、画像用半導体記憶装置として安定な動作を実現することができる。
【００６１】
しかも、各内部電源電圧降圧回路１５、１６を、対応する降圧回路制御部１９、２０により、対応するＲＡＭ系、ＳＡＭ系の動作状態を制御するコントロール信号／ＲＡＳ、／ＣＡＳ、／ＳＥを用いて制御したので、ＲＡＭ部１１、ＳＡＭ部１２等の内部電源電位の低下時にタイミング良く電流供給能力を高めることができ、ＲＡＭ部１１、ＳＡＭ部１２等の内部電源電位の低下幅を低く抑えることができる。
【００６２】
更に、ＳＡＭ部内部電源電圧降圧回路１６の発生電圧は、待機時及び動作時の双方で、ＲＡＭ部内部電源電圧降圧回路１５の発生電圧よりも低く設定されているので、ＲＡＭ系に比較して高速な動作を必要とするＳＡＭ系については、デバイス内外での高速データ転送に伴う雑音の発生を十分に抑制でき、この半導体記憶装置を使用したシステム全体での安定動作を低消費電力で実現することができる。
【００６３】
尚、本実施例では、ＲＡＭ用及びＳＡＭ用の各内部電圧降圧回路１５、１６が発生する内部電圧ＶＩＮＴは、その各々の基準電圧発生回路１５ａ、１６ａが発生する参照電圧ＶＲＥＦの間に差を設けるによって、ＳＡＭ用の内部電圧降圧回路１６が発生する内部電圧ＶＩＮＴ（ＳＡＭ）の方が、ＲＡＭ用の内部電圧降圧回路１５が発生する内部電圧ＶＩＮＴ（ＲＡＭ）よりも低い構成としたが、相互に同一電位としてもよいのは勿論である。
【００６４】
（第２の実施例）
図７は本発明の第２の実施例における半導体記憶装置の回路構成図を示すものである。
【００６５】
前記第１の実施例では、ＲＡＭ用及びＳＡＭ用の各内部電圧降圧回路１５、１６を、待機時用と動作時用とで電流供給能力を変更するように回路構成して機能的に待機時用の降圧回路と動作時用の降圧回路とを持つ構成としたのに代え、本実施例では、ＲＡＭ部内部電源電圧降圧回路３０を、構造的に、待機時用の降圧回路３１と、動作時用の降圧回路３２とに分割すると共に、ＳＡＭ部内部電源電圧降圧回路３５も同様に、待機時用の降圧回路３６と、動作時用の降圧回路３７とに分割したものである。
【００６６】
即ち、前記ＲＡＭ部内部電源電圧降圧回路３０の具体的構成を図８に示す。同図のＲＡＭ部内部電源電圧降圧回路３０は、基準電圧発生回路３０ａと、待機時用の内部電圧出力回路３０ｂと、第１の動作時用の内部電圧出力回路３０ｃと、第２の動作時用の内部電圧出力回路３０ｄとから成る。
【００６７】
前記基準電圧発生回路３０ａは、前記図２に示した基準電圧発生回路１５ａと基本的には同様の構成であり、参照電圧調整回路３０ｅも備える。以下、異なる構成のみを説明すると、参照電圧ＶＲＥＦを与える直列回路が１つのみ設けられ、且つこの直列回路を構成するＰＭＯＳ型トランジスタの段数が４段であり、４個のＰＭＯＳ型トランジスタＴｐ１〜Ｔｐ４より成る。
【００６８】
また、前記各内部電圧出力回路３０ｂ〜３０ｄは、各々、前記図２に示した内部電圧出力回路１５ｄと同様に、カレントミラー回路３３ｂ、３３ｃ、３３ｄと、ドライバートランジスタＴＤｂ、ＴＤｃ、ＴＤｄとを有する。待機時用の内部電圧出力回路３０ｂのドライバートランジスタＴＤｂは、電流駆動能力が極く小さい。また、第１の動作時用の内部電圧出力回路３０ｃのドライバートランジスタＴＤｃは、電流駆動能力が大きく、第２の動作時用の内部電圧出力回路３０ｄのドライバートランジスタＴＤｄは、電流駆動能力が小さい。
【００６９】
更に、前記各内部電圧出力回路３０ｂ〜３０ｄには、各々、制御トランジスタ３４ｂ、３４ｃ、３４ｄを有する。待機時用の内部電圧出力回路３０ｂの制御トランジスタ３４ｂは、前記第１実施例のＲＡＭ部用降圧回路制御部１９から出力される制御信号ＬＶ（ＲＡＭ）によりＯＮ制御されて、カレントミラー回路３３ｂを動作可能とする。同様に、第１の動作時用の内部電圧出力回路３０ｃの制御トランジスタ３４ｃは、制御信号ＭＶ（ＲＡＭ）によりＯＮ制御されて、カレントミラー回路３３ｃを動作可能とし、第２の動作時用の内部電圧出力回路３０ｄの制御トランジスタ３４ｄは、制御信号ＨＶ（ＲＡＭ）によりＯＮ制御されて、カレントミラー回路３３ｄを動作可能とする。
【００７０】
また、ＳＡＭ部内部電源電圧降圧回路３５の具体的構成を図９に示す。同図のＳＡＭ部内部電源電圧降圧回路３５は、基準電圧発生回路３５ａと、待機時用の内部電圧出力回路３５ｂと、第１の動作時用の内部電圧出力回路３５ｃと、第２の動作時用の内部電圧出力回路３５ｄとから成る。
【００７１】
前記基準電圧発生回路３５ａは、前記図８に示したＲＡＭ用の基準電圧発生回路３０ａとほぼ同様の構成であり、参照電圧調整回路３５ｅも備えるが、参照電圧ＶＲＥＦを与える直列回路を構成するＰＭＯＳ型トランジスタの段数が３段であり、３個のＰＭＯＳ型トランジスタＴｐ１〜Ｔｐ３より成る。
【００７２】
また、前記各内部電圧出力回路３５ｂ〜３５ｄは、各々、前記図８に示したＲＡＭ用の内部電圧出力回路３０ｂ〜３０ｄと同様に、カレントミラー回路３８ｂ、３８ｃ、３８ｄと、ドライバートランジスタＴＤｂ、ＴＤｃ、ＴＤｄとを有する。待機時用の内部電圧出力回路３５ｂのドライバートランジスタＴＤｂは、電流駆動能力が極く小さく、第１の動作時用の内部電圧出力回路３５ｃのドライバートランジスタＴＤｃは電流駆動能力が大きい。また、第２の動作時用の内部電圧出力回路３５ｄのドライバートランジスタＴＤｄは、電流駆動能力が小さい。
【００７３】
更に、前記各内部電圧出力回路３５ｂ〜３５ｄには、各々、制御トランジスタ３９ｂ、３９ｃ、３９ｄを有し、待機時用の内部電圧出力回路３５ｂの制御トランジスタ３９ｂは、前記第１実施例のＳＡＭ部用降圧回路制御部２０から出力される制御信号ＬＶ（ＳＡＭ）によりＯＮ制御されて、カレントミラー回路３８ｂを動作可能とする。同様に、第１の動作時用の内部電圧出力回路３５ｃの制御トランジスタ３９ｃは、制御信号ＭＶ（ＳＡＭ）によりＯＮ制御されて、カレントミラー回路３８ｃを動作可能とし、第２の動作時用の内部電圧出力回路３５ｄの制御トランジスタ３９ｄは、制御信号ＨＶ（ＳＡＭ）によりＯＮ制御されて、カレントミラー回路３８ｄを動作可能とする。
【００７４】
以上のように構成された本実施例の半導体記憶装置の動作を、以下、図１０及び図１１に基いて説明する。
【００７５】
外部からの電源電圧ＶＤＤが印加されれば、ＲＡＭ部用及びＳＡＭ部用の各降圧回路制御部１９、２０から制御信号ＬＶ（ＲＡＭ）、ＬＶ（ＳＡＭ）が出力され、これにより、ＲＡＭ用及びＳＡＭ用の各内部電源電圧降圧回路３０、３５では、待機時用の内部電圧出力回路３０ｂ、３５ｂが動作して、少ない電源電流のみが出力される。この状態が、ＲＡＭ系の動作が起動される以前の待機状態である。
【００７６】
前記の待機状態で、外部からコントロール信号／ＲＡＳがＲＡＭ制御回路１３へ入力されて、ＲＡＭ系の動作が起動されると、これに対応してＲＡＭ部用降圧回路制御部１９が制御信号ＭＶ（ＲＡＭ）を出力するので、ＲＡＭ用の内部電源電圧降圧回路３０の第１の動作時用の内部電圧出力回路３０ｃが動作して、電流駆動能力が大きくなり、供給する電源電流が増大する。従って、センスアンプによるビット線の増幅動作等に起因する電源電圧の低下が抑制される。
【００７７】
更に、外部からコントロール信号／ＣＡＳがＲＡＭ制御回路１３へ入力されて、ＲＡＭ部１１でのデータの読み出し動作又は書き込み動作が行われる場合には、ＲＡＭ部用降圧回路制御部１９が制御信号ＨＶ（ＲＡＭ）を出力するので、ＲＡＭ用の内部電源電圧降圧回路３０の第２の動作時用の内部電圧出力回路３０ｃも動作して、電流駆動能力が更に大きくなり、供給する電源電流が一層増大することになる。従って、このデータ出力動作等により大きな瞬時電流が流れても、内部電源電位の低下が小さく抑制される。
【００７８】
また、シリアルアクセス動作を行う場合に、コントロール信号／ＳＥがＳＡＭ制御回路１４へ入力されて、ＳＡＭ部１２の動作が起動されると、ＳＡＭ部用降圧回路制御部２０が制御信号ＭＶ（ＳＡＭ）を出力して、第１の動作時用のＳＡＭ部内部電源電圧降圧回路３５ｃが動作を開始し、電流駆動能力が高くなるので、ＳＡＭ部１２の活性化に必要な瞬時電流が流れても、ＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電位は、その低下が少なくなる。
【００７９】
その後、クロック信号ＳＣの入力毎にデータの読み出し動作又は書き込み動作が行われると、ＳＡＭ部用降圧回路制御部２０が制御信号ＨＶ（ＳＡＭ）を出力して、第２の動作時用のＳＡＭ部内部電源電圧降圧回路３５ｄも動作を開始し、電流駆動能力が一層に高くなるので、データの読み出し又は書き込み動作による瞬時電流の増大があっても、ＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電位は、その低下が少なくなる。
【００８０】
また、以上の動作時においては、ＲＡＭ部用及びＳＡＭ部用の各電位検知回路１７、１８により、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電圧やＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電圧が期待電圧値（ＶＲＥＦ）より微小値（ΔＶ1 ）未満になれば、対応するＲＡＭ部用及びＳＡＭ部用の各内部電源電圧降圧回路３０、３５の出力電圧ＶＩＮＴが上昇制御され、期待電圧値（ＶＲＥＦ）より微小値（ΔＶ2 ）以上になれば、その出力電圧ＶＩＮＴの上昇制御が停止されて、その電流駆動能力が良好に調整される。
【００８１】
以上説明したように、本実施例によれば、前記第１の実施例と同様に、ＲＡＭ部１１及びＲＡＭ制御回路１３より成るＲＡＭ系、及びＳＡＭ部１２及びＳＡＭ制御回路１４より成るＳＡＭ系の各々に対して独立した内部電源電圧降圧回路を設けているので、ＲＡＭ系及びＳＡＭ系が互いに非同期動作しても、その影響が各々の内部電源電位に影響することがなく、ＲＡＭ系及びＳＡＭ系各々の動作余裕度を確保することが可能である。また、ＳＡＭ系の内部電源電圧レベルＶＲＥＦ（ＳＡＭ）がＲＡＭ系の内部電源電圧レベルＶＲＥＦ（ＲＡＭ）よりも低い電圧値に設定されているので、高速な動作を必要とするＳＡＭ系の高速データ転送に伴う雑音の発生を十分に抑制でき、システム全体での安定動作を確保できる。また、待機時には待機時用の内部電圧出力回路３０ｂ、３５ｂのみを動作させ、動作時には動作時用の内部電圧出力回路３０ｃ、３０ｄ、３５ｃ、３５ｄも動作させたので、デバイスの動作状態に応じた電流供給能力として、デバイス及びこのデバイスを用いたシステム全体の消費電力を十分小さくできる。更に、待機時の内部電源電位を動作時の内部電源電位に対してより低く設定すれば、活性化されていないデバイスの消費電力をより小さく抑えることができ、システムの消費電力を最小にすることができる。
【００８２】
尚、本実施例では、ＲＡＭ用及びＳＡＭ用の各内部電圧降圧回路３０、３５において、動作時用の内部電圧出力回路を第１の動作時用の回路３０ｃ、３５ｃと第２の動作時用の回路３０ｄ、３５ｄとに分割したが、これを分割せず、内蔵するドライバートランジスタＴＤを複数個設け、その動作個数を制御する構成としてもよい。
【００８３】
【発明の効果】
以上説明したように、請求項１ないし請求項１１記載の発明の半導体記憶装置によれば、ＲＡＭ用機能ブロックの動作に必要な電流を供給するための電源回路と、ＳＡＭ用機能ブロックの動作に必要な電流を供給するための電源回路とを、各々、独立して設けたので、この両機能ブロックが互いに非同期に動作しても、一方の機能ブロックの動作が引き起こす電源電圧変動が、他方の機能ブロックの動作に影響を及ぼすことが防止できて、十分に安定した動作を確保できると共に、外部電源電圧の変動に拘らず内部電源電圧を所望の電位に安定させて、素子の高集積化や微細化に伴う消費電力の低減、及び信頼性の向上を図ることができる。
【００８４】
特に、請求項３及び請求項４記載の発明の半導体記憶装置によれば、内部電圧出力回路の電流供給能力を、対応する機能ブロックのコントロール信号やクロック信号に基いて制御したので、機能ブロックの起動時やデータの読出し、書き込み時での瞬時電流の増大に対応した電流供給能力の制御ができて、対応する機能ブロックに供給する電源電位の低下を小さく抑えることができる。
【００８５】
更に、請求項８記載の発明の半導体記憶装置によれば、ＳＡＭ部及びＳＡＭ制御回路に供給される内部電圧を、ＲＡＭ部及びＲＡＭ制御回路に供給される内部電圧に対して、低い電圧値に設定したので、高速動作が必要なＳＡＭ部では、小さな信号振幅で回路内部の信号データを取り扱うことができ、より安定した内部動作を実現することが可能である。
【００８６】
加えて、請求項１１記載の発明の半導体記憶装置によれば、回路の動作が起動される以前の待機時には、その動作時よりも低い内部電圧を供給したので、活性化されていないデバイスの消費電力が小さく制限して、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体記憶装置の構成を示す図である。
【図２】本発明の第１の実施例における半導体記憶装置のＲＡＭ用機能ブロックに対応する電源回路の要部の具体的構成を示す図である。
【図３】本発明の第１の実施例における半導体記憶装置のＳＡＭ用機能ブロックに対応する電源回路の要部の具体的構成を示す図である。
【図４】本発明の第１の実施例における半導体記憶装置の電源回路に備える電位検知回路の具体的構成を示す図である。
【図５】本発明の第１の実施例における半導体記憶装置の動作を説明するタイミングチャート図である。
【図６】本発明の第１の実施例における半導体記憶装置の他の動作を説明するタイミングチャート図である。
【図７】本発明の第２の実施例における半導体記憶装置の構成を示す図である。
【図８】本発明の第２の実施例における半導体記憶装置のＲＡＭ用機能ブロックに対応する電源回路の要部の具体的構成を示す図である。
【図９】本発明の第２の実施例における半導体記憶装置のＳＡＭ用機能ブロックに対応する電源回路の要部の具体的構成を示す図である。
【図１０】本発明の第２の実施例における半導体記憶装置の動作を説明するタイミングチャート図である。
【図１１】本発明の第２の実施例における半導体記憶装置の他の動作を説明するタイミングチャート図である。
【図１２】従来の半導体記憶装置の構成を示す図である。
【符号の説明】
１１ ＲＡＭ部
１２ ＳＡＭ部
１３ ＲＡＭ制御回路
１４ ＳＡＭ制御回路
Ａ、Ａ´ ＲＡＭ系の電源回路
Ｂ、Ｂ´ ＳＡＭ系の電源回路
１５ ＲＡＭ部用内部電源電圧降圧回路
１６ ＳＡＭ部用内部電源電圧降圧回路
１５ａ、１６ａ 基準電圧発生回路
１５ｂ、１６ｂ 内部電圧出力回路
１７ ＲＡＭ部用電位検知回路
１７ａ 電位判定回路
１７ｂ スイッチング回路
１８ ＳＡＭ部用電位検知回路
１９ ＲＡＭ部用降圧回路制御部
２０ ＳＡＭ部用降圧回路制御部
３０ ＲＡＭ部用内部電源電圧降圧回路
３０ａ 基準電圧発生回路
３０ｂ 待機時用内部電圧出力回路
３０ｃ 第１の動作時用内部電圧出力回路
３０ｄ 第２の動作時用内部電圧出力回路
３５ ＳＡＭ部用内部電源電圧降圧回路
３５ａ 基準電圧発生回路
３５ｂ 待機時用内部電圧出力回路
３５ｃ 第１の動作時用内部電圧出力回路
３５ｄ 第２の動作時用内部電圧出力回路
【産業上の利用分野】
本発明は半導体記憶装置の改良に関し、特に、データの入出力動作を非同期に行なうことが可能なランダムアクセスメモリ部とシリアルアクセスメモリ部とを有するマルチポート型の画像用半導体記憶装置に関する。
【０００２】
【従来の技術】
図１２は、従来の半導体記憶装置の回路構成を示す。
【０００３】
同図において、１はビット線とワード線とによるマトリックスを構成してその交点に情報を記憶するメモリセルを配置したランダムアクセス可能なメモリ領域であるランダムアクセスメモリ部（以下、ＲＡＭ部という）、２はＲＡＭ部１との間で双方向に記憶情報の入出力が可能なシリアルアクセス可能なメモリ領域であるシリアルアクセスメモリ部（以下、ＳＡＭ部という）である。
【０００４】
また、３は装置外部から与えられるコントロール信号及びクロック信号並びにアドレス信号を受けて、ＲＡＭ部１の動作を制御するための制御信号及びＲＡＭ部１とＳＡＭ部２との間のデータ転送動作を制御するための制御信号を発生するＲＡＭ制御回路、４は装置外部からのコントロール信号及びクロック信号を受けて、ＳＡＭ部２の動作を制御するための制御信号を発生するＳＡＭ制御回路である。
【０００５】
以上のように構成された従来の半導体記憶装置の動作を説明する。以下、例えば２５６Ｋワードｘ８ビット構成の２Ｍビットメモリである場合について説明する。
【０００６】
ランダムアクセス動作を行う時には、ＲＡＭ制御回路３へコントロール信号／ＲＡＳが入力されてＲＡＭ部１の動作が起動される。この時、入力されたアドレス信号Ａ０−Ａ８によりワード線が選択される。選択されたワード線により活性化されたメモリセルから、記憶情報としての電荷が、各メモリセルと接続される各々のビット線に転送されて、予めプリチャージされていたビット線の電位が変化し、この電位の変化がセンスアンプ（図示せず）により増幅される。
【０００７】
ここで、読み出し動作であることがコントロール信号／ＷＥ及び／ＣＡＳにより設定された場合には、コントロール信号／ＣＡＳによりビット線選択のためのアドレスがアドレス信号Ａ０−Ａ８から取り込まれ、このアドレスに対応するビット線とデータ線とが接続されて、入出力端子ＩＯ０−ＩＯ７にデータが出力される。
【０００８】
また、書き込み動作であることがコントロール信号／ＷＥと／ＣＡＳとにより設定された場合には、入出力端子ＩＯ０−ＩＯ７から入力されたデータがデータ線を経て、コントロール信号／ＣＡＳにより取り込まれたアドレス信号Ａ０−Ａ８により選択されたビット線に送られて、予め選択されたワード線に接続されたメモリセルへ記憶される。
【０００９】
一方、シリアルアクセス動作を行う場合には、ＳＡＭ制御回路４へ入力されたコントロール信号／ＳＥにより、ＳＡＭ部２の動作が起動される。
【００１０】
コントロール信号／ＤＴ信号及び／ＷＥ信号がＲＡＭ制御回路３へ入力されて、ＲＡＭ部１からＳＡＭ部２へデータが転送された場合には、ＳＡＭ制御回路４へ入力されるクロック信号ＳＣに同期して、データ入出力端子ＳＩＯ０−ＳＩＯ７からデータが読み出される。
【００１１】
ＳＡＭ部２へのデータ書き込み可能な状態が、予め、ＲＡＭ制御回路３へ入力されたコントロール信号／ＤＴ及び／ＷＥにより、設定されている場合には、ＳＡＭ制御回路４へ入力されたコントロール信号／ＳＥにより、ＳＡＭ部２が活性化されて、ＳＡＭ制御回路４へ入力されるクロック信号ＳＣに同期して、入出力端子ＳＩＯ０−ＳＩＯ７からデータがＳＡＭ２へ書き込まれる。その後、ＲＡＭ制御回路１へ入力される各コントロール信号により、ＳＡＭ部２からＲＡＭ部１へのデータ転送が行われる。
【００１２】
このように、ＲＡＭ部１とＳＡＭ部２との間でデータ転送が行われる場合を除いて、ＲＡＭ部１におけるデータ入出力と、ＳＡＭ部２におけるデータ入出力とは、各々、独立したコントロール信号とクロック信号とにより非同期に行うことが可能である。
【００１３】
【発明が解決しようとする課題】
しかしながら、前記従来の構成では、ランダムアクセス動作を行うＲＡＭ部１と、シリアルアクセス動作を行うＳＡＭ部２とが、各々非同期に動作することが可能であるにも拘らず、ＲＡＭ部１もＳＡＭ部２もデバイス外部から供給される外部電源ＶＤＤを共通の電流供給源として使用するため、次の欠点がある。
【００１４】
即ち、ＲＡＭ部１でのセンスアンプによるビット線増幅動作時やデータ出力時等では、これ等の動作時に発生する大きな瞬時電流がデバイス内部の電源電圧の変動を誘発し、この電源電圧の変動がＳＡＭ部２の動作に影響を及ぼして、そのＳＡＭ部２の動作余裕度を減少させる。また、逆に、ＳＡＭ部２でのデータ出力時等では、この動作時に発生する大きな瞬時電流がデバイス内部の電源電圧の変動を誘発し、この電源電圧の変動がＲＡＭ部１の動作に影響を及ぼして、そのＲＡＭ部１の動作余裕度を減少させる。更には、ＳＡＭ部２は高速動作する関係上、その高速動作に起因して雑音が発生し、この雑音が半導体記憶装置の内部及び外部に悪影響を及ぼす欠点がある。加えて、共通の電源である以上、ＲＡＭ系及びＳＡＭ系に各々対応した適切な内部電源電位にならず、その結果、消費電力が多いという欠点を有する。
【００１５】
本発明は斯かる点に鑑みてなされたものであり、その目的は、前記のように互いに非同期動作が可能なＲＡＭ系とＳＡＭ系との２つの機能ブロックをデバイス内部に有していても、その一方の機能ブロックの動作による電源電圧の変動に起因して他方の機能ブロックの動作が影響されることがないようにして、十分な動作余裕度を確保すると共に、高速動作に起因する雑音の発生を防止して安定した動作を確保し、更には低消費電力化を図ることが可能な半導体記憶装置、特にマルチポート型の画像用半導体記憶装置を提供することにある。
【００１６】
【課題を解決するための手段】
以上の目的を達成するため、本発明では、互いに非同期動作が可能なＲＡＭ系とＳＡＭ系との２つの機能ブロックに対しては、各々独立した内部電源回路により電源電流を供給する構成とする。
【００１７】
即ち、請求項１記載の発明の半導体記憶装置は、ワード線とビット線との交差点ごとに情報記憶セルが設けられたＲＡＭ部と、前記ＲＡＭ部の動作を制御するＲＡＭ制御回路とから成るＲＡＭ用機能ブロックと、前記ＲＡＭ部に併設されて前記ＲＡＭ部との間で双方向に記憶情報の転送が可能なＳＡＭ部と、前記ＳＡＭ部の動作を制御するＳＡＭ制御回路とから成るＳＡＭ用機能ブロックとを備え、前記ＲＡＭ用機能ブロック及びＳＡＭ用機能ブロックは相互に非同期に動作可能であり、更に、前記ＲＡＭ用機能ブロック及びＳＡＭ用機能ブロックに対応して２個の電源回路を備え、前記各電源回路は、外部電源に接続されると共に、対応する機能ブロックに設定電位の内部電圧を与えるものであることを特徴とする。
【００１８】
更に、請求項２記載の発明は、前記請求項１記載の半導体記憶装置において、ＲＡＭ用及びＳＡＭ用の各機能ブロックに対応する電源回路は、各々、内部電圧を発生し、この内部電圧を対応する機能ブロックに動作電源電圧として与える内部電圧出力回路と、前記内部電圧出力回路から出力された内部電圧の電位を検知する電位検知回路とを備え、前記内部電圧出力回路は、前記電位検知回路の検知信号を受け、この検知信号に基いて、内部電圧が設定電位未満であるとき、内部電圧の電位を上昇させるものであることを特徴とする。
【００１９】
加えて、請求項３記載の発明は、前記請求項２記載の半導体記憶装置において、ＲＡＭ用機能ブロックに対応する電源回路は、更に、制御部を備え、前記制御部は、前記ＲＡＭ制御回路に与えられるコントロール信号を入力し、このコントロール信号の入力中は、内部電圧出力回路を、前記コントロール信号の非入力時に比べて、その電流供給能力が高くなるよう制御することを特徴とする。
【００２０】
更に加えて、請求項４記載の発明は、前記請求項２記載の半導体記憶装置において、ＳＡＭ用機能ブロックに対応する電源回路は、更に、制御部を備え、前記制御部は、前記ＳＡＭ制御回路に与えられるコントロール信号及びクロック信号を入力し、このコントロール信号の入力中で且つ前記クロック信号の非入力時には、内部電圧出力回路を、その電流供給能力が設定能力になるよう制御し、前記コントロール信号の入力中で且つ前記クロック信号の入力時には、内部電圧出力回路を、その電流供給能力が前記設定能力よりも高くなるよう制御することを特徴とする。
【００２１】
請求項５記載の発明は、前記請求項２記載の半導体記憶装置において、各内部電圧出力回路は、動作時に必要な電流を供給できる電流駆動能力が大きい動作時用内部電圧出力回路と、待機時に必要な電流を供給できる電流駆動能力が小さい待機時用内部電圧出力回路とから構成されることを特徴とする。
【００２２】
また、請求項６記載の発明は、前記請求項２記載の半導体記憶装置において、ＲＡＭ用及びＳＡＭ用の各機能ブロックに対応する電源回路は、発生する内部電圧が相互に同一電位であることを特徴とする。
【００２３】
更に、請求項７記載の発明は、前記請求項２記載の半導体記憶装置において、ＲＡＭ用及びＳＡＭ用の各機能ブロックに対応する電源回路は、発生する内部電圧が相互に異なる電位であることを特徴とする。
【００２４】
加えて、請求項８記載の発明は、前記請求項７記載の半導体記憶装置において、ＳＡＭ用の機能ブロックに対応する電源回路が発生する内部電圧は、ＲＡＭ用の機能ブロックに対応する電源回路が発生する内部電圧よりも低いことを特徴とする。
【００２５】
更に加えて、請求項９記載の発明は、前記請求項５記載の半導体記憶装置において、動作時用内部電圧出力回路と待機時用内部電圧出力回路とは、発生する内部電圧が相互に同一電位であることを特徴とする。
【００２６】
請求項１０記載の発明は、前記請求項５記載の半導体記憶装置において、動作時用内部電圧出力回路と待機時用内部電圧出力回路とは、発生する内部電圧が相互に異なる電位であることを特徴とする。
【００２７】
また、請求項１１記載の発明は、前記請求項１０記載の半導体記憶装置において、待機時用内部電圧出力回路が発生する内部電圧は、動作時用内部電圧出力回路が発生する内部電圧よりも低いことを特徴とする。
【００２８】
【作用】
以上の構成により、請求項１ないし請求項１１記載の発明の半導体記憶装置では、ＲＡＭ用機能ブロックの動作に必要な電流を供給するための電源回路と、ＳＡＭ用機能ブロックの動作に必要な電流を供給するための電源回路とを、各々、独立して設けたので、このＲＡＭ用とＳＡＭ用との両機能ブロックが互いに非同期に動作しても、その一方の機能ブロックの動作が引き起こす電源電圧変動が、他方の機能ブロックの動作に影響を及ぼすことがなく、従って、動作が十分に安定した半導体記憶装置が実現される。
【００２９】
また、内部電源電圧は、外部電源電圧の変動があっても、所望の電位に安定させることが実現できるので、記憶容量を増大するための素子の高集積化や微細化に伴う消費電力の低減、及び信頼性の向上を達成することができる。
【００３０】
特に、請求項３記載の発明の半導体記憶装置では、ＲＡＭ制御回路にコントロール信号が入力された時、即ち、ＲＡＭ部が起動された時やデータの読出し、書込み時には、その動作に伴い瞬時電流が増大するものの、内部電圧出力回路が制御部により制御されて、その電流供給能力が高くなるので、ＲＡＭ部の供給電位の低下が小さく制限される。
【００３１】
同様に、請求項４記載の発明の半導体記憶装置では、ＳＡＭ制御回路にコントロール信号やクロック信号が入力された時、即ち、ＳＡＭ部が起動された時やデータ出力時等では、その動作に伴い瞬時電流が増大するものの、内部電圧出力回路が制御部により電流供給能力が高くなるよう制御されるので、ＳＡＭ部の供給電位の低下が小さく制限される。
【００３２】
また、請求項８記載の発明の半導体記憶装置では、ＳＡＭ部及びＳＡＭ制御回路に供給される内部電圧は、ＲＡＭ部及びＲＡＭ制御回路に供給される内部電圧に対して、低い電圧値であるので、高速動作が必要なＳＡＭ部では、このＳＡＭ部ほどの高速動作が要求されないＲＡＭ部よりも、小さな信号振幅で回路内部の信号データを取り扱うことができ、より安定した内部動作を実現することが可能である。
【００３３】
更に、請求項１１記載の発明の半導体記憶装置では、回路の動作が起動される以前の待機時には、その動作時よりも低い内部電圧が供給されるので、活性化されていないデバイスの消費電力が小さく制限される。
【００３４】
【実施例】
以下、本発明の実施例を図面に基いて説明する。
【００３５】
（第１の実施例）
図１は、本発明の第１の実施例における半導体記憶装置の回路構成図を示すものである。
【００３６】
同図において、１１はビット線とワード線とによるマトリックスを構成してその交点に情報を記憶するメモリセルを配置したランダムアクセス可能なメモリ領域であるＲＡＭ部、１２はＲＡＭ部１１との間で双方向に記憶情報の入出力ができるシリアルアクセス可能なメモリ領域であるＳＡＭ部である。
【００３７】
また、１３は装置外部からのコントロール信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＤＴ、／ＯＥ及びクロック信号並びにアドレス信号Ａ０〜Ａ８を受けて、ＲＡＭ部１１の動作を制御する制御信号、及びＲＡＭ部１１とＳＡＭ部１２との間のデータ転送動作を制御する制御信号を発生するＲＡＭ制御回路、１４は装置外部からのコントロール信号／ＳＥ及びクロック信号ＳＣを受けて、ＳＡＭ部１２の動作を制御する制御信号を発生するＳＡＭ制御回路である。
【００３８】
前記ＲＡＭ部１１及びＲＡＭ制御回路１３により、ＲＡＭ系の機能ブロックが構成され、ＳＡＭ部１２及びＳＡＭ制御回路１４により、ＳＡＭ系の機能ブロックが構成される。
【００３９】
更に、Ａは前記ＲＡＭ系の機能ブロックに対応して設けられた電源回路、ＢはＳＡＭ系の機能ブロックに対応して設けられた電源回路である。
【００４０】
前者の電源回路Ａにおいて、１５はＲＡＭ部１１及びＲＡＭ制御回路１３に動作電流を供給するＲＡＭ部内部電源電圧降圧回路、１７はＲＡＭ部内部電源電圧降圧回路１５が発生するＲＡＭ部１１への内部電源電圧の電位を検出するＲＡＭ部用電位検知回路、１９はＲＡＭ部１１を制御する外部コントロール信号／ＲＡＳ、／ＣＡＳを入力信号として、ＲＡＭ部内部電源電圧降圧回路１５の動作を制御するＲＡＭ部用降圧回路制御部である。
【００４１】
同様に、後者の電源回路Ｂにおいて、１６はＳＡＭ部１２及びＳＡＭ制御回路１４に動作電流を供給するＳＡＭ部内部電源電圧降圧回路、１８はＳＡＭ部内部電源電圧降圧回路１６が発生するＳＡＭ部１２への内部電源電圧の電位を検出するＳＡＭ部用電位検知回路、２０はＳＡＭ部１２を制御する外部コントロール信号／ＳＥ及びクロック信号ＳＣを入力信号として、ＳＡＭ部内部電源電圧降圧回路１６の動作を制御するＳＡＭ部用降圧回路制御部である。
【００４２】
前記ＲＡＭ部内部電源電圧降圧回路１５は、図２に詳示するように、基準電圧発生回路１５ａと、内部電圧出力回路１５ｂとから成る。
【００４３】
基準電圧発生回路１５ａは、内部電圧出力回路１５ｂに出力する参照電圧ＶＲＥＦ（ＲＡＭ）を端子Ｖｏに発生する。この参照電圧ＶＲＥＦ（ＲＡＭ）は、この端子Ｖｏに直列接続されたＰＭＯＳ型トランジスタのしきい値電圧ＶＴＰを利用して発生され、この直列接続されたＰＭＯＳ型トランジスタの段数に応じて変更される。即ち、制御トランジスタＴＬが制御信号ＬＶ（ＲＡＭ）の入力によりＯＮ制御された場合には、３個のＰＭＯＳ型トランジスタＴｐ１〜Ｔｐ３を直列接続した回路が端子Ｖｏに接続されて、３・｜ＶＴＰ｜の電位である参照電圧ＶＲＥＦ（ＲＡＭ）１が発生し、制御トランジスタＴＭが制御信号ＭＶ（ＲＡＭ）の入力によりＯＮ制御された場合には、４個のＰＭＯＳ型トランジスタＴｐ４〜Ｔｐ７を直列接続した回路が端子Ｖｏに接続されて、４・｜ＶＴＰ｜の電位である参照電圧ＶＲＥＦ（ＲＡＭ）２（ＶＲＥＦ（ＲＡＭ）１＜ＶＲＥＦ（ＲＡＭ）２）が発生し、制御トランジスタＴＨが制御信号ＨＶ（ＲＡＭ）の入力によりＯＮ制御された場合には、５個のＰＭＯＳ型トランジスタＴｐ８〜Ｔｐ１２を直列接続した回路が端子Ｖｏに接続されて、５・｜ＶＴＰ｜の電位である参照電圧ＶＲＥＦ（ＲＡＭ）３（ＶＲＥＦ（ＲＡＭ）２＜ＶＲＥＦ（ＲＡＭ）３）が発生する。
【００４４】
更に、前記基準電圧発生回路１５ａには、参照電圧調整回路１５ｃが設けられる。この参照電圧調整回路１５ｃは、電位検知回路１７の出力信号Ｚ（設定電位未満の検出時に“Ｌ”レベルとなる）信号を受け、この信号Ｚの“Ｌ”レベル時に、端子Ｖｏに発生している参照電圧ＶＲＥＦ（ＲＡＭ）を上昇させる。
【００４５】
加えて、前記内部電圧出力回路１５ｂは、前記基準電圧発生回路１５ａの端子Ｖｏの参照電圧ＶＲＥＦ（ＲＡＭ）を受けるカレントミラー回路１５ｄと、このカレントミラー回路１５ｄの出力により制御されるＰＭＯＳ型のドライバートランジスタＴＤとを有する。前記ドライバートランジスタＴＤは、出力端子Ｖ１に接続され、この出力端子Ｖ１から設定電圧ＶＩＮＴ（ＲＡＭ）の電源電流を前記ＲＡＭ部１１及びＲＡＭ制御回路１３に供給する。
【００４６】
また、ＳＡＭ部内部電源電圧降圧回路１６は、図３に詳示するように、前記ＲＡＭ部内部電源電圧降圧回路１５と同様に、基準電圧発生回路１６ａと、内部電圧出力回路１６ｂとから成る。これ等回路の構成は図２とほぼ同様であり、異なる点は、基準電圧発生回路１６ａにおいて、参照電圧ＶＲＥＦを発生する各直列回路のＰＭＯＳ型トランジスタの接続段数が異なり、各々、２個、３個及び４個に設定される。
【００４７】
更に、前記各電位検知回路１７、１８は同一構成であり、以下、電位検知回路１７の詳細を説明する。図４に示すように、電位検知回路１７は、電位判定回路１７ａと、スイッチング回路１７ｂとから成る。前記電位判定回路１７ａは、内部電圧出力回路１５ｂの出力電圧ＶＩＮＴが期待電位よりも微小電圧ΔＶ1 未満になると、出力が“Ｌ”レベルとなり、期待電位よりも微小電圧ΔＶ2 を越えて高くなると、出力が“Ｈ”レベルとなる。また、スイッチング回路１７ｂは、電位判定回路１７ａの出力に反応し、その出力信号Ｚは、電位判定回路１７ａの出力が“Ｌ”レベルのとき“Ｌ”レベルとなり、電位判定回路１７ａの出力が“Ｈ”レベルのとき“Ｈ”レベルとなる。このスイッチング回路１７ｂの出力信号Ｚは、前記基準電圧発生回路１５ａの参照電圧調整回路１５ｃに入力される。
【００４８】
前記ＲＡＭ部用降圧回路制御部１９は、図５に示すように制御信号ＬＶ（ＲＡＭ）、ＭＶ（ＲＡＭ）、ＨＶ（ＲＡＭ）を発生する。即ち、外部電源ＶＤＤの立上り時に制御信号ＬＶ（ＲＡＭ）を発生し、その発生を外部電源ＶＤＤの立下り時まで維持する。また、外部コントロール信号／ＲＡＳの入力時（立下り時）に制御信号ＭＶ（ＲＡＭ）を発生し、コントロール信号／ＲＡＳの立上り時にこの制御信号ＭＶ（ＲＡＭ）の発生を停止する。更に、外部コントロール信号／ＣＡＳの入力時（立下り時）に制御信号ＨＶ（ＲＡＭ）を発生し、コントロール信号／ＣＡＳの立上り時にこの制御信号ＨＶ（ＲＡＭ）の発生を停止する。この各制御信号ＬＶ（ＲＡＭ）、ＭＶ（ＲＡＭ）、ＨＶ（ＲＡＭ）は各々前記基準電圧発生回路１５ａの制御トランジスタＴＬ、ＴＭ、ＴＨに入力される。
【００４９】
また、ＳＡＭ部用降圧回路制御部２０は、図６に示すように制御信号ＬＶ（ＳＡＭ）、ＭＶ（ＳＡＭ）、ＨＶ（ＳＡＭ）を発生する。即ち、外部電源ＶＤＤの立上り時に制御信号ＬＶ（ＳＡＭ）を発生し、その発生を外部電源ＶＤＤの立下り時まで維持する。また、外部コントロール信号／ＳＥの入力時（立下り時）に制御信号ＬＶ（ＳＡＭ）を発生し、コントロール信号／ＳＥの立上り時にこの制御信号ＬＶ（ＳＡＭ）の発生を停止する。また、クロック信号ＳＣの入力時（立上り時）に制御信号ＨＶ（ＳＡＭ）を発生し、クロック信号ＳＣの立下り時にこの信号ＨＶ（ＳＡＭ）の発生を停止する。
【００５０】
以上のように構成された本実施例の半導体記憶装置において、以下、その動作を説明する。
【００５１】
ランダムアクセス動作を行う場合には、ＲＡＭ制御回路１３へコントロール信号／ＲＡＳが入力されて、ＲＡＭ部１１の動作が起動される。この時、入力されたアドレス信号Ａ０- Ａ８によりワード線が選択される。選択されたワード線により活性化されたメモリセルから、記憶情報としての電荷が、各メモリセルと接続される各々のビット線に転送されて、予めプリチャージされていたビット線の電位が変化し、この電位の変化が図示されないセンスアンプにより増幅される。そして、その後は、外部から入力されるコントロール信号／ＣＡＳ、／ＷＥ、／ＤＴ、／ＯＥ及びクロック信号に応じて、データの読み出し動作及び書き込み動作、並びにＲＡＭ部１１とＳＡＭ部１２との間でのデータ転送動作等が実行される。
【００５２】
いま、前記シリアル動作（ＲＡＭ系の動作）の起動される前において、外部から電源電圧ＶＤＤが印加されれば、ＲＡＭ部内部電源電圧降圧回路１５は、ＲＡＭ部１１及びＲＡＭ制御回路１３へ内部電源電位を供給する。ここに、ＲＡＭ系は待機状態にあり、この待機状態では、ＲＡＭ部１１及びＲＡＭ制御回路１３での消費電流は少なく、従って、供給すべき電源電流も少なくて済む状況である。この状況では、ＲＡＭ用降圧回路制御部１９が制御信号ＬＶ（ＲＡＭ）を発生するので、ＲＡＭ部内部電源電圧降圧回路１５では、基準電圧発生回路１５ａが最小値の参照電圧ＶＲＥＦ（ＲＡＭ）１を発生し、内部電圧出力回路１５ｂがこの参照電圧ＶＲＥＦ（ＲＡＭ）１に等しい内部電圧ＶＩＮＴ（ＲＡＭ）を端子Ｖ１から外部出力し、その結果、ＲＡＭ部１１及びＲＡＭ制御回路１３に供給される電源電流は少ない。
【００５３】
そして、前記の待機状態において、ＲＡＭ制御回路１３へ外部からコントロール信号／ＲＡＳが入力されて、ＲＡＭ系の動作が起動されると、ＲＡＭ部用降圧回路制御部１９が制御信号ＭＶ（ＲＡＭ）を出力するので、ＲＡＭ部内部電源電圧降圧回路１６の基準電圧発生回路１６ａの発生する参照電圧が設定電圧ＶＲＥＦ（ＲＡＭ）２（ＶＲＥＦ（ＲＡＭ）１＜ＶＲＥＦ（ＲＡＭ）２）に高くなり、内部電圧出力回路１５ｂがこの参照電圧ＶＲＥＦ（ＲＡＭ）２に等しい内部電圧ＶＩＮＴを端子Ｖ１から外部出力して電流駆動能力が高くなる。その結果、センスアンプによるビット線の増幅動作により大きな瞬時電流が流れても、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位は、前記内部電圧出力回路１５から増大供給される電源電流により、その低下が少なくなる。
【００５４】
その後、コントロール信号／ＣＡＳが入力されて、データの読み出し動作又は書き込み動作が行われる場合に、流れる瞬時電流は、この読み出し又は書き込み動作により大きくなるが、これに対応してＲＡＭ部用降圧回路制御部１９が制御信号ＨＶ（ＲＡＭ）を出力し、ＲＡＭ部内部電源電圧降圧回路１５の基準電圧発生回路１５ａが発生する参照電圧が設定電圧ＶＲＥＦ（ＲＡＭ）３（ＶＲＥＦ（ＲＡＭ）２＜ＶＲＥＦ（ＲＡＭ）３）に高くなる。その結果、内部電圧出力回路１５ｂが発生する内部電圧ＶＩＮＴ（ＲＡＭ）も一層高くなり、電流供給能力が増大するので、そのデータの読み出し又は書き込み動作による瞬時電流の増大があっても、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位は、その低下が少なくなる。
【００５５】
その場合、前記センスアンプによるビット線の増幅動作又はデータの読み出し、書き込み動作により大きな瞬時電流が流れた際、ＲＡＭ部１１及びＲＡＭ制御回路１３での内部電源電位の低下は、ＲＡＭ部用電位検知回路１７により検知され、以後、このＲＡＭ部用電位検知回路１７により、ＲＡＭ部内部電源電圧降圧回路１５の出力電圧ＶＩＮＴが調整される。即ち、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位が期待電圧（＝参照電圧ＶＲＥＦ（ＲＡＭ））よりも微小電圧ΔＶ1 未満に低下すれば、検知信号Ｚが“Ｌ”レベルになり、基準電圧発生回路１５ａの参照電圧ＶＲＥＦ（ＲＡＭ）が設定電圧上昇し、ＲＡＭ部内部電源電圧降圧回路１５の出力電圧ＶＩＮＴが上昇して電流供給能力が増大し、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位を高くし、期待電圧ＶＲＥＦに復帰させる。そして、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電位が期待電位ＶＲＥＦ（ＲＡＭ）よりも微小電圧ΔＶ2 高い電圧値に達すれば、ＲＡＭ部用電位検知回路１７がこれを検出して検知信号Ｚ（“Ｈ”レベル）を出力するので、基準電圧発生回路１５ａの参照電圧ＶＲＥＦ（ＲＡＭ）が元に戻り、ＲＡＭ部内部電源電圧降圧回路１５の出力電圧ＶＩＮＴ（ＲＡＭ）も元に戻る。以上の動作を繰返して、ＲＡＭ部内部電源電圧降圧回路１５の発生電圧は、期待電圧ＶＲＥＦ（ＲＡＭ）の設定幅内（ＶＲＥＦ（ＲＡＭ）−ΔＶ1 ≦ＶＲＥＦ（ＲＡＭ）≦ＶＲＥＦ（ＲＡＭ）＋ΔＶ2 ）に制御され、電流供給能力が最適になる。
【００５６】
シリアルアクセス動作を行う場合には、ＳＡＭ制御回路１４へコントロール信号／ＳＥが入力されて、ＳＡＭ部１２の動作が起動される。このＳＡＭ部１２の動作の起動前、即ち待機時には、外部からの電源電圧ＶＤＤがＳＡＭ部内部電源電圧降圧回路１６に印加されれば、ＳＡＭ用降圧回路制御部２０が制御信号ＬＶ（ＳＡＭ）を発生し、従ってＳＡＭ部内部電源電圧降圧回路１６の基準電圧発生回路１６ａが最小値の参照電圧ＶＲＥＦ（ＳＡＭ）１を発生し、内部電圧出力回路１５ｂの発生電圧が最小値になるので、ＲＡＭ部１１及びＲＡＭ制御回路１３に供給される電源電流は少ない。
【００５７】
その後、ＳＡＭ制御回路１４へ外部からコントロール信号／ＳＥが入力されて、ＳＡＭ系の動作が起動されると、ＳＡＭ部用降圧回路制御部２０が制御信号ＭＶ（ＳＡＭ）を出力し、これにより、ＳＡＭ部内部電源電圧降圧回路１６の基準電圧発生回路１６ａの発生する参照電圧が設定電圧ＶＲＥＦ（ＳＡＭ）２に高くなり、内部電圧出力回路１５ｂの発生電圧が上昇して、電流駆動能力が高くるので、ＳＡＭ部１２の活性化に必要な瞬時電流が流れても、ＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電位は、その低下が少なくなる。
【００５８】
その後、クロック信号ＳＣが入力される毎に、データの読み出し動作又は書き込み動作が行われる。この場合に、瞬時電流は、この読み出し又は書き込み動作により大きくなるが、ＳＡＭ部用降圧回路制御部２０が制御信号ＨＶ（ＳＡＭ）を出力し、ＳＡＭ部内部電源電圧降圧回路１６の基準電圧発生回路１６ａの発生する参照電圧が設定電圧ＶＲＥＦ（ＳＡＭ）３に高くなり、これに伴い内部電圧出力回路１６の発生電圧ＶＩＮＴ（ＳＡＭ）も高くなって、電流供給能力が増大するので、そのデータの読み出し又は書き込み動作による瞬時電流の増大があっても、ＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電位は、その低下が少なくなる。
【００５９】
その場合、前記ＳＡＭ部１２の活性化又はデータの読み出し、書き込み動作により大きな瞬時電流が流れた際には、上記ＲＡＭ系の動作で既述したように、ＳＡＭ部用電位検知回路１８により、ＲＡＭ部内部電源電圧降圧回路１６の出力電圧ＶＩＮＴが良好に調整される。
【００６０】
以上のように、本実施例によれば、ＲＡＭ部１１及びＲＡＭ制御回路１３より成るＲＡＭ系、及びＳＡＭ部１２及びＳＡＭ制御回路１４より成るＳＡＭ系の各々に対して独立した内部電源回路Ａ、Ｂを設けたので、ＲＡＭ系及びＳＡＭ系が互いに非同期動作しても、その非同期動作の影響が他方の内部電源電位に影響せず、よって、ＲＡＭ系及びＳＡＭ系各々の動作余裕度を確保することが可能となり、画像用半導体記憶装置として安定な動作を実現することができる。
【００６１】
しかも、各内部電源電圧降圧回路１５、１６を、対応する降圧回路制御部１９、２０により、対応するＲＡＭ系、ＳＡＭ系の動作状態を制御するコントロール信号／ＲＡＳ、／ＣＡＳ、／ＳＥを用いて制御したので、ＲＡＭ部１１、ＳＡＭ部１２等の内部電源電位の低下時にタイミング良く電流供給能力を高めることができ、ＲＡＭ部１１、ＳＡＭ部１２等の内部電源電位の低下幅を低く抑えることができる。
【００６２】
更に、ＳＡＭ部内部電源電圧降圧回路１６の発生電圧は、待機時及び動作時の双方で、ＲＡＭ部内部電源電圧降圧回路１５の発生電圧よりも低く設定されているので、ＲＡＭ系に比較して高速な動作を必要とするＳＡＭ系については、デバイス内外での高速データ転送に伴う雑音の発生を十分に抑制でき、この半導体記憶装置を使用したシステム全体での安定動作を低消費電力で実現することができる。
【００６３】
尚、本実施例では、ＲＡＭ用及びＳＡＭ用の各内部電圧降圧回路１５、１６が発生する内部電圧ＶＩＮＴは、その各々の基準電圧発生回路１５ａ、１６ａが発生する参照電圧ＶＲＥＦの間に差を設けるによって、ＳＡＭ用の内部電圧降圧回路１６が発生する内部電圧ＶＩＮＴ（ＳＡＭ）の方が、ＲＡＭ用の内部電圧降圧回路１５が発生する内部電圧ＶＩＮＴ（ＲＡＭ）よりも低い構成としたが、相互に同一電位としてもよいのは勿論である。
【００６４】
（第２の実施例）
図７は本発明の第２の実施例における半導体記憶装置の回路構成図を示すものである。
【００６５】
前記第１の実施例では、ＲＡＭ用及びＳＡＭ用の各内部電圧降圧回路１５、１６を、待機時用と動作時用とで電流供給能力を変更するように回路構成して機能的に待機時用の降圧回路と動作時用の降圧回路とを持つ構成としたのに代え、本実施例では、ＲＡＭ部内部電源電圧降圧回路３０を、構造的に、待機時用の降圧回路３１と、動作時用の降圧回路３２とに分割すると共に、ＳＡＭ部内部電源電圧降圧回路３５も同様に、待機時用の降圧回路３６と、動作時用の降圧回路３７とに分割したものである。
【００６６】
即ち、前記ＲＡＭ部内部電源電圧降圧回路３０の具体的構成を図８に示す。同図のＲＡＭ部内部電源電圧降圧回路３０は、基準電圧発生回路３０ａと、待機時用の内部電圧出力回路３０ｂと、第１の動作時用の内部電圧出力回路３０ｃと、第２の動作時用の内部電圧出力回路３０ｄとから成る。
【００６７】
前記基準電圧発生回路３０ａは、前記図２に示した基準電圧発生回路１５ａと基本的には同様の構成であり、参照電圧調整回路３０ｅも備える。以下、異なる構成のみを説明すると、参照電圧ＶＲＥＦを与える直列回路が１つのみ設けられ、且つこの直列回路を構成するＰＭＯＳ型トランジスタの段数が４段であり、４個のＰＭＯＳ型トランジスタＴｐ１〜Ｔｐ４より成る。
【００６８】
また、前記各内部電圧出力回路３０ｂ〜３０ｄは、各々、前記図２に示した内部電圧出力回路１５ｄと同様に、カレントミラー回路３３ｂ、３３ｃ、３３ｄと、ドライバートランジスタＴＤｂ、ＴＤｃ、ＴＤｄとを有する。待機時用の内部電圧出力回路３０ｂのドライバートランジスタＴＤｂは、電流駆動能力が極く小さい。また、第１の動作時用の内部電圧出力回路３０ｃのドライバートランジスタＴＤｃは、電流駆動能力が大きく、第２の動作時用の内部電圧出力回路３０ｄのドライバートランジスタＴＤｄは、電流駆動能力が小さい。
【００６９】
更に、前記各内部電圧出力回路３０ｂ〜３０ｄには、各々、制御トランジスタ３４ｂ、３４ｃ、３４ｄを有する。待機時用の内部電圧出力回路３０ｂの制御トランジスタ３４ｂは、前記第１実施例のＲＡＭ部用降圧回路制御部１９から出力される制御信号ＬＶ（ＲＡＭ）によりＯＮ制御されて、カレントミラー回路３３ｂを動作可能とする。同様に、第１の動作時用の内部電圧出力回路３０ｃの制御トランジスタ３４ｃは、制御信号ＭＶ（ＲＡＭ）によりＯＮ制御されて、カレントミラー回路３３ｃを動作可能とし、第２の動作時用の内部電圧出力回路３０ｄの制御トランジスタ３４ｄは、制御信号ＨＶ（ＲＡＭ）によりＯＮ制御されて、カレントミラー回路３３ｄを動作可能とする。
【００７０】
また、ＳＡＭ部内部電源電圧降圧回路３５の具体的構成を図９に示す。同図のＳＡＭ部内部電源電圧降圧回路３５は、基準電圧発生回路３５ａと、待機時用の内部電圧出力回路３５ｂと、第１の動作時用の内部電圧出力回路３５ｃと、第２の動作時用の内部電圧出力回路３５ｄとから成る。
【００７１】
前記基準電圧発生回路３５ａは、前記図８に示したＲＡＭ用の基準電圧発生回路３０ａとほぼ同様の構成であり、参照電圧調整回路３５ｅも備えるが、参照電圧ＶＲＥＦを与える直列回路を構成するＰＭＯＳ型トランジスタの段数が３段であり、３個のＰＭＯＳ型トランジスタＴｐ１〜Ｔｐ３より成る。
【００７２】
また、前記各内部電圧出力回路３５ｂ〜３５ｄは、各々、前記図８に示したＲＡＭ用の内部電圧出力回路３０ｂ〜３０ｄと同様に、カレントミラー回路３８ｂ、３８ｃ、３８ｄと、ドライバートランジスタＴＤｂ、ＴＤｃ、ＴＤｄとを有する。待機時用の内部電圧出力回路３５ｂのドライバートランジスタＴＤｂは、電流駆動能力が極く小さく、第１の動作時用の内部電圧出力回路３５ｃのドライバートランジスタＴＤｃは電流駆動能力が大きい。また、第２の動作時用の内部電圧出力回路３５ｄのドライバートランジスタＴＤｄは、電流駆動能力が小さい。
【００７３】
更に、前記各内部電圧出力回路３５ｂ〜３５ｄには、各々、制御トランジスタ３９ｂ、３９ｃ、３９ｄを有し、待機時用の内部電圧出力回路３５ｂの制御トランジスタ３９ｂは、前記第１実施例のＳＡＭ部用降圧回路制御部２０から出力される制御信号ＬＶ（ＳＡＭ）によりＯＮ制御されて、カレントミラー回路３８ｂを動作可能とする。同様に、第１の動作時用の内部電圧出力回路３５ｃの制御トランジスタ３９ｃは、制御信号ＭＶ（ＳＡＭ）によりＯＮ制御されて、カレントミラー回路３８ｃを動作可能とし、第２の動作時用の内部電圧出力回路３５ｄの制御トランジスタ３９ｄは、制御信号ＨＶ（ＳＡＭ）によりＯＮ制御されて、カレントミラー回路３８ｄを動作可能とする。
【００７４】
以上のように構成された本実施例の半導体記憶装置の動作を、以下、図１０及び図１１に基いて説明する。
【００７５】
外部からの電源電圧ＶＤＤが印加されれば、ＲＡＭ部用及びＳＡＭ部用の各降圧回路制御部１９、２０から制御信号ＬＶ（ＲＡＭ）、ＬＶ（ＳＡＭ）が出力され、これにより、ＲＡＭ用及びＳＡＭ用の各内部電源電圧降圧回路３０、３５では、待機時用の内部電圧出力回路３０ｂ、３５ｂが動作して、少ない電源電流のみが出力される。この状態が、ＲＡＭ系の動作が起動される以前の待機状態である。
【００７６】
前記の待機状態で、外部からコントロール信号／ＲＡＳがＲＡＭ制御回路１３へ入力されて、ＲＡＭ系の動作が起動されると、これに対応してＲＡＭ部用降圧回路制御部１９が制御信号ＭＶ（ＲＡＭ）を出力するので、ＲＡＭ用の内部電源電圧降圧回路３０の第１の動作時用の内部電圧出力回路３０ｃが動作して、電流駆動能力が大きくなり、供給する電源電流が増大する。従って、センスアンプによるビット線の増幅動作等に起因する電源電圧の低下が抑制される。
【００７７】
更に、外部からコントロール信号／ＣＡＳがＲＡＭ制御回路１３へ入力されて、ＲＡＭ部１１でのデータの読み出し動作又は書き込み動作が行われる場合には、ＲＡＭ部用降圧回路制御部１９が制御信号ＨＶ（ＲＡＭ）を出力するので、ＲＡＭ用の内部電源電圧降圧回路３０の第２の動作時用の内部電圧出力回路３０ｃも動作して、電流駆動能力が更に大きくなり、供給する電源電流が一層増大することになる。従って、このデータ出力動作等により大きな瞬時電流が流れても、内部電源電位の低下が小さく抑制される。
【００７８】
また、シリアルアクセス動作を行う場合に、コントロール信号／ＳＥがＳＡＭ制御回路１４へ入力されて、ＳＡＭ部１２の動作が起動されると、ＳＡＭ部用降圧回路制御部２０が制御信号ＭＶ（ＳＡＭ）を出力して、第１の動作時用のＳＡＭ部内部電源電圧降圧回路３５ｃが動作を開始し、電流駆動能力が高くなるので、ＳＡＭ部１２の活性化に必要な瞬時電流が流れても、ＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電位は、その低下が少なくなる。
【００７９】
その後、クロック信号ＳＣの入力毎にデータの読み出し動作又は書き込み動作が行われると、ＳＡＭ部用降圧回路制御部２０が制御信号ＨＶ（ＳＡＭ）を出力して、第２の動作時用のＳＡＭ部内部電源電圧降圧回路３５ｄも動作を開始し、電流駆動能力が一層に高くなるので、データの読み出し又は書き込み動作による瞬時電流の増大があっても、ＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電位は、その低下が少なくなる。
【００８０】
また、以上の動作時においては、ＲＡＭ部用及びＳＡＭ部用の各電位検知回路１７、１８により、ＲＡＭ部１１及びＲＡＭ制御回路１３の内部電源電圧やＳＡＭ部１２及びＳＡＭ制御回路１４の内部電源電圧が期待電圧値（ＶＲＥＦ）より微小値（ΔＶ1 ）未満になれば、対応するＲＡＭ部用及びＳＡＭ部用の各内部電源電圧降圧回路３０、３５の出力電圧ＶＩＮＴが上昇制御され、期待電圧値（ＶＲＥＦ）より微小値（ΔＶ2 ）以上になれば、その出力電圧ＶＩＮＴの上昇制御が停止されて、その電流駆動能力が良好に調整される。
【００８１】
以上説明したように、本実施例によれば、前記第１の実施例と同様に、ＲＡＭ部１１及びＲＡＭ制御回路１３より成るＲＡＭ系、及びＳＡＭ部１２及びＳＡＭ制御回路１４より成るＳＡＭ系の各々に対して独立した内部電源電圧降圧回路を設けているので、ＲＡＭ系及びＳＡＭ系が互いに非同期動作しても、その影響が各々の内部電源電位に影響することがなく、ＲＡＭ系及びＳＡＭ系各々の動作余裕度を確保することが可能である。また、ＳＡＭ系の内部電源電圧レベルＶＲＥＦ（ＳＡＭ）がＲＡＭ系の内部電源電圧レベルＶＲＥＦ（ＲＡＭ）よりも低い電圧値に設定されているので、高速な動作を必要とするＳＡＭ系の高速データ転送に伴う雑音の発生を十分に抑制でき、システム全体での安定動作を確保できる。また、待機時には待機時用の内部電圧出力回路３０ｂ、３５ｂのみを動作させ、動作時には動作時用の内部電圧出力回路３０ｃ、３０ｄ、３５ｃ、３５ｄも動作させたので、デバイスの動作状態に応じた電流供給能力として、デバイス及びこのデバイスを用いたシステム全体の消費電力を十分小さくできる。更に、待機時の内部電源電位を動作時の内部電源電位に対してより低く設定すれば、活性化されていないデバイスの消費電力をより小さく抑えることができ、システムの消費電力を最小にすることができる。
【００８２】
尚、本実施例では、ＲＡＭ用及びＳＡＭ用の各内部電圧降圧回路３０、３５において、動作時用の内部電圧出力回路を第１の動作時用の回路３０ｃ、３５ｃと第２の動作時用の回路３０ｄ、３５ｄとに分割したが、これを分割せず、内蔵するドライバートランジスタＴＤを複数個設け、その動作個数を制御する構成としてもよい。
【００８３】
【発明の効果】
以上説明したように、請求項１ないし請求項１１記載の発明の半導体記憶装置によれば、ＲＡＭ用機能ブロックの動作に必要な電流を供給するための電源回路と、ＳＡＭ用機能ブロックの動作に必要な電流を供給するための電源回路とを、各々、独立して設けたので、この両機能ブロックが互いに非同期に動作しても、一方の機能ブロックの動作が引き起こす電源電圧変動が、他方の機能ブロックの動作に影響を及ぼすことが防止できて、十分に安定した動作を確保できると共に、外部電源電圧の変動に拘らず内部電源電圧を所望の電位に安定させて、素子の高集積化や微細化に伴う消費電力の低減、及び信頼性の向上を図ることができる。
【００８４】
特に、請求項３及び請求項４記載の発明の半導体記憶装置によれば、内部電圧出力回路の電流供給能力を、対応する機能ブロックのコントロール信号やクロック信号に基いて制御したので、機能ブロックの起動時やデータの読出し、書き込み時での瞬時電流の増大に対応した電流供給能力の制御ができて、対応する機能ブロックに供給する電源電位の低下を小さく抑えることができる。
【００８５】
更に、請求項８記載の発明の半導体記憶装置によれば、ＳＡＭ部及びＳＡＭ制御回路に供給される内部電圧を、ＲＡＭ部及びＲＡＭ制御回路に供給される内部電圧に対して、低い電圧値に設定したので、高速動作が必要なＳＡＭ部では、小さな信号振幅で回路内部の信号データを取り扱うことができ、より安定した内部動作を実現することが可能である。
【００８６】
加えて、請求項１１記載の発明の半導体記憶装置によれば、回路の動作が起動される以前の待機時には、その動作時よりも低い内部電圧を供給したので、活性化されていないデバイスの消費電力が小さく制限して、低消費電力化を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例における半導体記憶装置の構成を示す図である。
【図２】本発明の第１の実施例における半導体記憶装置のＲＡＭ用機能ブロックに対応する電源回路の要部の具体的構成を示す図である。
【図３】本発明の第１の実施例における半導体記憶装置のＳＡＭ用機能ブロックに対応する電源回路の要部の具体的構成を示す図である。
【図４】本発明の第１の実施例における半導体記憶装置の電源回路に備える電位検知回路の具体的構成を示す図である。
【図５】本発明の第１の実施例における半導体記憶装置の動作を説明するタイミングチャート図である。
【図６】本発明の第１の実施例における半導体記憶装置の他の動作を説明するタイミングチャート図である。
【図７】本発明の第２の実施例における半導体記憶装置の構成を示す図である。
【図８】本発明の第２の実施例における半導体記憶装置のＲＡＭ用機能ブロックに対応する電源回路の要部の具体的構成を示す図である。
【図９】本発明の第２の実施例における半導体記憶装置のＳＡＭ用機能ブロックに対応する電源回路の要部の具体的構成を示す図である。
【図１０】本発明の第２の実施例における半導体記憶装置の動作を説明するタイミングチャート図である。
【図１１】本発明の第２の実施例における半導体記憶装置の他の動作を説明するタイミングチャート図である。
【図１２】従来の半導体記憶装置の構成を示す図である。
【符号の説明】
１１ ＲＡＭ部
１２ ＳＡＭ部
１３ ＲＡＭ制御回路
１４ ＳＡＭ制御回路
Ａ、Ａ´ ＲＡＭ系の電源回路
Ｂ、Ｂ´ ＳＡＭ系の電源回路
１５ ＲＡＭ部用内部電源電圧降圧回路
１６ ＳＡＭ部用内部電源電圧降圧回路
１５ａ、１６ａ 基準電圧発生回路
１５ｂ、１６ｂ 内部電圧出力回路
１７ ＲＡＭ部用電位検知回路
１７ａ 電位判定回路
１７ｂ スイッチング回路
１８ ＳＡＭ部用電位検知回路
１９ ＲＡＭ部用降圧回路制御部
２０ ＳＡＭ部用降圧回路制御部
３０ ＲＡＭ部用内部電源電圧降圧回路
３０ａ 基準電圧発生回路
３０ｂ 待機時用内部電圧出力回路
３０ｃ 第１の動作時用内部電圧出力回路
３０ｄ 第２の動作時用内部電圧出力回路
３５ ＳＡＭ部用内部電源電圧降圧回路
３５ａ 基準電圧発生回路
３５ｂ 待機時用内部電圧出力回路
３５ｃ 第１の動作時用内部電圧出力回路
３５ｄ 第２の動作時用内部電圧出力回路
Claims (11)
- ワード線とビット線との交差点ごとに情報記憶セルが設けられたＲＡＭ部と、前記ＲＡＭ部の動作を制御するＲＡＭ制御回路とから成るＲＡＭ用機能ブロックと、
前記ＲＡＭ部に併設されて前記ＲＡＭ部との間で双方向に記憶情報の転送が可能なＳＡＭ部と、前記ＳＡＭ部の動作を制御するＳＡＭ制御回路とから成るＳＡＭ用機能ブロックとを備え、
前記ＲＡＭ用機能ブロック及びＳＡＭ用機能ブロックは相互に非同期に動作可能であり、
更に、前記ＲＡＭ用機能ブロック及びＳＡＭ用機能ブロックに対応して２個の電源回路を備え、
前記各電源回路は、外部電源に接続されると共に、対応する機能ブロックに設定電位の内部電圧を与えるものである
ことを特徴とする半導体記憶装置。 - ＲＡＭ用及びＳＡＭ用の各機能ブロックに対応する電源回路は、各々、
内部電圧を発生し、この内部電圧を対応する機能ブロックに動作電源電圧として与える内部電圧出力回路と、
前記内部電圧出力回路から出力された内部電圧の電位を検知する電位検知回路とを備え、
前記内部電圧出力回路は、前記電位検知回路の検知信号を受け、この検知信号に基いて、内部電圧が設定電位未満であるとき、内部電圧の電位を上昇させるものである
ことを特徴とする請求項１記載の半導体記憶装置。 - ＲＡＭ用機能ブロックに対応する電源回路は、更に、制御部を備え、
前記制御部は、
前記ＲＡＭ制御回路に与えられるコントロール信号を入力し、このコントロール信号の入力中は、内部電圧出力回路を、前記コントロール信号の非入力時に比べて、その電流供給能力が高くなるよう制御する
ことを特徴とする請求項２記載の半導体記憶装置。 - ＳＡＭ用機能ブロックに対応する電源回路は、更に、制御部を備え、
前記制御部は、
前記ＳＡＭ制御回路に与えられるコントロール信号及びクロック信号を入力し、このコントロール信号の入力中で且つ前記クロック信号の非入力時には、内部電圧出力回路を、その電流供給能力が設定能力になるよう制御し、前記コントロール信号の入力中で且つ前記クロック信号の入力時には、内部電圧出力回路を、その電流供給能力が前記設定能力よりも高くなるよう制御する
ことを特徴とする請求項２記載の半導体記憶装置。 - 各内部電圧出力回路は、
動作時に必要な電流を供給できる電流駆動能力が大きい動作時用内部電圧出力回路と、
待機時に必要な電流を供給できる電流駆動能力が小さい待機時用内部電圧出力回路とから構成される
ことを特徴とする請求項２記載の半導体記憶装置。 - ＲＡＭ用及びＳＡＭ用の各機能ブロックに対応する電源回路は、発生する内部電圧が相互に同一電位である
ことを特徴とする請求項２記載の半導体記憶装置。 - ＲＡＭ用及びＳＡＭ用の各機能ブロックに対応する電源回路は、発生する内部電圧が相互に異なる電位である
ことを特徴とする請求項２記載の半導体記憶装置。 - ＳＡＭ用機能ブロックに対応する電源回路が発生する内部電圧は、ＲＡＭ用機能ブロックに対応する電源回路が発生する内部電圧よりも低い
ことを特徴とする請求項７記載の半導体記憶装置。 - 動作時用内部電圧出力回路と待機時用内部電圧出力回路とは、発生する内部電圧が相互に同一電位である
ことを特徴とする請求項５記載の半導体記憶装置。 - 動作時用内部電圧出力回路と待機時用内部電圧出力回路とは、発生する内部電圧が相互に異なる電位である
ことを特徴とする請求項５記載の半導体記憶装置。 - 待機時用内部電圧出力回路が発生する内部電圧は、動作時用内部電圧出力回路が発生する内部電圧よりも低い
ことを特徴とする請求項５記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587495A JP3574506B2 (ja) | 1995-06-13 | 1995-06-13 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14587495A JP3574506B2 (ja) | 1995-06-13 | 1995-06-13 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08339682A JPH08339682A (ja) | 1996-12-24 |
| JP3574506B2 true JP3574506B2 (ja) | 2004-10-06 |
Family
ID=15395051
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14587495A Expired - Fee Related JP3574506B2 (ja) | 1995-06-13 | 1995-06-13 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3574506B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189877A (ja) * | 1996-12-26 | 1998-07-21 | Mitsubishi Electric Corp | 半導体装置 |
| JPH10302476A (ja) * | 1997-02-26 | 1998-11-13 | Toshiba Corp | 半導体集積回路装置 |
| KR19980082461A (ko) * | 1997-05-07 | 1998-12-05 | 문정환 | 반도체 메모리 소자의 전압 조정회로 |
| JP3092556B2 (ja) * | 1997-09-16 | 2000-09-25 | 日本電気株式会社 | 半導体記憶装置 |
| JPH11338767A (ja) * | 1998-05-22 | 1999-12-10 | Mitsubishi Heavy Ind Ltd | 画像処理用機能メモリ装置 |
| JP4274597B2 (ja) | 1998-05-29 | 2009-06-10 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP2000322138A (ja) * | 1999-05-11 | 2000-11-24 | Fuji Electric Co Ltd | シリーズレギュレータ |
| JP4945224B2 (ja) | 2006-11-30 | 2012-06-06 | 株式会社東芝 | コントローラ、情報処理装置、および供給電圧制御方法 |
| US9704581B2 (en) * | 2014-12-27 | 2017-07-11 | Intel Corporation | Voltage ramping detection |
-
1995
- 1995-06-13 JP JP14587495A patent/JP3574506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08339682A (ja) | 1996-12-24 |
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Legal Events
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|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040629 |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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|
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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