JP4945224B2 - コントローラ、情報処理装置、および供給電圧制御方法 - Google Patents

Description

本発明は、半導体モジュールに複数の駆動電圧を供給するためのコントローラ、情報処理装置、および供給電圧制御方法に関する。

６５ｎｍ世代の半導体プロセスでは１［Ｖ］を下回るロジック部の動作電圧（４５ｎｍ，３２ｎｍとプロセスの微細化が進むにつれて動作電圧は更に低下する）ではメモリアレイ部におけるＲｅａｄ性能／Ｗｒｉｔｅ性能／安定性を保証できなくなる。そこで、ロジック部の消費電力を上昇させる事無く、メモリアレイ部の特性を改善する目的からメモリアレイ部が安定動作する（ロジック部よりも高い）電圧を供給するために、アレイ部の電源をロジック部の電源から分離した設計がなされ始めている(特許文献１)。
特開２００５−２６８７６８号公報

ところで、メモリアレイ部の駆動電圧とロジック部の駆動電圧との差が広がるのに従って、メモリアレイ部とロジック部との間の通信が安定しないというおそれがある。

本発明の目的は、駆動電圧が異なる複数の回路間の通信の安定化を図り得るコントローラ、情報処理装置、および供給電圧制御方法を提供することにある。

本発明の一例に係わるコントローラは、半導体モジュールに設けられたロジック回路部およびメモリ部に供給される電圧を制御するコントローラであって、設定電圧および設定ロードラインに沿った出力電流の値に応じた電圧値の駆動電圧を前記ロジック回路部に供給する第１電源に前記設定電圧を設定するための制御信号を供給する第１電源制御部であって、前記設定電圧として前記半導体モジュールの動作に伴う負荷状態に応じた電圧を決定する、第１電源制御部と、前記メモリ部に駆動電圧を供給する第２電源に、第２電圧値の駆動電圧を供給するための制御信号を供給する第２電源制御部と、を具備することを特徴とする。

本発明の一例に係わる情報処理装置は、ロジック回路部およびメモリ部を有する半導体モジュールと、前記半導体モジュールの動作に伴う負荷状態に応じて設定される設定電圧および設定ロードラインに沿った出力電流の値に応じた電圧値の駆動電圧を前記ロジック回路部に供給する第１電源部と、前記メモリ部に駆動電圧を供給する第２電源と、を具備することを特徴とする。

本発明の一例に係わる供給電圧制御方法は、半導体モジュールに設けられたロジック回路部およびメモリ部に供給される電圧を制御するための供給電圧制御方法であって、前記ロジック回路部に駆動電圧を供給する第１電源に第１電圧値を設定し、前記第１電圧値および設定ロードラインに沿って出力電流の値に応じた駆動電圧を前記第１電源から前記ロジック回路部に供給し、第２電源から前記メモリ部に所定電圧値の駆動電圧を供給し、前記半導体モジュールの動作に伴う負荷状態に応じた第２電圧値を前記第１電源に設定し、前記第２電圧値および設定ロードラインに沿って出力電流の値に応じた駆動電圧を前記第１電源から前記ロジック回路部に供給することを特徴とする。

駆動電圧が異なる複数の回路間の通信が安定化する。

本発明の実施の形態を以下に図面を参照して説明する。

図１は、本発明の一実施形態に係わる情報処理装置のシステム構成の一例を示すブロック図である。

本情報処理装置は、図１に示されているように、半導体モジュールとしてのマルチコアプロセッサ１０、システムコントローラ５０、電圧調整モジュール（ＶＲＭ（Voltage Regulator Module））６０、定電圧電源７０、メインメモリ８０、ブリッジコントローラ９０等を備えている。

マルチコアプロセッサ１０は、第１プロセッサコア２１、第２プロセッサコア２２、メモリアレイ部３０、通信インタフェース４０等を有する。第１プロセッサコア２１および第２プロセッサコア２２は、本コンピュータの動作を制御するために設けられたプロセッサであり、外部記憶装置からメインメモリ８０にロードされたＯＳ、アプリケーションプログラム等を実行する。

メモリアレイ部は、ＳＲＡＭによって構成されたキャッシュメモリ、レジスタファイル等である。また、通信インタフェース４０は、システムコントローラ５０およびブリッジコントローラ９０等と通信を行うための回路である。

システムコントローラ５０は、マルチコアプロセッサ１０の電源制御を行うための第１電源制御部５１、および第２電源制御部５２を有する。第１電源制御部５１は、ＶＲＭ６０にＶＩＤ（Voltage Identification）コード供給すると共に、ＶＲＭ６０のＯｎ／Ｏｆｆ制御を行う。第２電源制御部は、定電圧電源７０のＯＮ／ＯＦＦ制御を行う。

ブリッジコントローラ９０は、マルチコアプロセッサ１０で演算された映像データを表示装置に出力するためのビデオ出力回路、オーディオ入出力回路、デジタルビデオ入出力インタフェース、ＩＥＥＥ１３９４コントローラ、ネットワークコントローラ、ＰＣＩコントローラ、ＰＣＩ ｅｘｐｒｅｓｓコントローラ、ＵＳＢコントローラ、ＡＴＡコントローラ等を有する。

マルチコアプロセッサ１０は、６５ｎｍまたはそれ以降の微細プロセスにて製造し、アレイ部におけるＲｅａｄ性能・Ｗｒｉｔｅ性能・信頼性を確保する目的から、アレイ部の電源をロジック部の電源よりも高く設定するために、両者の電源を分離している。

メモリアレイ部３０は定電圧電源から給電し、メモリアレイ部３０を除いた第１プロセッサコア２１、第２プロセッサコア２２、および通信インタフェース４０等のロジック部はＶＲＭ（Voltage Regulator Module）６０から給電する。

定電圧電源７０は、マルチコアプロセッサのアレイ部への給電をおこなう、定電圧型のＤＣ／ＤＣコンバータである。

ＶＲＭ６０は、マルチコアプロセッサのロジック部への給電をおこなう、出力電流に対応した電圧制御型のＤＣ／ＤＣコンバータである。ＶＲＭ６０は、ＶＩＤコードによって、ロジック部電流（Ｉｄｄ−Ｌ）＝０［Ａ］時の出力電圧を任意に設定される。本実施形態のＶＲＭは、所望のＬｏａｄＬｉｎｅ（構成例では１．２ｍΩ）に沿って、電流計６１によって検出される供給電流に合わせた出力電圧制御をおこなう。

上記システム構成においては、図２のフローチャートに従ってＶＩＤ、マルチコアプロセッサのアレイ部モジュールの初期化制御をおこなう。本実施形態は、Ｉｄｌｅ状態において消費電力の約半分を消費する場合の制御について説明する。また、図３に、メモリアレイ部およびロジック部に供給される電圧の変位を示す。

第２電源制御部５２は、定電圧電源７０をオンし、マルチコアプロセッサ１０のメモリアレイ部３０に一定値の電圧を供給する（ステップＳ１０）。

第１電源制御部５１より、マルチコアプロセッサ１０の要求する起動電圧（例えば１．０００［Ｖ］）に応じたＶＩＤコードをＶＲＭ６０に供給する（ステップＳ１１）。ＶＲＭは、ＶＩＤコードに応じて１．０００［Ｖ］を初期電圧として、１．２ｍΩのロードライン（Lord Line）に沿って出力電流に応じた電力をロジック部に供給する（ステップＳ１２）。なお、初期電圧とは出力電流が０Ａの場合の供給電圧値のことである。

アレイ部電源およびコア部電源を投入した後、マルチコアプロセッサの初期化処理をおこなう（ステップＳ１３）。この状態でマルチコアプロセッサのリーク電流およびクロックメッシュにおける電流消費が、最大負荷時の消費電力＝７５［Ａ］の約半分（＝３７．５［Ａ］）となる。

初期化終了後マルチコアプロセッサ内にある各プロセッサコアの使用を開始する前に、ｉｄｌｅ状態を維持した状態（ステップＳ１４）で、第１電源制御部５１は、１．０４５［Ｖ］（＝１．０００［Ｖ］＋１／２×７５［Ａ］×１．２［ｍΩ］）に応じたＶＩＤコードをＶＲＭ６０に供給する（ステップＳ１５）。ＶＲＭ６０は、ＶＩＤコードに応じて１．０４５［Ｖ］を初期電圧として、１．２ｍΩのロードライン（Lord Line）に沿って出力電流に応じた電力をロジック部に供給する（ステップＳ１６）。

その後、ｉｄｌｅ状態が解除され（ステップＳ１７）、マルチコアプロセッサ内にある各プロセッサコアの使用が開始される（ステップＳ１８）。

初期化終了後にＶＩＤコードを１．０４５Ｖに対応するコードに変更することで、、アレイ部の駆動電圧＝１．１５０［Ｖ］とロジック部の最低駆動電圧＝０．９５５［Ｖ］（＝１．０００［Ｖ］−１／２×７５［Ａ］×１．２［ｍΩ］）との最大電圧変動が４５［ｍＶ］になる。本制御を行わない場合のメモリアレイ部の駆動電圧とロジック部の最低駆動電圧＝０．９１０［Ｖ］（＝１．０００［Ｖ］−７５［Ａ］×１．２［ｍΩ］）との最大電圧変動が９０［ｍＶ］である。

本装置の電圧制御を行わない場合には最大電圧変動が９０［ｍＶ］であったのが、本装置の電圧制御を行った場合には最大電圧変動が４５［ｍＶ］になり、最大電圧変動が半分に縮小する。

メモリアレイ部とメモリアレイ部と通信を行うロジック部との電源電圧を分離する場合、メモリアレイ部の電源電圧とコア部の電源電圧の差が大きく変動すると、ロジック部からアレイ部へのアクセスに以下のようなことが生じる。

ロジック電源の電圧が高い（＝ロジック部の信号遅延時間が短い）場合には、メモリアレイ部３０とロジック部との通信を確立するためのＳｅｔｕｐ時間が短くなる。

ロジック電源の電圧が低い（＝ロジック部の信号遅延時間が長い）場合、メモリアレイ部３０とロジック部との通信を確立するためのＨｏｌｄ時間が短くなるため、モジュール全体の動作周波数の上限Ｆmaxに制限を与えてしまう（Ｒｅａｄ／Ｗｒｉｔｅを安定させるため動作周波数の上限Ｆmaxが低下する）。

しかし、本装置のようなロジック部電源の制御をおこなう事により、アレイ部の電源電圧とコア部の電源電圧の差の変動幅を９０［ｍＶ］から４５［ｍＶ］へ縮小する事により、ロジック電源の電圧変動に起因するアレイ部とロジック部の境界におけるＳｅｔｕｐ／Ｈｏｌｄ時間の変動＝動作周波数の制限が緩和され、モジュールをより高い周波数で動作させる事が可能となる。

（第２の実施形態）
本実施形態では、アイドル状態および、各プロセッサコアの動作による消費電力増加が、ほぼ等しい場合の制御について説明する。

前述システム構成において、図４のフローチャート、および図５の電流と電圧の関係に従ってＶＩＤコード、マルチコアプロセッサのアレイ部モジュールの初期化制御をおこなう。

第２電源制御部５２は、定電圧電源７０をオンし、マルチコアプロセッサ１０のメモリアレイ部３０に一定値の電圧を供給する（ステップＳ３０）。

システムコントローラより、マルチコアプロセッサ１０の要求する起動電圧（例えば１．０００［Ｖ］）に応じたＶＩＤコードをＶＲＭ６０に供給する（ステップＳ３１）。ＶＲＭ６０は、ＶＩＤコードに応じて１．０００［Ｖ］を初期電圧として、１．２ｍΩのロードライン（Lord Line）に沿って出力電流に応じた電力をロジック部に供給する（ステップＳ３２）。なお、初期電圧とは出力電流が０Ａの場合の供給電圧値のことである。

メモリアレイ部３０およびロジック部および電源を投入した後、マルチコアプロセッサ１０の初期化処理をおこなう（ステップＳ３３）。この状態でマルチコアプロセッサ１０のリーク電流およびクロックメッシュにおける電流消費が、最大負荷時の消費電力＝７５［Ａ］の約１／３（＝２５［Ａ］）となる。

初期化終了後マルチコアプロセッサ１０内にある各プロセッサコア２１，２２の使用を開始する前に、ｉｄｌｅ状態のママ（ステップＳ３４）で、第１電源制御部５１は、１．０３０［Ｖ］（＝１．０００［Ｖ］＋１／３×７５［Ａ］×１．２［ｍΩ］）に応じたＶＩＤコードをＶＲＭ６０に供給する（ステップＳ３５）。ＶＲＭ６０は、ＶＩＤコードに応じて１．０３０［Ｖ］を初期電圧として、１．２ｍΩのロードライン（Lord Line）に沿って出力電流に応じた電力をロジック部に供給する（ステップＳ３６）。その後、ｉｄｌｅ状態を解除した（ステップＳ３７）後、マルチコアプロセッサ１０内の第１プロセッサコア２１の使用が開始される（ステップＳ３８）。

第２プロセッサコア２２の使用を開始する前に、第１電源制御部５１は、１．０６０［Ｖ］（＝１．０００［Ｖ］＋２／３×７５［Ａ］×１．２［ｍΩ］）に応じたＶＩＤコードをＶＲＭ６０に供給する（ステップＳ３９）。ＶＲＭ６０は、ＶＩＤコードに応じて１．０６０［Ｖ］を初期電圧として、１．２ｍΩのロードライン（Lord Line）に沿って出力電流に応じた電力をロジック部に供給する（ステップＳ４０）。その後、マルチコアプロセッサ１０内の第２プロセッサコア２２の使用が開始される（ステップＳ４１）。

その後、第２プロセッサコア２２の処理が停止した時点（ステップＳ４２のＹｅｓ）で、第１電源制御部５１はＶＲＭ６０に供給されるＶＩＤコードを１．０３０［Ｖ］へ戻す（ステップＳ４３）。そして、ＶＲＭ６０は、ＶＩＤコードに応じて１．０３０［Ｖ］を初期電圧として、１．２ｍΩのロードライン（Lord Line）に沿って出力電流に応じた電力をロジック部に供給する（ステップＳ４４）。

第１プロセッサコア２１の処理を解する前にＶＩＤコードを１．０３０Ｖに対応するコードに変更し、第２プロセッサコア２２の処理を開始する前にＶＩＤコードを１．０６０Ｖに対応するコードに変更することで、、アレイ部の駆動電圧＝１．１５０［Ｖ］とロジック部の最低駆動電圧＝０．９７０［Ｖ］（＝１．０００［Ｖ］−１／３×７５［Ａ］×１．２［ｍΩ］）との最大電圧変動が４５［ｍＶ］になる。本制御を行わない場合のメモリアレイ部の駆動電圧とロジック部の最低駆動電圧＝０．９１０［Ｖ］（＝１．０００［Ｖ］−７５［Ａ］×１．２［ｍΩ］）との最大電圧変動が９０［ｍＶ］である。

本装置の電圧制御を行わない場合には、最大電圧変動が９０［ｍＶ］であったのが、本装置の電圧制御を行った場合には最大電圧変動が３０［ｍＶ］になり、最大電圧変動が半分に縮小する。

メモリアレイ部とメモリアレイ部と通信を行うロジック部との電源電圧を分離する場合、メモリアレイ部の電源電圧とコア部の電源電圧の差が大きく変動すると、ロジック部からアレイ部へのアクセスに以下のようなことが生じる。

ロジック電源の電圧が高い（＝ロジック部の信号遅延時間が短い）場合にはＳｅｔｕｐ時間が短くなる
ロジック電源の電圧が低い（＝ロジック部の信号遅延時間が長い）場合にはＨｏｌｄ時間が短くなるため、モジュール全体の動作周波数の上限Ｆmaxに制限を与えてしまう（Ｒｅａｄ／Ｗｒｉｔｅを安定させるためＦmaxが低下する）。

しかし、本装置のようなロジック部電源の制御をおこなう事により、アレイ部の電源電圧とコア部の電源電圧の差の変動幅を９０［ｍＶ］から３０［ｍＶ］へ縮小する事により、ロジック電源の電圧変動に起因するアレイ部とロジック部の境界におけるＳｅｔｕｐ／Ｈｏｌｄ時間の変動＝動作周波数の制限が緩和され、モジュールをより高い周波数で動作させる事が可能となる。

なお、本発明は、上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合せてもよい。

第１の実施形態に係わる情報処理装置のシステム構成の一例を示すブロック図。 図１に示す情報処理装置の第１電源制御部および第２電源制御部による電圧制御の処理の手順を示すフローチャート。 図１に示すメモリアレイ部およびロジック部に供給される電圧の変位を示す。 第２の実施形態に係わる第１電源制御部および第２電源制御部による電圧制御の処理の手順を示すフローチャート。 第２の実施形態に係わるメモリアレイ部およびロジック部に供給される電圧の変位を示す。

符号の説明

１０…マルチコアプロセッサ，２１…第１プロセッサコア，２２…第２プロセッサコア，３０…メモリアレイ部，４０…通信インタフェース，５０…システムコントローラ，５１…第１電源制御部，５２…第２電源制御部，６０…電圧調整モジュール，７０…定電圧電源，８０…メインメモリ，９０…ブリッジ回路。

Claims (11)

1. 半導体モジュールに設けられたロジック回路部およびメモリ部に供給される電圧を制御するコントローラであって、
   設定電圧および設定ロードラインに沿った出力電流の値に応じた電圧値の駆動電圧を前記ロジック回路部に供給する第１電源に前記設定電圧を設定するための制御信号を供給する第１電源制御部であって、前記設定電圧として前記半導体モジュールの動作に伴う負荷状態に応じた電圧を決定する、第１電源制御部と、
   前記メモリ部に駆動電圧を供給する第２電源に、第２電圧値の駆動電圧を供給するための制御信号を供給する第２電源制御部と、
   を具備することを特徴とするコントローラ。
2. 前記第１電源制御部は、前記半導体モジュールの初期化が終了した後、前記設定電圧として新たな電圧を決定することを特徴とする請求項１記載のコントローラ。
3. 前記ロジック回路部は、第１プロセッサと第２プロセッサとを具備し、
   前記第１電源制御部は、前記第１プロセッサによる処理の開始前に前記設定電圧として第１の電圧を決定し、前記第１プロセッサによる処理の開始後であって前記第２プロセッサによる処理の開始前に前記設定電圧として第２の電圧を決定することを特徴とする請求項１記載のコントローラ。
4. 前記第２電源は一定の電圧を供給する定電圧電源であることを特徴とする請求項１記載のコントローラ。
5. ロジック回路部およびメモリ部を有する半導体モジュールと、
   前記半導体モジュールの動作に伴う負荷状態に応じて設定される設定電圧および設定ロードラインに沿った出力電流の値に応じた電圧値の駆動電圧を前記ロジック回路部に供給する第１電源部と、
   前記メモリ部に駆動電圧を供給する第２電源と、
   を具備することを特徴とする情報処理装置。
6. 前記ロジック回路部はプロセッサを具備し、
   前記半導体モジュールの初期化が終了した後、前記設定電圧が変更されることを特徴とする請求項５記載の情報処理装置。
7. 前記ロジック回路部は、第１プロセッサと第２プロセッサとを具備し、
   前記第１プロセッサによる処理の開始前に前記設定電圧が変更され、前記第１プロセッサによる処理の開始後であって前記第２プロセッサによる処理の開始前に前記設定電圧が変更されることを特徴とする請求項５記載の情報処理装置。
8. 前記第２電源は一定の電圧を供給する定電圧電源であることを特徴とする請求項５記載の情報処理装置。
9. 半導体モジュールに設けられたロジック回路部およびメモリ部に供給される電圧を制御するための供給電圧制御方法であって、
   前記ロジック回路部に駆動電圧を供給する第１電源に第１電圧値を設定し、
   前記第１電圧値および設定ロードラインに沿って出力電流の値に応じた駆動電圧を前記第１電源から前記ロジック回路部に供給し、
   第２電源から前記メモリ部に所定電圧値の駆動電圧を供給し、
   前記半導体モジュールの動作に伴う負荷状態に応じた第２電圧値を前記第１電源に設定し、
   前記第２電圧値および設定ロードラインに沿って出力電流の値に応じた駆動電圧を前記第１電源から前記ロジック回路部に供給することを特徴とする供給電圧制御方法。
10. 前記ロジック回路部はプロセッサを具備し、
    前記半導体モジュールを初期化する前に前記第１電圧値が設定され、
    前記半導体モジュールの初期化が終了した後、前記第２電圧値が設定されることを特徴とする請求項９記載の供給電圧制御方法。
11. 前記ロジック回路部は、第１プロセッサと第２プロセッサとを具備し、
    前記半導体モジュールを初期化する前に前記第１電圧値が設定され、
    前記第１プロセッサによる処理の開始前に前記２電圧値が設定され、
    前記第１プロセッサによる処理の開始後に前記第２プロセッサによる処理の開始前に前記第１電源に第３電圧値が設定されることを特徴とする請求項９記載の供給電圧制御方法。

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