JPH10302476A

JPH10302476A - 半導体集積回路装置

Info

Publication number: JPH10302476A
Application number: JP4585998A
Authority: JP
Inventors: Shigeru Atsumi; 滋渥美; Masao Kuriyama; 正男栗山; Akira Umezawa; 明梅沢; Hironori Banba; 博則番場; Tadayuki Taura; 忠行田浦; Sakatoshi Saito; 栄俊斉藤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1997-02-26
Filing date: 1998-02-26
Publication date: 1998-11-13

Abstract

(57)【要約】【課題】複数の品種に対応した所望のモード設定用デ
ータ等を記憶するデータ記憶部の信頼性を向上させ、信
頼性の高い上記データ記憶部を備えた半導体集積回路装
置を提供すること。【解決手段】集積回路の動作／機能設定情報を記憶す
る不揮発性トランジスタ（３１）を含み、動作／機能設
定情報に応じた集積回路の動作／機能設定信号（ＭＯＤ
Ｅ）を発生する動作／機能設定信号発生回路（１６）
と、電源電圧（ＶＤＤ）を昇圧電圧（ＶＤＤＲ）に昇圧
する昇圧回路（８１）と、動作／機能設定信号発生回路
（１６）を制御するコントローラ（８２）とを具備す
る。そして、コントローラ（８２）は、昇圧電圧（ＶＤ
ＤＲ）を使用して不揮発性トランジスタ（３１）から動
作／機能設定情報を読み出すことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は複数の品種に対応
した所望のモード設定用データやリダンダンシデータ等
を記憶するデータ記憶部をチップ内部に備えた半導体集
積回路装置に関する。

【０００２】

【従来の技術】半導体集積回路装置における複数の品種
とは、例えば（１）ＴＳＯＰ（Thin Small Outline Pac
kage）／ＳＯＰ（Small Outline Package ）のようにパ
ッケージによってパッドの配置が異なり、使用するパッ
ドの位置を切り替えるもの、（２）×４／×８／×１６
等のように並列的に取り扱うデータのビット長が異な
り、それに応じて活性化するＩ／Ｏのブロックの数やセ
ンスアンプの数が異なるもの、（３）アドレスの回し方
の異なるもの、例えばフラッシュＥＥＰＲＯＭにおける
変則ブロック品において、変則ブロックを指定するアド
レスのｔｏｐ／ｂｏｔｔｏｍ切り替えを行うもの、等が
ある。

【０００３】このような異なる複数のモードを有する半
導体集積回路装置では、その装置がどのモードで動作す
るかを何等かの方法で決定しなければならない。

【０００４】一つのマスクセットから複数のモード製品
を品種展開する場合、従来では、マスタスライス手法
と、ボンディングオプション手法いずれかから選択する
のが一般的である。

【０００５】マスタスライス手法は、異なるモードの切
り替えを例えばＡｌマスクを交換することによって行う
ものであり、複数のモード品種を展開する際に一般的に
用いられる手法である。

【０００６】一方、ボンディングオプション手法は、異
なるモードを選択するのに、ダミーパッドからの入力信
号を使用するものであり、ダミーパッドには電源電圧も
しくは接地電位を与え、そのどちらかの電位によって集
積回路のモードを決定するものである。

【０００７】ボンディングオプション手法によって複数
の品種を展開する半導体集積回路装置は、例えば下記の
文献に開示されている。

【０００８】EUROPEAN PATENT Publication number 0 4
76 282 A2 （第１０頁第２９行〜第４４行、ＦＩＧ．１
ｎ等）ボンディングオプション手法では、先のマスタスライス
手法と比較して、複数のマスクを準備する必要がなく、
修正があったときのデータ管理の問題はなくなる。

【０００９】マスタスライス手法によるものでは、一品
種毎に一枚のマスクが必要になる。このため、例えば４
品種同時開発で、切り替えはＡｌマスクで行う場合を想
定すると、そのＡｌマスクに修正が必要な場合は４枚の
Ａｌマスクを修正する必要がある。このため、マスクの
コストがかかる上、修正回数がかさむような場合、修正
内容を管理しきれなくなる恐れがある。さらに、変えた
マスクの分は全ての機能を検証する必要があり、評価の
手間がかかるという問題がある。

【００１０】また、ボンディングオプション手法では、
デバイスの内容を決定するダミーパッドには電源または
接地電位が与えられる。従って、ダミーパッドは電源ピ
ン／接地ピンの間に配置されるか、またはボンディング
オプション専用に、ダミーパッドに隣接して電源に接続
されたパッドと、接地に接続されたパッドとが必要とな
る。このように、ボンディングオプション手法では多数
のパッドが余分に必要となり、チップ面積の増加を伴う
ため、あまり多くのモードには対応できないという事情
がある。

【００１１】これらの手法に対し、複数の品種に対応し
たモード設定用データを記憶するデータ記憶部を有した
半導体集積回路装置が下記の文献に開示されている。

【００１２】特開平２−１１６０８４号公報（第２頁左
下欄第１４行〜右下欄第１１行、第２図）特開平６−２４３６７７号公報（段落［００４０］およ
び段落［０１０２］、図面［図１０］）これらの文献に開示された半導体集積回路装置において
はモード設定用データが不揮発性トランジスタに記憶さ
れる。このため、複数の品種を一つのマスクセットによ
り展開でき、かつ余分なパッドも不要でチップ面積の増
加を伴うことがない半導体集積回路装置を得ることがで
きる。

【００１３】不揮発性トランジスタを含むデータ記憶部
は、複数の品種に対応したモード設定用データを記憶す
る。このためデータ記憶部は高度な信頼性が要求され
る。

【００１４】しかしながら、特開平２−１１６０８４号
公報、特開平６−２４３６７７号公報にはそれぞれ、デ
ータ記憶部の信頼性を向上させる工夫については、何等
開示されていない。

【００１５】

【発明が解決しようとする課題】この発明の第１の目的
は、複数の品種に対応した所望のモード設定用データ等
を記憶するデータ記憶部の信頼性を向上させ、信頼性の
高い上記データ記憶部を備えた半導体集積回路装置を提
供することである。

【００１６】また、チップ面積の増加の抑制をより推進
するためには、上記データ記憶部は、同じチップ内に形
成される他の集積回路部に適用される微細化技術と同等
の微細化技術を要求する。その一例は例えば電源電圧を
下げることである。

【００１７】しかし、電源電圧を下げると、上記データ
記憶部から正常にデータを読み出せない事情が想定され
る。上記データ記憶部は複数の品種に対応した所望のモ
ード設定用データを記憶し、製品の品種を決定する。こ
のために上記データ記憶部からのデータの読み出しには
高い精度を要求する。

【００１８】したがってこの発明の第２の目的は、電源
電圧が低下しても、データの読み出しを高精度に行える
上記データ記憶部を備えた半導体集積回路装置を提供す
ることである。

【００１９】また、電源電圧が下がると、内部電源の電
圧が、特にパワーオン時において上記データ記憶部を正
常に動作させるのに充分な電圧にならない事情も想定さ
れる。上記データ記憶部は複数の品種に対応した所望の
モード設定用データ等を記憶し、製品の品種を決定す
る。このため、上記データ記憶部はパワーオン時から動
作させる必要がある。かつ内部電源の電圧が充分でない
特にパワーオン時から正常に動作されることが要求され
る。

【００２０】したがってこの発明の第３の目的は、特に
パワーオン時から正常に動作する上記データ記憶部を備
えた半導体集積回路装置を提供することである。

【００２１】また、上記データ記憶部は複数の品種に対
応した所望のモード設定用データ等を記憶する。このた
め、上記データ記憶部は高度な信頼性とともに、高度な
耐久性を要求する。特に上記データ記憶部を半導体記憶
装置チップに搭載した場合には、特に耐久性はメモリセ
ルアレイと同等あるいはそれ以上に要求される。

【００２２】したがってこの発明の第４の目的は、優れ
た耐久性を持つ上記データ記憶部を備えた半導体集積回
路装置を提供することである。

【００２３】また、上記データ記憶部を不揮発性メモリ
セルを含んで構成した場合に、チップ面積の増加の抑制
をより推進するために、上記データ記憶部は不揮発性半
導体記憶装置のメモリセルアレイに適用される微細化技
術と同等の微細化技術が要求される。

【００２４】したがってこの発明の第５の目的は、微細
な構造の上記データ記憶部を備えた半導体集積回路装置
を提供することである。

【００２５】

【課題を解決するための手段】上記第１の目的を達成す
るためにこの発明に係る半導体集積回路装置では、上記
データ記憶部の電源を外部電源に代えてチップ内部で発
生する内部電源とすることを特徴とする。

【００２６】上記半導体集積回路装置によれば、上記デ
ータ記憶部の電源をチップ内部で発生する内部電源にす
ることで、外部電源の電圧のゆらぎ等に起因するような
データ記憶部の誤動作を抑制することができる。

【００２７】上記第２の目的を達成するためにこの発明
に係る半導体集積回路装置では、上記データ記憶部から
のデータの読み出しを電源電圧よりも高い昇圧電圧で行
うことを特徴としている。

【００２８】上記半導体集積回路装置によれば、上記デ
ータ記憶部からのデータの読み出しを電源電圧よりも高
い昇圧電圧で行うことで、上記データ記憶部が不揮発性
トランジスタによりデータを記憶していた場合でも、そ
の不揮発性トランジスタの“オン”状態のしきい値電圧
とその制御ゲートの電圧との差を拡大でき、データの読
み出しの精度を高めることができる。

【００２９】上記第３の目的を達成するためにこの発明
に係る半導体集積回路装置では、内部電源の電圧を検知
して、この内部電源の電圧が上記データ記憶部を正常に
動作させるのに充分な電圧になったことを示す信号を出
力する回路をチップ内に設け、この回路からの信号によ
って上記データ記憶部の動作をイネーブルすることを特
徴としている。

【００３０】上記半導体集積回路装置によれば、上記デ
ータ記憶部を、上記内部電源の電圧が上記データ記憶部
を正常に動作させるのに充分な電圧となってから動作さ
せる。これにより上記データ記憶部を特にパワーオン時
から正常に動作させることができる。

【００３１】上記第４の目的を達成するためにこの発明
に係る半導体集積回路装置では、上記データ記憶部を、
モード設定用データ等を記憶する不揮発性メモリセル
と、不揮発性メモリセルのデータをラッチしモード信号
を出力するラッチ回路と、不揮発性メモリセルからモー
ド設定用データ等を読み出す時にラッチ回路と不揮発性
メモリセルとを互いに接続し、モード設定用データ等が
ラッチ回路にラッチされた後にラッチ回路と不揮発性メ
モリセルとを互いに非接続にする伝達回路とを含んで構
成することを特徴としている。

【００３２】上記半導体集積回路装置によれば、不揮発
性メモリセルから読み出したモード設定用データがラッ
チ回路にラッチされた後に、スイッチによりラッチ回路
と不揮発性メモリセルとを互いに非接続にすることで、
不揮発性メモリセルに印加される電気的なストレスが抑
制される。これにより上記データ記憶部の耐久性を向上
できる。

【００３３】さらに不揮発性メモリセルのゲートと基板
との間、ソースとドレインとの間それぞれの電圧を下げ
ると、不揮発性メモリセルに印加される電気的なストレ
スはさらに抑制することができる。

【００３４】上記第５の目的を達成するためにこの発明
に係る半導体集積回路装置では、上記不揮発性メモリセ
ルが並ぶアレイを形成し、このアレイをダミーの不揮発
性メモリセルが並ぶアレイで挟む。

【００３５】上記半導体集積回路装置によれば、上記不
揮発性メモリセルが並ぶアレイをダミーの不揮発性メモ
リセルが並ぶアレイで挟むことで、上記不揮発性メモリ
セルが並ぶアレイがチップ上で孤立したパターンとなる
ことが抑制される。これにより、上記不揮発性メモリセ
ルを含んで構成されるデータ記憶部を、光の干渉現象が
顕著になるほど微細になる最先端の微細化技術を用いて
形成できる。

【００３６】なお、上記データ記憶部には複数の品種に
対応した所望のモード設定用データの他、後述するよう
に不良アドレスデータや、スペアデコーダをアクティブ
にするデータ等のリダンダンシデータ等、様々なデータ
を記憶させることができる。

【００３７】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。

【００３８】［第１の実施形態］図１はこの発明を不揮
発性半導体メモリに実施した場合のチップ内部の一構成
例を示すブロック図である。

【００３９】図１において、メモリセルアレイ１１内に
は、それぞれ複数のビット線ＢＬ及びワード線ＷＬ（そ
れぞれ１本のみ図示）と、それぞれフローティングゲー
ト、コントロールゲート、ソース及びドレインを有し、
フローティングゲートに電子を注入することでコントロ
ールゲートからみたしきい値電圧が変化することによっ
てデータのプログラム（書き込み）が行われ、データ消
去が電気的に行われる複数のメモリセル（フラッシュセ
ル：１個のみ図示）ＭＣが設けられている。なお、各メ
モリセルＭＣのコントロールゲートは複数のワード線Ｗ
Ｌのうちの一つに接続され、ドレインは複数のビット線
ＢＬのうちの一つに接続されている。また、各メモリセ
ルＭＣのソースは、例えばビット線単位、ワード線単位
もしくはブロック単位で共通のソース線（図示せず）に
接続されている。

【００４０】アドレスバッファ１２は外部からのアドレ
ス信号を受けて内部アドレス信号を発生する。アドレス
バッファ１２で発生される内部アドレス信号は、ロウデ
コーダ１３、カラムデコーダ１４、ソースデコーダ１５
及びモード信号発生回路１６にそれぞれ供給される。

【００４１】入出力コントロール回路１７は、外部から
入力されるチップイネーブル信号 /ＣＥ、ライトイネー
ブル信号 /ＷＥ及びアウトプットイネーブル信号 /ＯＥ
を受け、これらの入力信号に基づいて内部回路の動作を
制御するための各種制御信号を発生する。例えば、チッ
プイネーブル信号 /ＣＥに基づく制御信号はアドレスバ
ッファ１２に供給され、アドレスバッファ１２ではこの
制御信号に基づいて内部アドレス信号の発生動作が可能
にされる。また、アウトプットイネーブル信号/ＯＥに
基づく制御信号は後述するＩ／Ｏバッファに供給され、
Ｉ／Ｏバッファではこの制御信号に基づいてデータの出
力動作が可能にされる。ライトイネーブル信号 /ＷＥに
基づく制御信号は後述する書き込み回路に供給され、書
き込み回路ではこの制御信号に基づいてデータの書き込
み動作が可能にされる。

【００４２】上記ロウデコーダ１３は、上記内部アドレ
ス信号（内部ロウアドレス信号）に基づいて、上記メモ
リセルアレイ１１内のワード線ＷＬを選択する。

【００４３】カラムセレクタ１８は、上記カラムデコー
ダ１４からのデコード出力に基づいて、上記メモリセル
アレイ１１内のビット線ＢＬを選択する。

【００４４】上記ソースデコーダ１５は、上記内部アド
レス信号に基づいて、上記メモリセルアレイ１１内のソ
ース線を選択し、この選択したソース線に所定の電圧を
供給する。

【００４５】書き込み回路１９は、データの書き込み時
に、上記メモリセルアレイ１１内の選択されたメモリセ
ルに対して書き込みデータを供給してデータを書き込
む。

【００４６】センスアンプ回路（Ｓ／Ａ）２０は、デー
タの読み出し時に、上記メモリセルアレイ１１内の選択
されたメモリセルからの読み出しデータをセンスする。

【００４７】Ｉ／Ｏバッファ２１は、データの書き込み
時には外部から供給されるデータを上記書き込み回路１
９に供給し、データの読み出し時には上記センスアンプ
回路２０でセンスされるデータを外部に出力する。ま
た、このＩ／Ｏバッファ２１には各動作モード、すなわ
ちデータの書き込み／消去／読み出しの各動作モード
や、複数のモード製品を品種展開する際の製品モードを
設定するためのコマンドデータが供給される。

【００４８】また、上記Ｉ／Ｏバッファ２１にはコマン
ド／ユーザインターフェース回路２２が接続されてい
る。このコマンド／ユーザインターフェース回路２２に
は上記入出力コントロール回路１７から出力される制御
信号も入力されている。このコマンド／ユーザインター
フェース回路２２は、前記ライトイネーブル信号／ＷＥ
が活性化されるタイミング時にＩ／Ｏバッファ２１から
入力されるコマンドデータを受ける。そして、このコマ
ンド／ユーザインターフェース回路２２の出力は内部コ
ントロール回路２３に供給される。内部コントロール回
路２３は、上記コマンド／ユーザインターフェース回路
２２が受けたコマンドデータに応じた内部制御信号を発
生する。そして、この内部制御信号は内部電源／昇圧回
路２４に供給される。

【００４９】上記内部電源／昇圧回路２４は、外部から
の電源電圧を受け、この外部電源電圧から内部電源電圧
やチャージポンプを用いた昇圧電圧を上記内部制御信号
に基づいて発生するものであり、ここで発生される内部
電源電圧／昇圧電圧は同一チップ内の各回路に分配され
る。

【００５０】上記モード信号発生回路１６には、前記メ
モリセルと同様に、フローティングゲート、コントロー
ルゲートを有し、フローティングゲートに電子を注入す
ることでコントロールゲートからみたしきい値電圧が変
化することによってデータのプログラムが行われ、デー
タ消去が電気的に行われる不揮発性トランジスタが複数
設けられている。このモード信号発生回路１６内の不揮
発性トランジスタには、一般に後工程と呼ばれクリーン
ルームでの加工が終了した後のウエハ状態またはアセン
ブリ後の工程でモード設定用のデータがそれぞれ書き込
まれる。このモード設定用のデータとは、例えば、
（１）ＴＳＯＰ／ＳＯＰのようにパッケージによってパ
ッドの配置が異なり、使用するパッドの位置を切り替え
るときに使用されるデータ、（２）×４／×８／×１６
等のように並列的に取り扱うデータのビット長が異な
り、それに応じて活性化するＩ／Ｏのブロックの数やセ
ンスアンプの数を異ならせる制御を行う際に使用される
データ、（３）アドレスの回し方の異なるもの、つまり
フラッシュＥＥＰＲＯＭにおける変則ブロック品では変
則ブロックを指定するアドレスのｔｏｐ／ｂｏｔｔｏｍ
切り替えを行う際に使用されるデータ、等である。そし
て、モード信号発生回路１６は、これら不揮発性トラン
ジスタに記憶されているモード設定用のデータを所定の
タイミングで読み出し、この読み出しデータに基づいて
モード信号を生成する。ここで生成されたモード信号は
例えば前記Ｉ／Ｏバッファ２１に供給される。

【００５１】図２は図１中のモード信号発生回路１６に
おいて、一つのモード設定用のデータを記憶する不揮発
性トランジスタに関係した部分の具体的な回路構成を示
している。

【００５２】図２に示すように、フローティングゲート
及びコントロールゲートを有する不揮発性トランジスタ
３１は、フローティングゲートに電子を注入することで
コントロールゲートからみたしきい値電圧が変化するこ
とによってデータのプログラムが行われるものであり、
そのソースは接地電位に接続されている。上記不揮発性
トランジスタ３１のドレインはＮチャネルＭＯＳトラン
ジスタ３２を介してノード３３に結合されている。ま
た、上記不揮発性トランジスタ３１のコントロールゲー
ト及びトランジスタ３２のゲートは共通に接続され、こ
の共通ゲートにはチップ全体に電源電圧が供給された時
の所定期間に“Ｈ”レベルにされる制御信号ＰＷＯＮが
供給される。この制御信号ＰＷＯＮを発生する回路はパ
ワーオンクリア信号発生回路等として良く知られている
ので、その詳細については特に説明しない。

【００５３】また、上記ノード３３と電源電圧との間に
は例えばＰチャネルＭＯＳトランジスタ等からなる負荷
素子３４が接続されている。さらに、上記ノード３３に
はＮチャネルＭＯＳトランジスタ３５及びＰチャネルＭ
ＯＳトランジスタ３６で構成されたＣＭＯＳ型トランス
ミッションゲート３７の一端が接続されている。上記Ｎ
チャネルＭＯＳトランジスタ３５のゲートには前記制御
信号ＰＷＯＮが供給され、ＰチャネルＭＯＳトランジス
タ３６のゲートには信号ＰＷＯＮと相補なレベルを持つ
制御信号／ＰＷＯＮが供給される。上記トランスミッシ
ョンゲート３７の他端には、入出力端が逆並列接続され
た２個のインバータ３８、３９で構成されたラッチ回路
４０の一端が接続されている。上記ラッチ回路４０の他
端の信号はインバータ４１に入力され、このインバータ
４１の出力信号が前記モード信号ＭＯＤＥとして前記Ｉ
／Ｏバッファ２１に供給される。

【００５４】図３は図１中のＩ／Ｏバッファ２１がデー
タ読み出し時に×１モードか×２モードのいずれかを選
択できる場合の前記センスアンプ回路２０及びＩ／Ｏバ
ッファ２１の一部の構成を示しており、図４は図３で使
用される信号Ａdd、／Ａddを発生する回路を示してい
る。

【００５５】図３において、Ｓ／Ａ11、Ｓ／Ａ12はそれ
ぞれ前記センスアンプ回路２０内に設けられ、それぞれ
１ビットのデータセンスを行うセンスアンプである。５
１及び５２はそれぞれ１ビットのデータを出力する出力
バッファであり、それぞれソースが電源電圧に接続され
たＰチャネルＭＯＳトランジスタ５３、このトランジス
タ５３のドレインにドレインが接続され、ソースが接地
電位に接続されたＮチャネルＭＯＳトランジスタ５４と
からそれぞれ構成されている。そして、各出力バッファ
５１、５２内のトランジスタ５３、５４の共通ドレイン
には出力パッドＯＵＴ１、ＯＵＴ２が接続されている。

【００５６】上記一方のセンスアンプＳ／Ａ11の出力は
ＮチャネルＭＯＳトランジスタ５６及びインバータ５７
を介して一方の出力バッファ５１に供給される。他方の
センスアンプＳ／Ａ12の出力はＮＡＮＤゲート５８の一
方の入力端に供給される。そして、このＮＡＮＤゲート
５８の出力は他方の出力バッファ５２に供給される。ま
た、上記インバータ５７の入力端とＮＡＮＤゲート５８
の一方の入力端との間にはＮチャネルＭＯＳトランジス
タ５９が接続されている。さらに、上記ＮＡＮＤゲート
５８の他方の入力端には、前記図２の回路で発生される
モード信号ＭＯＤＥが供給される。なお、上記トランジ
スタ５６のゲートにはアドレス信号Ａddが供給され、ト
ランジスタ５９のゲートにはこのアドレス信号Ａddと相
補なレベルのアドレス信号 /Ａddが供給される。

【００５７】図４は前記アドレスバッファ１２で発生さ
れる内部アドレス信号ＡddINを受け、上記図３の回路で
使用される相補アドレス信号Ａdd、 /Ａddを発生する回
路部分の具体的な構成を示している。この回路におい
て、前記アドレスバッファ１２（図１に図示）で発生さ
れる１ビットの内部アドレス信号ＡddINがＮＯＲゲート
６１の一方の入力端に供給される。このＮＯＲゲート６
１の他方の入力端には前記モード信号ＭＯＤＥが供給さ
れる。上記ＮＯＲゲート６１の出力はインバータ６２に
供給され、このインバータ６２の出力が前記信号Ａddと
して図３中のトランジスタ５６のゲートに供給される。
また、上記インバータ６２の出力はさらにインバータ６
３に供給され、このインバータ６３の出力が前記信号／
Ａddとして図３中のトランジスタ５９のゲートに供給さ
れる。

【００５８】なお、この例では、図４に示した回路は前
記モード信号発生回路１６内に設けられているが、モー
ド信号発生回路１６の外部、あるいは他の回路内に設け
るようにしてもよい。

【００５９】上記した各回路を含む不揮発性半導体メモ
リのチップは、前記Ｉ／Ｏバッファ２１が×１モード、
×２モードでデータ読み出しを行う互いに異なるモード
品種であっても、製造時は全く同じマスクセットを用い
て同時に製造される。そして、後工程と呼ばれクリーン
ルームでの加工が終了した後のウエハ状態またはアセン
ブリ後の工程でモード設定用のデータが図２の回路中の
不揮発性トランジスタ３１に対してプログラムされる。
例えばこの例では、×２モードに設定する場合にはフロ
ーティングゲートに電子を注入し、反対に×１モードに
設定する場合には電子の注入は行わない。

【００６０】このようにプログラムされた不揮発性半導
体メモリチップをユーザがシステム内に組み込んで使用
する際に、チップに電源電圧が供給されると、制御信号
ＰＷＯＮが所定の期間に“Ｈ”レベルとなり、図２中の
トランジスタ３２が“オン”して、不揮発性トランジス
タ３１の記憶データがノード３３に読み出される。

【００６１】ここで、フローティングゲートに予め電子
が注入されている×２モードに対応したデータが不揮発
性トランジスタ３１に記憶されている場合、そのしきい
値電圧は高い状態に変化しているので不揮発性トランジ
スタ３１は“オン”しない。従って、ノード３３は
“Ｈ”レベルとなる。制御信号ＰＷＯＮが“Ｈ”レベル
のとき、制御信号／ＰＷＯＮは“Ｌ”レベルになるの
で、図２中のトランスミッションゲート３７が“オン”
し、ノード３３の“Ｈ”レベルの信号がラッチ回路４０
に伝えられる。その後、制御信号ＰＷＯＮが“Ｌ”レベ
ルに、制御信号 /ＰＷＯＮが“Ｈ”レベルに戻ると、ラ
ッチ回路４０はその状態を保持する。すなわち、×２モ
ードのとき、図２の回路からは“Ｈ”レベルのモード信
号ＭＯＤＥが出力される。

【００６２】一方、フローティングゲートに電子が注入
されない×１モードに対応したデータが不揮発性トラン
ジスタ３１に記憶されている場合、そのしきい値電圧は
低い状態のままになっているので、“Ｈ”レベルの制御
信号ＰＷＯＮがコントロールゲートに供給されると、不
揮発性トランジスタ３１は“オン”する。従って、ノー
ド３３は“Ｌ”レベルとなる。すなわち、×１モードの
とき、図２の回路からは“Ｌ”レベルのモード信号ＭＯ
ＤＥが出力される。

【００６３】図３の回路において、×２モードの場合、
モード信号ＭＯＤＥが“Ｈ”レベルなので、ＮＡＮＤゲ
ート５８はインバータとして動作する。また、このと
き、トランジスタ５６のゲートに供給される信号Ａddは
“Ｈ”レベル、トランジスタ５９のゲートに供給される
信号／Ａddは“Ｌ”レベルとなり、トランジスタ５６は
“オン”し、トランジスタ５９は“オフ”するので、２
個のセンスアンプＳ／Ａ11、Ｓ／Ａ12でセンスされたデ
ータは、出力バッファ５１、５２それぞれを介して出力
パッドＯＵＴ１、ＯＵＴ２から並列的に出力される。

【００６４】×１モードの場合には、モード信号ＭＯＤ
Ｅが“Ｌ”レベルなので、ＮＡＮＤゲート５８の出力は
センスアンプＳ／Ａ12の出力にかかわらずに常に“Ｈ”
レベルとなり、出力バッファ５２内のＰチャネルＭＯＳ
トランジスタ５３及びＮチャネルＭＯＳトランジスタ５
４は共に非導通となり、出力パッドＯＵＴ２は高インピ
ーダンス状態になる。

【００６５】一方、その時の入力アドレスに応じて信号
Ａdd、 /Ａddのいずれか一方が“Ｈ”レベル、他方が
“Ｌ”レベルとなる。ここで、Ａdd＝“Ｈ”レベル、 /
Ａdd＝“Ｌ”レベルのときは、トランジスタ５６が“オ
ン”し、センスアンプＳ／Ａ11でセンスされたデータが
出力バッファ５１を介して出力パッドＯＵＴ１から出力
される。また、Ａdd＝“Ｌ”レベル、 /Ａdd＝“Ｈ”レ
ベルのときは、トランジスタ５９が“オン”し、センス
アンプＳ／Ａ12でセンスされたデータが出力バッファ５
１を介して出力パッドＯＵＴ１から出力される。すなわ
ち、×１モードのときは、センスアンプＳ／Ａ11、Ｓ／
Ａ12でセンスされた２ビットのデータは、そのときのア
ドレス状態に応じて１個の出力パッドＯＵＴ１から出力
される。

【００６６】図４の回路では、×２モードの場合、モー
ド信号ＭＯＤＥが“Ｈ”レベルなので、ＮＯＲゲート６
１の出力は入力アドレス信号ＡddINがかかわらずに
“Ｌ”レベルとなり、前記したように信号Ａddが“Ｈ”
レベル、信号 /Ａddが“Ｌ”レベルとなる。また、×１
モードの場合には、モード信号ＭＯＤＥが“Ｌ”レベル
なので、ＮＯＲゲート６１の出力は入力アドレス信号Ａ
ddINに応じて変わり、入力アドレス信号ＡddINが“Ｌ”
レベルのときは“Ｈ”レベル、入力アドレス信号ＡddIN
が“Ｈ”レベルのときは“Ｌ”レベルとなり、信号Ａdd
及び /Ａddは入力アドレス信号ＡddINに応じて変化す
る。

【００６７】このようにチップ内に不揮発性記憶素子を
持たせ、集積回路のモードに関するデータを後工程でそ
の不揮発性記憶素子に書き込み、この記憶データを読み
出してモード信号を生成するようにしたので、従来技術
の問題点である、多くのマスクを管理しなければならな
い繁雑さ、チップ面積の増大を解消できるだけではな
く、アセンブリ終了後でも不揮発性記憶素子のデータを
書き換えることによって集積回路のモードを切り替える
ことができる。従って、集積回路の製造メーカは最終的
な製品のモード毎の数量を考えずに生産計画を立てるこ
とができ、異なったモードの複数製品をアセンブリ工程
まで同一にすることができるので、生産効率が大変良く
なる。

【００６８】上記説明では不揮発性トランジスタに対す
るデータのプログラム／消去を行うための具体的な構成
については述べなかったが、これはメモリセルアレイ１
１内に設けられているメモリセルに対するプログラム／
消去と同じであり、書き込み（電子注入）、消去（電子
放出）及び読み出し時における不揮発性トランジスタの
コントロールゲート（Ｖｇ）、ドレイン（Ｖｄ）及びソ
ース（Ｖｓ）の各電位関係を図５にまとめて示した。

【００６９】図６（Ａ）は不揮発性トランジスタに書き
込みを実施するときの概念図である。昇圧回路７１は外
部電源電圧を昇圧して電源電圧よりも高い複数の電圧を
発生する。前記したように図１中のモード信号発生回路
１６内には複数の異なるモード設定を可能にするために
複数個の不揮発性トランジスタが設けられており、これ
ら複数個の不揮発性トランジスタを選択して書き込みを
行うために選択トランジスタが必要であり、図６（Ａ）
中のトランジスタ７２はこの選択トランジスタを示して
いる。すなわち、不揮発性トランジスタ３１のドレイン
には上記トランジスタ７２を介して、上記昇圧回路７１
で発生される昇圧電圧の一つが供給される。上記昇圧回
路７１で発生される他の昇圧電圧はレベルシフト回路７
３、７４に供給される。上記両レベルシフト回路７３、
７４はそれぞれ、“Ｈ”レベルの書き込み信号を電源電
圧よりも高い電圧にレベルシフトするものであり、両レ
ベルシフト回路７３、７４の出力は上記選択用のトラン
ジスタ７２のゲート、不揮発性トランジスタ３１のコン
トロールゲートに供給される。

【００７０】このような構成により、不揮発性トランジ
スタ３１に書き込みを行う場合、コントロールゲートに
は１０Ｖ（Ｖｇ）が、ドレインには６Ｖ（Ｖｄ）が供給
される。なお、ソースは接地されているので０Ｖ（Ｖ
ｓ）になる。

【００７１】図６（Ｂ）は不揮発性トランジスタを消去
するときの概念図である。負電圧発生回路７５は０Ｖの
接地電圧よりも低い負の値を持つ電圧を発生する。ま
た、昇圧回路７６は外部電源電圧を昇圧して電源電圧よ
りも高い電圧を発生する。不揮発性トランジスタ３１の
ソースには上記昇圧回路７６で発生される昇圧電圧が供
給される。上記負電圧発生回路７５の出力は不揮発性ト
ランジスタ３１のコントロールゲートに供給される。

【００７２】このような構成により、不揮発性トランジ
スタ３１の消去を行う場合、コントロールゲートには−
７Ｖ（Ｖｇ）が、ソースには６Ｖ（Ｖｓ）が供給され
る。なお、ドレインはオープン状態にされる。

【００７３】ところで、上記説明では、異なるモードの
例としてデータ読み出し時におけるビット構成の違いを
挙げて説明したが、異なるモードの例としてはビット構
成に限られるものではなく、その他に例えば、異なるパ
ッケージに対応して使用する（ボンディングする）パッ
ドの指定が異なる場合、モード信号は、（１）使用するパッドに接続された回路を活性化する。

【００７４】（２）使用しないパッドを接地し、使用し
ないパッドに接続された回路を非活性状態にする。

【００７５】ために使用される。

【００７６】また、動作する電源電圧の範囲指定を変え
る場合にも実施が可能である。すなわち、同一集積回路
を例えば３Ｖ／５Ｖで動作させようとした場合、内部の
タイミング設定、各種レシオ回路（特にインターフェー
ス）のサイズ比等、別個に微調整が必要なときがあり、
これらをモード信号を用いて切り替え制御することがで
きる。

【００７７】さらには、高速・高消費電力版／低速・低
消費電力版等の切り替え制御や、ＮＯＲ型フラッシュメ
モリにおけるメモリブロックのｔｏｐ／ｂｏｔｔｏｍブ
ート切り替えのために、アドレス入力を途中で反転させ
る回路の制御等にも使用することができる。

【００７８】さらにはフラッシュメモリ等の半導体記憶
装置のリダンダンシ技術にも使用することができる。即
ち、上記不揮発性トランジスタ３１に不良アドレスデー
タや、スペアデコーダをアクティブにするデータ等のリ
ダンダンシデータを記憶させることができる。

【００７９】このように、この発明の適用には様々なケ
ースが考えられるが、異なる複数のモードが内部の一本
もしくは複数のモード信号の組み合わせで、回路的に表
現できる全てのケースにこの発明を適用することができ
る。

【００８０】ここで、第１の実施形態においては、不揮
発性トランジスタ３１にはモード設定用データやリダン
ダンシデータが記憶される。そして、不揮発性トランジ
スタ３１を含むモード信号発生回路１６はモード設定用
データに応じその品種を決定するモード信号、あるいは
リダンダンシデータに応じ不良アドレスをスペアのメモ
リセルに置換するリダンダンシ信号等を発生する。

【００８１】このため、モード信号発生回路１６には高
度な信頼性を要求する。

【００８２】図７は第１の実施形態に係る半導体集積回
路装置の一構成例を示すブロック図である。

【００８３】図７に示すようにモード信号発生回路１６
の電源を、内部電源電圧発生回路８０により昇圧、また
は降圧した内部電源電圧ＶＤＤにする。内部電源電圧発
生回路８０は、例えば外部電源電圧ＶＣＣから内部電源
電圧ＶＤＤを発生する。

【００８４】このようにモード信号発生回路１６の電源
を外部電源電圧ＶＣＣから内部電源電圧ＶＤＤにする。
これにより、外部電源電圧ＶＣＣのゆらぎ等に起因する
ような誤動作を抑制できる。よって、モード信号発生回
路１６の信頼性を向上させることができる。

【００８５】［第２の実施形態］アナログ的な要素の大
きい回路、例えば不揮発性トランジスタ３１からデータ
を読み出す回路においては、通常のＣＭＯＳロジック回
路と比較して電源マージンが狭くなる場合が多い。

【００８６】特にデバイスの微細化を推進するために、
図７に示す内部電源電圧ＶＤＤの電圧を下げると、上記
アナログ的な要素の大きい回路では電源マージンが不足
する。これを図１に示すフラッシュＥＥＰＲＯＭのメモ
リセルＭＣを例にとって説明する。

【００８７】図８（Ａ）はメモリセルアレイ１１の回路
図、図８（Ｂ）はメモリセルＭＣの断面図、図８（Ｃ）
はメモリセルＭＣのシンボル図、図８（Ｄ）はメモリセ
ルＭＣの等価回路図である。

【００８８】メモリセルＭＣへのデータの書き込み／消
去は、浮遊ゲートＦＧへ電子を注入／引き抜くことによ
って行う。

【００８９】浮遊ゲートＦＧに電子が存在する状態なら
ば、制御ゲートＣＧからみたしきい値電圧Ｖthcellは高
くなり“オフ”状態になる。

【００９０】一方、電子が存在しない状態ならば、制御
ゲートＣＧからみたしきい値電圧Ｖthcellは低くなり
“オン”状態になる。“オン”状態のしきい値電圧Ｖth
cellは２Ｖ程度が一般的な値である。

【００９１】従来のフラッシュＥＥＰＲＯＭの電源電圧
は５Ｖが一般的であり、読み出し時には制御ゲートＣＧ
に５Ｖを直接に印加していた。セル電流ＩcellはＶｄ−
（１／２）・Ｖｄ²に比例する（電圧Ｖｄはドレインの
電圧でありメモリセルＭＣがＮチャネル型であればＶｄ
＝Ｖｇ−Ｖthcellである。電圧Ｖｇは制御ゲートの電圧
である）。

【００９２】メモリセルＭＣがＮチャネル型でしきい値
電圧Ｖthcellが２Ｖ、制御ゲートの電圧Ｖｇが５Ｖであ
ると、ドレインの電圧Ｖｄは３Ｖ（＝Ｖｇ−Ｖthcell）
となり、充分なセル電流Ｉcellが得られる。

【００９３】しかし、外部電源電圧ＶＣＣあるいは内部
電源電圧ＶＤＤを３Ｖ程度まで下げた場合に、これを直
接読み出し時にメモリセルＭＣの制御ゲートに印加する
と、制御ゲートの電圧Ｖｇは３Ｖとなり、ドレインの電
圧Ｖｄは１Ｖ（＝Ｖｇ−Ｖthcell）となる。このため、
充分なセル電流Ｉcellは得られ難くなる。

【００９４】ところで、図２に示すモード信号発生回路
１６では信号ＰＷＯＮが“Ｈ”レベルとなると、負荷３
４と不揮発性トランジスタ３１との電流比で、ラッチ回
路４０のラッチデータが決まる。

【００９５】図２に示す回路では電源電圧の振幅を持つ
信号ＰＷＯＮを不揮発性トランジスタ３１の制御ゲート
に印加する。このような方式は電源電圧と不揮発性トラ
ンジスタ３１の“オン”状態のしきい値電圧Ｖthcellと
の差が充分にある場合、有効である。

【００９６】しかし、例えば電源電圧を下げることで、
電源電圧と不揮発性トランジスタ３１のしきい値電圧Ｖ
thcellとの差が接近した場合には図８（Ａ）〜図８
（Ｄ）を参照して説明した現象と同様な現象が起き、セ
ル電流が不足する。

【００９７】また、電源電圧と上記しきい値電圧Ｖthce
llとの差が接近している場合に、電源電圧がゆらぐと
“オン”状態であるはずの不揮発性トランジスタ３１が
“オフ”し、モード信号発生回路１６が誤ったモード信
号ＭＯＤＥを出力することも予想される。誤ったモード
信号ＭＯＤＥが出力されると、製品の品種が変わってし
まう。

【００９８】このような不良を抑制するためには、例え
ば電源マージンをよりタイトにする。

【００９９】しかし、電源マージンをタイトにすると、
例えば製造歩留りの悪化等が予想され、好ましい状況に
はならない。

【０１００】そこで、第２の実施形態の目的は、電源電
圧と不揮発性トランジスタ３１の“オン”状態のしきい
値電圧Ｖthcellとの差が接近しても、例えば製造歩留り
を悪化させずに、モード信号発生回路１６の信頼性を充
分に維持させることである。図９は第２の実施形態に係
る半導体集積回路装置の一構成例を示すブロック図であ
る。

【０１０１】図９に示すように、第２の実施形態では、
内部電源電圧ＶＤＤを昇圧電圧ＶＤＤＲに昇圧する内部
電源電圧昇圧回路８１をチップ内部に設ける。昇圧電圧
ＶＤＤＲは内部電源電圧ＶＤＤとともにコントローラ８
２に供給される。コントローラ８２は信号ＰＷＯＮに従
って、不揮発性トランジスタ３１の制御ゲートに供給さ
れる信号ＦＳＷＬおよびトランジスタ３２等のゲートに
供給される信号ＦＳＢＩＡＳをそれぞれ出力する。信号
ＦＳＢＩＡＳは内部電源電圧ＶＤＤの振幅を持つ信号で
あり、信号ＦＳＷＬは昇圧電圧ＶＤＤＲの振幅を持つ信
号である。

【０１０２】このように不揮発性トランジスタ３１の制
御ゲートに供給する信号ＦＳＷＬを、内部電源電圧ＶＤ
Ｄよりも高い昇圧電圧ＶＤＤＲにする。これにより電源
電圧と不揮発性トランジスタ３１の“オン”状態のしき
い値電圧Ｖthcellとの差を拡大することができる。よっ
て、内部電源電圧ＶＤＤが少々ゆらいだとしても、“オ
ン”状態であるはずの不揮発性トランジスタ３１が“オ
フ”してしまうような事情は抑制される。

【０１０３】なお、第２の実施形態では内部電源電圧Ｖ
ＤＤを使用しているが、内部電源電圧ＶＤＤに代えて外
部電源電圧ＶＣＣを使用しても良い。この場合には昇圧
電圧ＶＤＤＲは外部電源電圧ＶＣＣを昇圧した電圧とす
る。

【０１０４】また、信号ＦＳＢＩＡＳの電圧の一例は３
Ｖ程度、信号ＦＳＷＬの電圧の一例は５Ｖ程度である。
即ち第２の実施形態における内部電源電圧ＶＤＤの一例
は３Ｖ程度、昇圧電圧ＶＤＤＲの一例は５Ｖ程度であ
る。

【０１０５】さらに図９に示すように、昇圧電圧ＶＤＤ
Ｒを一定のレベル（この第２の実施形態では５Ｖ程度）
に保つために、昇圧電圧ＶＤＤＲのレベルを検知する昇
圧電圧検知回路８３を設けても良い。昇圧電圧検知回路
８３は、昇圧電圧ＶＤＤＲのレベルを検知し、例えば昇
圧電圧ＶＤＤＲが一定のレベル以下となればブースタ８
１を活性化させ、昇圧電圧ＶＤＤＲが一定のレベル以上
となればブースタ８１を非活性化させる信号ＳＶＤＤＲ
を出力する。

【０１０６】このような昇圧電圧検知回路８３は必ずし
も必要ではないが、昇圧電圧検知回路８３を設ければ、
特に昇圧電圧ＶＤＤＲが一定のレベル以下になってしま
う状況が避けられる。これにより、昇圧電圧ＶＤＤＲが
低下し、昇圧電圧ＶＤＤＲが不揮発性トランジスタ３１
の“オン”状態のしきい値電圧Ｖthcellに接近するよう
な事情を解消でき、モード信号発生回路１６の信頼性は
さらに高まる。

【０１０７】［第３の実施形態］図８（Ａ）〜図８
（Ｄ）に示すメモリセルアレイ１１のメモリセルＭＣか
らのデータ読み出し動作は、パワーオンと同時にスター
トされない。なぜならば読み出し動作はパワーオンされ
たチップに対して、読み出しコマンドを入力し、アドレ
スを入力することで行われるためである。

【０１０８】これに対し、モード信号発生回路１６の不
揮発性トランジスタ３１からのデータ読み出し動作は、
パワーオンと同時にスタートされる必要がある。パワー
オンされたチップの品種を確定するためである。

【０１０９】信号ＰＷＯＮを出すための電位、即ちパワ
ーオン検知レベルは電源電圧の保証範囲よりも低めに設
定する。誤動作を防ぐためである。

【０１１０】例えば電源電圧が３Ｖの製品では検知レベ
ルを２Ｖとする。この２Ｖという検知レベル（２Ｖ）は
不揮発性トランジスタ３１の“オン”状態のしきい値電
圧（Ｖthcell＝２Ｖ）と変わりがない。検知レベルが２
Ｖの製品では、電源電圧が３Ｖに達していなくても、２
Ｖになれば信号ＰＷＯＮは“Ｈ”レベルになる。この結
果、不揮発性トランジスタ３１のゲートには２Ｖの信号
ＰＷＯＮが供給される。

【０１１１】しかしながら、不揮発性トランジスタ３１
の“オン”状態のしきい値電圧Ｖthcellは２Ｖである。
ゲートの電圧が２Ｖでは不揮発性トランジスタ３１は
“オフ”する。よって正常なデータは読み出せない。

【０１１２】また、第２の実施形態のように昇圧電圧Ｖ
ＤＤＲを使用する場合においても、内部電源電圧ＶＤＤ
が３Ｖに達していなければ、昇圧回路８１は充分な昇圧
電圧ＶＤＤＲを発生できない。よって、上記同様に正常
なデータを読み出せない可能性がある。

【０１１３】そこで、第３の実施形態の目的はモード信
号発生回路１６をパワーオン時から正常に動作させるこ
とにある。

【０１１４】このために、第３の実施形態ではコントロ
ーラ８２を昇圧電圧ＶＤＤＲが充分なレベルになった後
に動作されるようにする。

【０１１５】図１０は第３の実施形態に係る半導体集積
回路装置の一構成例を示すブロック図である。

【０１１６】図１０に示すように、第３の実施形態で
は、外部電源電圧ＶＣＣ、あるいは内部電源電圧ＶＤＤ
のレベルが設定された電圧（例えば３Ｖ）まで上昇する
時間分、信号ＰＷＯＮの立ち上がりを遅らせるタイミン
グ調整回路８４を設ける。昇圧回路８１はタイミング調
整回路８４からの信号ＰＷＯＮ’によって、その動作が
イネーブルされる。これにより昇圧回路８１は内部電源
電圧ＶＤＤのレベルが設定された電圧（例えば３Ｖ）に
なった後に動作し、昇圧電圧ＶＤＤＲを発生させる。

【０１１７】さらに、第３の実施形態では、信号ＰＷＯ
Ｎ’によりリセットされ、信号ＳＶＤＤＲによりセット
されるラッチ回路（フリップフロップ）８５を有する。
ラッチ回路８５は昇圧電圧ＶＤＤＲのレベルが設定され
た電圧（例えば５Ｖ）になったことを示す信号ＳＶＤＤ
ＬＡＴを出力する。コントローラ８２は、信号ＳＶＤＤ
ＬＡＴによって、その動作がイネーブルされる。

【０１１８】このようにコントローラ８２の動作を、昇
圧電圧ＶＤＤＲのレベルが設定された電圧（例えば５
Ｖ）になったことを示す信号ＳＶＤＤＬＡＴ信号によっ
てイネーブルする。これにより、コントローラ８２は昇
圧電圧ＶＤＤＲが充分なレベルになった後に動作される
ようになり、信号ＦＳＷＬの“Ｈ”レベルを、不揮発性
トランジスタ３１の“オン”状態のしきい値電圧Ｖthce
llのレベルよりも充分に高い値にできる。よって、パワ
ーオンと同時に不揮発性トランジスタ３１からデータを
読み出しても、“オン”状態であるはずの不揮発性トラ
ンジスタ３１が“オフ”するような誤読み出しを抑制で
き、モード信号発生回路１６をパワーオン時から正常に
動作させることができる。

【０１１９】［第４の実施形態］次に、この発明を適用
した半導体集積回路装置の具体的な回路例を第４の実施
形態として説明する。

【０１２０】図１１はこの発明の第４の実施形態に係る
フラッシュＥＥＰＲＯＭの一コントロールシーケンス例
を示すフローチャート、図１２はこの発明の第４の実施
形態に係るフラッシュＥＥＰＲＯＭの一構成例を示すブ
ロック図である。

【０１２１】以下、コントロールシーケンスに従って各
ブロックの回路の詳細構成を順次、説明する。

【０１２２】図１１に示すステップＳＴ１において、電
源電圧（外部電源電圧ＶＣＣもしくは内部電源電圧ＶＤ
Ｄ。この第４の実施形態では外部電源電圧ＶＣＣを例示
する）が投入され、電源電圧ＶＣＣのレベルが上昇して
いく。

【０１２３】次に、ステップＳＴ２において、電源電圧
ＶＣＣのレベルを検知する。電源電圧ＶＣＣの検知は、
図１２に示すパワーオンリセット回路１０１により行わ
れる。電源電圧ＶＣＣの検知レベルは、フラッシュＥＥ
ＰＲＯＭの内部に設けられる回路のなかで、もっともＶ
ＣＣｍｉｎマージンの狭い回路に整合される必要があ
る。第４の実施形態では、図１２に示すレファレンス電
圧発生回路１０２に整合される。

【０１２４】図１３はパワーオンリセット回路１０１の
一回路例を示す回路図である。

【０１２５】図１３に示すパワーオンリセット回路１０
１では、電源端子ＶＣＣに容量Ｃと抵抗Ｒとからなるロ
ーパスフィルタ２０１を接続している。電源電圧ＶＣＣ
の急激な変化（電源ノイズ）による誤動作を防止するた
めである。

【０１２６】また、パワーオンリセット回路１０１中の
拡散抵抗ｒ１、ｒ２にはＮ型の拡散抵抗が用いられる。
内部の動作が遅いノードが電源ノイズの影響を受けぬよ
うにするためである。Ｎ型の拡散抵抗ｒ１等はＰ型シリ
コン基板もしくはＰ型ウェルに形成され、これらのＰ型
基板もしくはＰ型ウェルは接地電位にバイアスされる。
Ｎ型の拡散抵抗ｒ１等を接地電位にバイアスされるＰ型
基板もしくはＰ型ウェルに形成する理由は、Ｎ型の拡散
抵抗ｒ１等とこれらが形成されるＰ型基板もしくはＰ型
ウェルとが順方向にバイアスされる事情を解消するため
である。即ちＮ型の拡散抵抗ｒ１等を接地電位にバイア
スされるＰ型基板もしくはＰ型ウェルに形成することに
より、Ｎ型の拡散抵抗ｒ１等とこれらが形成される半導
体領域との短絡を抑制できる。

【０１２７】また、電源端子ＶＣＣとダイオードＤとの
間に実質的に直列に接続された拡散抵抗ｒ３はＰ型の拡
散抵抗が用いられる。Ｐ型の拡散抵抗ｒ３はＮ型シリコ
ン基板もしくはＮ型ウェルに形成され、これらのＮ型基
板もしくはＮ型ウェルは例えば電源電圧ＶＣＣにバイア
スされる。Ｐ型の拡散抵抗ｒ３をパワーオン時に電圧が
変化する電源電圧ＶＣＣにバイアスされるＮ型基板もし
くはＮ型ウェルに形成する理由は、上記したＮ型の拡散
抵抗ｒ１等の場合と同様に、Ｐ型の拡散抵抗ｒ３とこれ
が形成されるＮ型基板もしくはＮ型ウェルとが順方向に
バイアスされる事情を解消するためである。これによ
り、Ｐ型の拡散抵抗ｒ３とこれが形成される半導体領域
との短絡を抑制できる。さらには、パワーオン時に電圧
が変化する電源端子ＶＣＣに実質的に接続されたＰ型の
拡散抵抗ｒ３を、電源端子ＶＣＣの電圧の変化に合わせ
て電圧が変化するＮ型シリコン基板もしくはＮ型ウェル
に形成することにより、電源電圧ＶＣＣの変化に伴った
Ｐ型の拡散抵抗ｒ３の抵抗値の変動を抑制することがで
きる。

【０１２８】このようにパワーオンリセット回路１０１
は、電源電圧ＶＣＣが検知レベルに達したとき、“Ｌ”
レベルの検知信号ＰＯＮＲＳＴを出力する。検知信号Ｐ
ＯＮＲＳＴは、例えば図１０に示す回路の信号ＰＷＯＮ
に相当する。

【０１２９】電源電圧ＶＣＣのレベルを検知した後、ス
テップＳＴ３において、レファレンス電圧ＶＲＥＦを発
生させる。レファレンス電圧ＶＲＥＦの発生はレファレ
ンス発生回路１０２により行われる。

【０１３０】図１４はレファレンス発生回路１０２の一
回路例を示す回路図である。

【０１３１】図１４に示すレファレンス発生回路１０２
は、バンドギャップレファレンス回路である。このバン
ドギャップレファレンス回路１０２において、カレント
ミラー回路２０２を構成するＮチャネル型ＭＯＳトラン
ジスタＮ１、Ｎ２にはナチュラルトランジスタが使用さ
れている。ナチュラルトランジスタはしきい値電圧が約
０Ｖのものであり、例えばチャネルに対してしきい値電
圧調整用の不純物を注入しないことにより形成すること
ができる。

【０１３２】図１４に示すカレントミラー回路２０２の
動作電圧の下限は、ＶＣＣｍｉｎ＝ＶＢ（＝ＶＡ）＋ＶＴＨＰで表される。ここで、“ＶＢ”は、ＰＮダイオードの順
方向電圧、“ＶＴＨＰ”はカレントミラー回路２０２に
おけるＰチャネル型ＭＯＳトランジスタのしきい値電圧
である。

【０１３３】よって、ＶＣＣｍｉｎ＝ＶＦ＋ＶＴＨＰである。

【０１３４】図１３を参照して説明したパワーオンリセ
ット回路１０１は、その電圧検知レベルＶＰＯＮＲＳＴ
を、ＶＰＯＮＲＳＴ＝ＶＦ＋ＶＴＨＰとし、図１４に示すカレントミラー回路２０２の動作電
圧の下限と整合されるようにしている。

【０１３５】このようにバンドギャップレファレンス回
路１０２は、パワーオン後にレファレンス電圧ＶＲＥＦ
を発生する。なお、レファレンス電圧ＶＲＥＦの出力ノ
ードに接続されている容量Ｃは、安定化容量である。

【０１３６】また、このバンドギャップレファレンス回
路１０２は、スタンドバイ状態でも動作する。この第４
の実施形態では、後述する昇圧電圧ＶＤＤＲを、スタン
ドバイ状態でもキープしておくためである。スタンドバ
イ電流低減の要請により、消費電流は数μＡ程度に抑制
される必要がある。消費電流を絞るために、図１４に示
すバンドギャップレファレンス回路１０２の動作速度は
非常に遅くする。このため、レファレンス電圧ＶＲＥＦ
が安定するまでに、数μｓ〜数十μｓの時間を必要とす
る。したがって、パワーオン時のチップ内部における一
連の動作は、電源電圧ＶＣＣの上昇を検知した後、レフ
ァレンス電圧ＶＲＥＦが安定するまでの時間を待ってか
ら行う。したがって、この第４の実施形態では、ステッ
プＳＴ３とパラレルに、ステップＳＴ４に示すように、
安定したレファレンス電圧ＶＲＥＦが発生されるまで
の、タイミング調整を行う。

【０１３７】図１５はタイミング調整回路１０３の一回
路例を示す回路図である。

【０１３８】図１５に示すタイミング調整回路１０３
は、検知信号ＰＯＮＲＳＴが出力されてから、レファレ
ンス電圧ＶＲＥＦが安定するまでのタイミングを取る回
路である。タイミング調整回路１０３内部のＣＲ時定数
は、バンドギャップレファレンス回路１０２の時定数よ
りも大きくなるように設定されている。

【０１３９】図１５に示すタイミング調整回路１０３で
は、特にファーストステージ２０３のＣＲ時定数がバン
ドギャップレファレンス回路１０２の時定数よりも大き
くなるように設定されている。タイミング調整回路１０
３は、レファレンス電圧ＶＲＥＦが充分に安定するタイ
ミングを示す信号ＢＧＲＯＮＲＳＴを出力する。

【０１４０】信号ＢＧＲＯＮＲＳＴは、検知信号ＰＯＮ
ＲＳＴが“Ｈ”レベルのときは“Ｈ”レベル、検知信号
ＰＯＮＲＳＴ“Ｌ”レベルになって、ＣＲ時定数によっ
て決定される時間が経過した後に“Ｌ”レベルとなる特
性を持つ。

【０１４１】レファレンス電圧ＶＲＥＦが安定した後、
ステップＳＴ５において、電源電圧ＶＣＣの内部昇圧を
開始する。内部昇圧は駆動パルスφＰを発振するリング
オシレータ１０４と、駆動パルスφＰにより駆動される
チャージポンプ回路１０５とにより行われる。

【０１４２】図１６はオシレータ１０４の一回路例を示
す回路図、図１７はチャージポンプ回路１０５の一回路
例を示す回路図である。

【０１４３】図１６に示すように、オシレータ１０４は
発振信号をロジック的に発振する回路（リングオシレー
タ）である。オシレータ１０４は信号ＢＧＲＯＮＲＳＴ
を受け、駆動パルスφＰの発振を開始し、図１７に示す
チャージポンプ回路１０５を駆動する。

【０１４４】図１７に示すように、チャージポンプ回路
１０５は、駆動パルスφＰおよびその反転駆動パルス／
φＰを交互に受けるキャパシタを有しており、電源電圧
ＶＣＣを昇圧電圧ＶＤＤＲに昇圧する。チャージポンプ
回路１０５の非活性／活性状態は、オシレータ１０４の
発振動作をディセーブル／イネーブルすることにより、
決定される。

【０１４５】内部昇圧を開始した後、不揮発性トランジ
スタ３１に相当するＲＯＭのデータを読み出し／ラッチ
するには、昇圧電圧ＶＤＤＲのレベルを検知する必要が
ある。

【０１４６】内部昇圧を開始した後、ステップＳＴ６に
おいて、昇圧電圧ＶＤＤＲのレベルを検知する。昇圧電
圧ＶＤＤＲの検知は、ＶＤＤＲレベル検知回路１０６に
より行われる。

【０１４７】図１８はＶＤＤＲレベル検知回路１０６の
一回路例を示す回路図である。

【０１４８】図１８に示すように、ＶＤＤＲレベル検知
回路１０６は昇圧電圧ＶＤＤＲを抵抗分割した値を、レ
ファレンス電圧ＶＲＥＦと比較する。この第４の実施形
態ではレファレンス電圧ＶＲＥＦが安定してから、内部
昇圧を開始するのであるから、図１８に示すＶＤＤＲレ
ベル検知回路１０６は、ＶＤＤＲ＝｛（Ｒ１＋Ｒ２）／Ｒ２｝・ＶＲＥＦとなったときに、“Ｈ”レベルの検知信号ＳＶＤＤＲを
出力する。

【０１４９】第４の実施形態では検知信号ＳＶＤＤＲは
オシレータ１０４に帰還され、チャージポンプ回路１０
５の動作を停止させて消費電力を減らす信号としても使
用されている。

【０１５０】ところで、検知信号ＳＶＤＤＲは、動作時
にチップ内部で昇圧電圧ＶＤＤＲに電流が流れて昇圧電
圧ＶＤＤＲが低下すると“Ｌ”レベルとなり、チャージ
ポンプ回路１０５を動作させる。チャージポンプ回路１
０５が動作され、再び、昇圧電圧ＶＤＤＲが充分なレベ
ルに達すると“Ｈ”レベルとなる。

【０１５１】このように検知信号ＳＶＤＤＲは、“Ｈ”
レベルと“Ｌ”レベルとを交互に繰り返す信号である。

【０１５２】ＲＯＭのデータ読み出し／ラッチには、検
知信号ＳＶＤＤＲが“Ｈ”レベルである必要があるが、
“Ｌ”レベルから“Ｈ”レベルになるたびに、データ読
み出し／ラッチを行うわけにはいかない。チップ動作中
に、ラッチされたデータが、非確定状態となり、動作が
不安定になるためである。このため、パワーオン後、初
めて検知信号ＳＶＤＤＲが“Ｈ”レベルになったとき
に、ＲＯＭのデータ読み出し／ラッチシーケンス（ステ
ップＳＴ７）を開始させるための信号を生成する必要が
ある。

【０１５３】第４の実施形態では、この種の信号をラッ
チ回路１０７により生成する。

【０１５４】図１９はラッチ回路１０７の一回路例を示
す回路図である。

【０１５５】図１９に示すラッチ回路１０７は信号ＢＧ
ＲＯＮＲＳＴ信号によりリセットされ、検知信号ＳＶＤ
ＤＲによりセットされるフリップフロップである。フリ
ップフロップ１０７は、検知信号ＳＶＤＤＲが初めて
“Ｈ”レベルになったとき、この“Ｈ”レベルをラッチ
した信号ＳＶＤＤＲＬＡＴを出力する。信号ＳＶＤＤＲ
ＬＡＴは、ＲＯＭのデータ読み出し／ラッチシーケンス
を開始させる信号である。

【０１５６】図１２には、ステップＳＴ７に示すＲＯＭ
のデータ読み出し／ラッチシーケンスを具現化する回路
が示されている。

【０１５７】具現化する回路は、この第４の実施形態で
は、ヒューズセルデータラッチトリガ回路１０８、ヒュ
ーズセルコントロール回路１０９、ヒューズセル１１０
およびヒューズセルデータラッチ回路１１１により構成
される。

【０１５８】ヒューズセルデータラッチトリガ回路１０
８およびヒューズセルコントロール回路１０９はコント
ローラ８２に相当する。ヒューズセル１１０は不揮発性
トランジスタ３１に相当し、ヒューズセルデータラッチ
回路１１１はラッチ回路４０含む回路に相当する。即ち
ヒューズセル１１０およびヒューズセルデータラッチ回
路１１１はモード信号発生回路１６に相当する。

【０１５９】図２０はヒューズセルデータラッチトリガ
回路１０８の一回路例を示す回路図、図２１はヒューズ
セルコントロール回路１０９の一回路例を示す回路図、
図２２はヒューズセル１１０の一回路例を示す回路図、
図２３はヒューズセルデータラッチ回路１１１の一回路
例を示す回路図である。また、図２４はデータ読み出し
／ラッチシーケンスを示す動作波形図である。

【０１６０】図２０に示すように、ヒューズセルデータ
ラッチトリガ回路１０８では、信号ＳＶＤＤＲＬＡＴを
受けて、トリガ信号ＴＲＲＩＧＥＲが生成される。トリ
ガ信号ＴＲＲＩＧＥＲは、遅延回路２０４の遅延時間に
従った期間、“Ｈ”レベルとなる信号である。トリガ信
号ＴＲＲＩＧＥＲが“Ｈ”レベルとなったとき、信号Ｆ
ＲＥＡＤが“Ｈ”レベルとなって出力される。この信号
ＦＲＥＡＤは、トリガ信号ＴＲＲＩＧＥＲが“Ｌ”レベ
ルとなった後、数十ｎｓ（例えば５０ｎｓ）の間、
“Ｈ”レベルを持続する。この“Ｈ”レベルの持続期間
は、出力ノードにコンデンサＣｃを備えたインバータ２
０５、出力ノードにコンデンサＣｄを備えたインバータ
２０６を交互に接続した遅延回路２０７によって作られ
る。

【０１６１】コンデンサＣｃはトリガ信号ＴＲＲＩＧＥ
Ｒによって充電され、コンデンサＣｄはトリガ信号ＴＲ
ＲＩＧＥＲによって放電される。トリガ信号ＴＲＲＩＧ
ＥＲが“Ｌ”レベルになった後、コンデンサＣｃが放電
し、放電後、次段のインバータ２０６への入力レベルを
反転させる。反転後、インバータ２０６のコンデンサＣ
ｄが充電され、充電後、次段のインバータ２０５への入
力レベルを反転させる。この動作が繰り返されて、最後
には、信号ＦＲＥＡＤが“Ｈ”レベルから“Ｌ”レベル
に反転する。

【０１６２】図２１に示すように、ヒューズセルコント
ロール回路１０９は、信号ＦＲＥＡＤが“Ｈ”レベルの
間、“Ｈ”レベルの信号ＦＳＲＥＡＤを出力する。ま
た、信号ＦＲＥＡＤが“Ｈ”レベルになった後、“Ｈ”
レベルとなる信号ＦＳＢＩＡＳ、信号ＦＳＷＬを出力す
る。これら信号ＦＳＢＩＡＳ、信号ＦＳＷＬは、信号Ｆ
ＲＥＡＤが“Ｌ”レベルになった後も、少しの時間（例
えば１０ｎｓ）、“Ｈ”レベルを持続する。

【０１６３】図２２に示すように、ヒューズセル１１０
は不揮発性のメモリセルＭＣ（不揮発性トランジスタ３
１に相当する）を有している。信号ＦＳＷＬはメモリセ
ルＭＣの制御ゲートに入力され、そのレベルは昇圧電圧
ＶＤＤＲである。

【０１６４】また、メモリセルＭＣのビット線ＦＢＬに
直列に接続されたＮチャネル型ＭＯＳトランジスタＮ３
（トランジスタ３２に相当する）を有している。トラン
ジスタＮ３はナチュラルトランジスタからなり、しきい
値電圧は約０Ｖである。信号ＦＳＢＩＡＳはトランジス
タＮ３のゲートに入力され、そのレベルは昇圧電圧ＶＤ
ＤＲよりも低い外部電源電圧ＶＣＣ（もしくは昇圧電圧
ＶＤＤＲよりも低い内部電源電圧ＶＤＤ）である。

【０１６５】図２３に示すように、ヒューズセルデータ
ラッチ回路１１１は、電源端子ＶＣＣと、ビット線ＦＢ
Ｌとの間に直列に接続されたＰチャネル型ＭＯＳトラン
ジスタＰ１、Ｐ２を有している。信号ＦＳＲＥＡＤの反
転信号／ＦＳＲＥＡＤは、トランジスタＰ１、Ｐ２のゲ
ートに入力される。トランジスタＰ１、Ｐ２は負荷３４
を構成する。信号ＦＳＲＥＡＤが“Ｈ”レベルのとき、
負荷３４、特にトランジスタＰ１と、メモリセルＭＣと
が流す電流の大小によって、メモリセルＭＣからの読み
出しデータＦＵＳＥＢＩＴが決まる。そして、データＦ
ＵＳＥＢＩＴは、ラッチ回路４０にラッチされる。信号
ＦＳＲＥＡＤが“Ｌ”レベルとなると、ラッチ回路４０
は、ヒューズセル１１０から完全に切り離されて、デー
タが確定した状態となる。ラッチ回路４０は、ラッチさ
れた内容に応じた信号ＦＵＳＥを出力する。信号ＦＵＳ
Ｅは信号ＭＯＤＥに相当する。

【０１６６】データが確定した後、メモリセルＭＣの制
御ゲートを接地し、負荷３４のトランジスタＰ１、Ｐ
２、スイッチ３７をそれぞれ“オフ”させる。これによ
り、メモリセルＭＣはパワーオン時のわずかな時間の
み、読み出し状態にでき、ＲＯＭのデータ読み出し／ラ
ッチシーケンス終了後、メモリセルＭＣには余分な読み
出しストレス（電気的なストレス）がかからなくなる。

【０１６７】以後、チップが非選択状態であれば、ステ
ップＳＴ８に示すように、スタンドバイモードに入り、
また、チップが選択状態であれば、ステップＳＴ９に示
すように、例えば読み出しモードに入る。

【０１６８】このような第４の実施形態に係るフラッシ
ュＥＥＰＲＯＭによれば、レファレンス電圧ＶＲＥＦが
充分に安定してから、ＲＯＭのデータ読み出し／ラッチ
シーケンスが開始される。このため、充分に安定した昇
圧電圧ＶＤＤＲを、ヒューズセル１１０のメモリセルＭ
Ｃのゲートに供給できる。これにより、例えばデータの
誤読み出しなどを抑制でき、正確なデータを、ヒューズ
セルデータラッチ回路１１１のラッチ回路４０にラッチ
できる。

【０１６９】また、ラッチ回路４０のデータが確定した
後、ヒューズセル１１０のメモリセルＭＣの制御ゲート
を接地して制御ゲートと基板との間の電位差を実質的に
ゼロにする。これによりヒューズセル１１０のメモリセ
ルＭＣには電気的なストレスがパワーオン時のわずかな
時間のみしか加わらないようになる。よって、ヒューズ
セル１１０のメモリセルＭＣにかかる電気的ストレス
は、例えばメモリセルアレイ１１のメモリセルＭＣに比
べて少なくなり、ヒューズセル１１０のメモリセルＭＣ
の劣化の進行は、メモリセルアレイ１１のメモリセルＭ
Ｃの劣化の進行に比べて抑制される。ヒューズセル１１
０のメモリセルＭＣの劣化の進行がメモリセルアレイ１
１のメモリセルＭＣよりも抑制されることで、ヒューズ
セル１１０がメモリセルアレイ１１よりも先に壊れるよ
うな事態が発生する可能性をより小さくできる。したが
って、ヒューズセル１１０の信頼性が向上する。

【０１７０】さらにラッチ回路４０のデータが確定した
後、負荷３４を“オフ”させる。この構成により、ヒュ
ーズセル１１０のメモリセルＭＣのソースとドレインと
の間の電位差を実質的にゼロにする。よって、ヒューズ
セル１１０のメモリセルＭＣに加わる電気的なストレス
を抑制でき、同様にヒューズセル１１０の信頼性を向上
できる。

【０１７１】さらにラッチ回路４０のデータが確定した
後、ラッチ回路４０とヒューズセル１１０との間のスイ
ッチ３７を“オフ”させる。この構成により、ラッチ回
路４０が、ヒューズセル１１０側のノードを“Ｈ”レベ
ルとするデータをラッチしても、ヒューズセル１１０の
メモリセルＭＣのソースとドレインとの間の電位差を実
質的にゼロにできる。よって、ヒューズセル１１０のメ
モリセルＭＣに加わる電気的なストレスを抑制でき、同
様にヒューズセル１１０の信頼性を向上できる。

【０１７２】また、データが確定した後、ヒューズセル
１１０のメモリセルＭＣの制御ゲートを接地し、負荷３
４のトランジスタＰ１、Ｐ２をそれぞれ“オフ”させる
ことは、無用な電流の消費を抑制し、低消費電力化を実
現する。

【０１７３】［第５の実施形態］第５の実施形態は、パ
ワーオン後、ＲＯＭのデータ読み出し／ラッチシーケン
スの間に、チップを選択するチップイネーブル信号 /Ｃ
Ｅが入力された時の工夫に関している。

【０１７４】もし、ＲＯＭのデータ読み出し／ラッチシ
ーケンスの間に、信号／ＣＥが入力されると、誤動作の
原因となる。ラッチデータが確定していないためであ
る。

【０１７５】そこで、データの読み出し／ラッチシーケ
ンスが終了したことを知らせる信号ＦＥＮＤを、チップ
内部で発生させるようにした。この信号ＦＥＮＤは、第
５の実施形態では、ヒューズセルデータラッチトリガ回
路１０８’により出力される。

【０１７６】図２５は第５の実施形態に係るヒューズセ
ルデータラッチトリガ回路１０８’の一回路例を示す回
路図である。図２６は第５の実施形態に係るデータ読み
出し／ラッチシーケンスを示す動作波形図である。

【０１７７】図２５、図２６に示すように、信号ＦＲＥ
ＡＤが“Ｌ”レベルになった後、遅延回路３０１により
設定された遅延時間を経過した後、信号ＦＥＮＤが
“Ｈ”レベルとなる。信号ＦＥＮＤは、遅延回路３０２
により設定された遅延時間の間、“Ｈ”レベルを持続す
る。

【０１７８】図２７（Ａ）は第５の実施形態に係るフラ
ッシュＥＥＰＲＯＭが回路基板上に配置された状態を示
す図である。

【０１７９】図２７（Ａ）に示すように、第５の実施形
態は、内部チップイネーブル信号出力回路１１２を有し
ている。内部チップイネーブル信号出力回路１１２は外
部から与えられるチップイネーブル信号 /ＣＥ（ /ＣＥ
１〜 /ＣＥｎ）と、内部で発生される信号ＦＥＮＤとに
より、内部チップイネーブル信号 /ＣＥＩＮＴを生成す
る。

【０１８０】図２７（Ｂ）は内部チップイネーブル信号
出力回路１１２の一回路例を示す回路図である。

【０１８１】図２７（Ｂ）に示すように、内部チップイ
ネーブル信号出力回路１１２は、検知信号ＰＯＮＲＳＴ
によりリセットされ、信号ＦＥＮＤによりセットされる
フリップフロップ３０３を有している。

【０１８２】内部チップイネーブル信号 /ＣＥＩＮＴ
は、フリップフロップ３０３の出力とチップイネーブル
信号 /ＣＥとの論理和により生成される。

【０１８３】このような第５の実施形態に係るフラッシ
ュＥＥＰＲＯＭによれば、ＲＯＭのデータ読み出し／ラ
ッチシーケンスの間、外界からのチップアクセス要求に
対して、ディセーブル状態が保たれる。そして、このデ
ィセーブル状態は、上記シーケンスの終了後に解除され
るようになる。

【０１８４】第５の実施形態では、特にチップイネーブ
ル信号 /ＣＥが入力されても、内部チップイネーブル信
号 /ＣＥＩＮＴが出力されるまでは、スタンドバイ状態
となるようにしている。そして、信号ＦＥＮＤが出力さ
れ、ＲＯＭのデータ読み出し／ラッチシーケンスが終了
が示された後、チップ選択状態に入る。

【０１８５】このような工夫により、ＲＯＭのデータ読
み出し／ラッチシーケンスの間に、チップイネーブル信
号 /ＣＥが入力されても、装置が誤動作するような事情
を、解消できる。

【０１８６】［第６の実施形態］第６の実施形態は、パ
ワーオン後、ヒューズセルデータラッチトリガ回路１０
８をリセットするものである。

【０１８７】図２８は第６の実施形態に係るヒューズセ
ルデータラッチトリガ回路１０８”の一回路例を示す回
路図である。

【０１８８】図２８に示すように、ヒューズセルデータ
ラッチトリガ回路１０８”は、信号ＦＲＥＡＤの実質的
な出力ノード４０１、および信号ＦＥＮＤの実質的な出
力ノード４０２、および遅延回路２０７をそれぞれ、検
知信号ＰＯＮＲＳＴ、あるいは信号ＢＧＲＯＮＲＳＴを
使用してリセットするＮチャネル型ＭＯＳトランジスタ
Ｎ４を有している。

【０１８９】このようにヒューズセルデータラッチトリ
ガ回路１０８”は、検知信号ＰＯＮＲＳＴ、あるいは信
号ＢＧＲＯＮＲＳＴを使用して、リセットされるように
構成されても良い。

【０１９０】［第７の実施形態］第７の実施形態はヒュ
ーズセル１１０をチップ上に設けるときの工夫に関して
いる。

【０１９１】ヒューズセル１１０を構成するメモリセル
ＭＣは、データＦＵＳＥＢＩＴ１つにつき、１つでよ
い。そのため、ワード線は一本でよい。つまりワード線
と、このワード線に交差する複数のビット線とを形成
し、ワード線と複数のビット線との各電気的交点に、フ
ローティングゲートＦＧを有する複数のメモリセルＭＣ
を一列形成すればよい。

【０１９２】しかし、メモリセルＭＣのワード線（制御
ゲート）を一本だけ、チップ上に形成することは、微細
化が進んだ今日では、非常に難しい技術となっている。

【０１９３】即ちレジストパターニングによってワード
線を形成する技術では、微細なワード線を一本だけ孤立
させるようなパターンの再現性が著しく悪くなってきて
いるのである。ワード線を設計通りのサイズで基板上に
再現できないと、メモリセルＭＣの特性が設計値から大
きくはずれてしまうことがあり、正しいデータを書き込
み／読み出しすることができなくなる。これは、ヒュー
ズセル１１０の信頼性を悪くする。

【０１９４】第７の実施形態の目的はヒューズセル１１
０を微細化しても、ヒューズセル１１０の信頼性を悪化
させないことである。

【０１９５】このために、第７の実施形態では、ヒュー
ズセル１１０が並べられるアレイ（以下ヒューズセルア
レイという）にダミーパターンを設け、ヒューズセル１
１０が並ぶ正規のパターンを、ダミーパターンにより挟
むようにした。

【０１９６】図２９は第７の実施形態に係るヒューズセ
ルアレイのパターン平面図、図３０は、その等価回路図
である。

【０１９７】図２９、図３０に示すように、ヒューズセ
ルアレイ１１４には、複数のワード線ＷＬと、これらワ
ード線ＷＬに交差する複数のビット線ＦＵＳＥＢＩＴと
が形成される。メモリセルＭＣは複数のワード線ＷＬと
複数のビット線ＦＵＳＥＢＩＴとの各電気的交点に形成
され、ヒューズセルアレイ１１４にマトリクス状に配置
される。

【０１９８】第７の実施形態に係るヒューズセルアレイ
１１４には、６本のワード線ＷＬ１〜ＷＬ６が形成され
ている。これらのワード線ＷＬ１〜ＷＬ６のうち、ほぼ
センターに配置されるワード線ＷＬ４が、正規のメモリ
セルＭＣのワード線になる。正規のメモリセルＭＣのワ
ード線ＷＬ４には信号ＦＳＷＬが供給される。他のワー
ド線ＷＬ１〜ＷＬ３、ＷＬ５、ＷＬ６は全て、ダミーパ
ターンワード線ＤＰＷＬ（ＤＰＷＬ１〜ＤＰＷＬ３、Ｄ
ＰＷＬ５、ＤＰＷＬ６）である。ダミーパターンワード
線ＤＰＷＬは例えば常に接地される。

【０１９９】メモリセルＭＣのソース線ＳＬは、ワード
線ＷＬをマスクに用いたセルフアラインソース技術（Ｓ
ＡＳＴＥＣ．）を使用して形成される。

【０２００】第７の実施形態に係るヒューズセルアレイ
１１４には、３本のソース線ＳＬが形成されている。３
本のソース線ＳＬのうち、センターのソース線ＳＬが、
正規のメモリセルＭＣのソース線になる。正規のメモリ
セルＭＣのソース線ＳＬには信号ＦＳＶＳが供給され
る。信号ＦＳＶＳは書き込み／読み出し／消去の各動作
モードに応じてその電圧が変化される。他のソース線は
全て、ダミーパターンソース線ＤＰＳＬであり、例えば
フローティングにされる。

【０２０１】ビット線ＦＵＳＥＢＩＴに沿って並んだメ
モリセルＭＣ１〜ＭＣ６のうち、ＭＣ４が正規のメモリ
セルＭＣである。他のメモリセルＭＣ１〜ＭＣ３、ＭＣ
５、ＭＣ６は全て、ダミーパターンメモリセルＤＰＭＣ
（ＤＰＭＣ１〜ＤＰＭＣ３、ＤＰＭＣ５、ＤＰＭＣ６）
である。正規のメモリセルＭＣ４はヒューズビットコン
タクト５０１を介してビット線ＦＵＳＥＢＩＴに電気的
に接続される。

【０２０２】第７の実施形態に係るヒューズセルアレイ
１１４では、ヒューズビットコンタクト５０１は隣接す
るメモリセルＭＣどうしで共有される。正規のメモリセ
ルＭＣ４は、ヒューズビットコンタクト５０１をダミー
パターンメモリセルＤＰＭＣ５と共有するが、ダミーパ
ターンメモリセルＤＰＭＣ５のワード線ＤＰＷＬ５は常
に接地されるので、ダミーパターンメモリセルＤＰＭＣ
５が選択されることはない。

【０２０３】各ビット線ＦＵＳＥＢＩＴ１〜ＦＵＳＥＢ
ＩＴ８の一端はラッチ回路１１１に接続され、その他端
はヒューズセルデータプログラム回路１１５に接続され
ている。ヒューズセルデータプログラム回路１１５はメ
モリセルＭＣにデータを書き込む時に使用される回路で
ある。

【０２０４】このようにヒューズセルアレイ１１４にダ
ミーパターンを設け、特に正規のワード線ＷＬをダミー
パターンワード線ＤＰＷＬにより挟む。これにより、本
来孤立パターンとなるべき正規のワード線ＷＬであって
も、基板上には設計されたサイズの通りに忠実に再現す
ることができる。これにより、正規のメモリセルＭＣの
特性が設計値から大きくはずれる事情も解消され、正し
いデータを書き込み／読み出すことができ、ヒューズセ
ル１１０の信頼性が向上する。

【０２０５】［第８の実施形態］この第８の実施形態
は、ヒューズセル１１０に記憶させるデータの種類に関
する。

【０２０６】ヒューズセル１１０に記憶させるデータの
種類としては、第１の実施形態でも述べた通り様々なケ
ースが想定されるが、代表的なケースを再度列記すれ
ば、（ａ）リダンダンシの不良アドレスおよびスペアデ
コーダを活性／非活性にするリダンダンシデータ、
（ｂ）書き込み／消去禁止ブロックのアドレスを示すデ
ータ、（ｃ）入／出力データのビット数を決めるビット
構成設定データ、（ｄ）パッケージに対応したパッド位
置の切り替えデータ、（ｅ）データ消去のブロックサイ
ズを決めるＴＯＰＢＯＯＴ／ＢＯＴＴＯＭＢＯＯＴの
切り替えデータ、（ｆ）チップのテストに使用されてい
た例えばビルトインテスト回路に代表される内部テスト
回路を不活性（使用禁止）にするデータ、などが考えら
れる。

【０２０７】ヒューズセル１１０には、これらのような
チップの動作／機能設定情報が記憶され、チップの動作
／機能は、これらの動作／機能設定情報にしたがって設
定される。

【０２０８】図３１は第８の実施形態に係るヒューズセ
ルアレイの等価回路図である。

【０２０９】従来の概念では、上記のデータ（ａ）〜
（ｆ）はメーカにより設定するものである。このため
に、上記のデータ（ａ）〜（ｆ）はヒューズ、ボンディ
ングオプションなど、書き換え不可能なＲＯＭにより記
憶される。

【０２１０】ところで第１〜第７の実施形態により説明
したフラッシュＥＥＰＲＯＭでは、本体のメモリセルに
書き換え可能なＲＯＭを使用する。このため、ヒューズ
セル１１０のメモリセルＭＣも書き換え可能なＲＯＭに
できる。これにより、データの書き換えが可能となる。

【０２１１】図３１に示すように、第８の実施形態で
は、上記データ（ａ）〜（ｆ）の書き換えを可能にする
ために、メモリセルＭＣのビット線ＦＵＳＥＢＩＴにヒ
ューズセルデータプログラム／イレーズ回路１１５’を
接続している。

【０２１２】このような第８の実施形態によれば、上記
データ（ａ）〜（ｆ）のうち、例えば（ｂ）書き込み／
消去禁止ブロックのアドレスを示すデータ、（ｃ）入／
出力データのビット数を決めるビット構成の設定デー
タ、（ｅ）データ消去のブロックサイズを決めるＴＯＰ
ＢＯＯＴ／ＢＯＴＴＯＭＢＯＯＴの切り替えデータ、
などを、メーカ側だけでなく必要に応じてユーザ側でも
切り変えることができる。これらのデータ（ｂ）、
（ｃ）、（ｅ）等をユーザ側で好みに応じて切り換える
ことを可能にすることで、ユーザに便利な製品を提供で
きる。

【０２１３】［第９の実施形態］第９の実施形態は、チ
ップ上へのヒューズセルアレイ１１４の配置の工夫に関
している。

【０２１４】図３２は、第９の実施形態に係るフラッシ
ュＥＥＰＲＯＭの一構成例を示すブロック図である。

【０２１５】図３２に示すように、ヒューズセル１１０
は、いくつかを一つのヒューズセルアレイ１１４にまと
め、チップ上の、ある箇所に集中させて配置されるのが
良い。

【０２１６】このように、ヒューズセル１１０を一つの
ヒューズセルアレイ１１４にまとめ、集中的に配置する
ことにより、チップ上に効率良く配置することができ、
特にチップの面積の増加を抑制することができる。

【０２１７】第９の実施形態では、ヒューズセルアレイ
１１４は、ヒューズセルデータラッチ回路１１１の近傍
に配置されている。

【０２１８】［第１０の実施形態］第１０の実施形態
は、ヒューズセルアレイ１１４に形成されるワード線Ｗ
Ｌの形成方向の工夫に関している。

【０２１９】図３３は、第１０の実施形態に係るフラッ
シュＥＥＰＲＯＭのヒューズセルアレイと、本体メモリ
セルアレイとの関係を示す図である。

【０２２０】図３３に示すように、１つのチップ６０１
には、ヒューズセルアレイ１１４と、本体のメモリセル
アレイ１１とがそれぞれ形成されている。ヒューズセル
アレイ１１４および本体のメモリセルアレイ１１にはそ
れぞれ、複数のワード線ＷＬと、これら複数のワード線
ＷＬに交差する図示せぬ複数のビット線とが形成され
る。複数のワード線ＷＬと複数のビット線との各電気的
交点には、フローティングゲートＦＧを有する複数のメ
モリセルが形成される。

【０２２１】このようなヒューズセルアレイ１１４およ
び本体のメモリセルアレイ１１において、ヒューズセル
アレイ１１４に形成されるワード線ＷＬの方向は、本体
メモリセルアレイ１１に形成されるワード線ＷＬの方向
と一致させることが好ましい。

【０２２２】ワード線ＷＬの方向が互いに一致していな
いと、ヒューズセルアレイ１１４に形成されるメモリセ
ルの特性と、本体メモリセルアレイ１１に形成されるメ
モリセルの特性とが、プロセス上の事情により、大きく
異なってしまう可能性があるためである。特性が大きく
異なってしまうと、同じ昇圧電圧ＶＤＤＲを使用して
の、信頼性の高いデータ読み出しが難しくなる。

【０２２３】プロセス上の事情とは、例えば“シャドー
効果”である。メモリセルのソース／ドレイン領域は、
半導体のドナー／アクセプタとなる不純物を、ワード線
ＷＬをマスクに用いてイオン注入する技術により形成さ
れる。そして、これらのイオンは、シリコンウェーハの
ような半導体基板に対して、所定の角度、傾けて注入さ
れることが一般的である。このような注入では、例えば
ソース／ドレイン領域に注入される不純物が、ワード線
ＷＬによって遮られ、ソース／ドレイン領域に濃度差を
発生させる。これが、いわゆる“シャドー効果”であ
る。ソース／ドレイン領域の濃度差は、メモリセルの特
性を左右する。

【０２２４】このような事情を、第１０の実施形態で
は、ヒューズセルアレイ１１４に形成されるワード線Ｗ
Ｌの方向を、本体のメモリセルアレイ１１に形成される
ワード線ＷＬの方向に一致させることにより、解消す
る。

【０２２５】つまりヒューズセルアレイ１１４と本体の
メモリセルアレイ１１とで、互いにワード線ＷＬの形成
方向を一致させることにより、ヒューズセルアレイ１１
４に形成されるメモリセルの例えばソース／ドレイン領
域、および本体メモリセルアレイ１１のメモリセル例え
ばソース／ドレイン領域とが、全く同じ条件で形成でき
る。これにより、双方のメモリセルの特性を揃えやすく
なる。

【０２２６】ヒューズセルアレイ１１４および本体メモ
リセルアレイ１１それぞれに形成されるメモリセルの特
性を揃えることは、ヒューズセルアレイ１１４および本
体メモリセルアレイ１１それぞれから、例えば同じ昇圧
電圧ＶＤＤＲを使用して、データを読み出すとき、信頼
性の高いデータ読み出しを可能にする、という効果があ
る。

【０２２７】さらに、ヒューズセルアレイ１１４および
本体メモリセルアレイ１１それぞれから、例えば同じ昇
圧電圧ＶＤＤＲを使用してデータを読み出すことは、昇
圧電圧ＶＤＤＲを発生させる発生装置、第１〜第９の実
施形態では、リングオシレータ１０４、チャージポンプ
回路１０５、およびＶＤＤＲレベル検知回路１０６等に
より構成される回路部分を、ヒューズセルアレイ１１４
と、本体メモリセルアレイ１１とで共有することを可能
にする。

【０２２８】昇圧電圧ＶＤＤＲを発生させる回路部分
を、ヒューズセルアレイ１１４と、本体メモリセルアレ
イ１１とで共有することは、チップ面積の増加を抑制す
る効果がある。特にチャージポンプ回路１０５に含まれ
るキャパシタは大きな面積が必要である。このようなチ
ャージポンプ回路１０５を含む回路、即ち昇圧回路８１
をヒューズセルアレイ１１４と、本体メモリセルアレイ
１１とで共有することは、チップ面積の増加を抑制する
効果を各段に高める。

【０２２９】

【発明の効果】以上説明したようにこの発明によれば、
複数の品種に対応した所望のモード設定用データ等を記
憶するデータ記憶部を備えた半導体集積回路装置におい
て、（１）外部電源の変動に対する高い信頼性、（２）
低電源電圧下でも高精度なデータ読み出しが可能、
（３）パワーオン時から正常な動作が可能、（４）優れ
た耐久性、（５）微細な構造、のいずれかを少なくとも
有する上記データ記憶部を備えた半導体集積回路装置を
提供できる。

【図面の簡単な説明】

【図１】図１はこの発明を不揮発性半導体メモリに実
施した場合のチップ内部の一構成例を示すブロック図。

【図２】図２はモード信号発生回路の回路図。

【図３】図３はセンスアンプ回路及びＩ／Ｏバッファ
の回路図。

【図４】図４は信号Ａddおよび /Ａddを発生する回路
の回路図。

【図５】図５は不揮発性トランジスタの書き込み時、
消去時及び読み出し時における電位関係を示す図。

【図６】図６（Ａ）図は不揮発性トランジスタに書き
込みを実施するときの概念図、図６（Ｂ）は不揮発性ト
ランジスタに消去を実施するときの概念図。

【図７】図７はこの発明の第１の実施形態に係る半導
体集積回路の構成を示すブロック図。

【図８】図８（Ａ）はメモリセルアレイの回路図、図
８（Ｂ）はメモリセルの断面図、図８（Ｃ）はメモリセ
ルのシンボル図、図８（Ｄ）はメモリセルの等価回路
図。

【図９】図９はこの発明の第２の実施形態に係る半導
体集積回路の構成を示すブロック図。

【図１０】図１０はこの発明の第３の実施形態に係る
半導体集積回路の構成を示すブロック図。

【図１１】図１１はこの発明の第４の実施形態に係る
フラッシュＥＥＰＲＯＭのコントロールシーケンスを示
す流れ図。

【図１２】図１２はこの発明の第４の実施形態に係る
フラッシュＥＥＰＲＯＭの構成を示すブロック図。

【図１３】図１３はパワーオンリセット回路の回路
図。

【図１４】図１４はレファレンス電圧発生回路の回路
図。

【図１５】図１５はタイミング調整回路の回路図。

【図１６】図１６はオシレータの回路図。

【図１７】図１７はチャージポンプ回路の回路図。

【図１８】図１８はＶＤＤＲレベル検知回路の回路
図。

【図１９】図１９はラッチ回路の回路図。

【図２０】図２０はヒューズセルデータラッチトリガ
回路の回路図。

【図２１】図２１はヒューズセルコントロール回路の
回路図。

【図２２】図２２はヒューズセルの回路図。

【図２３】図２３はヒューズセルデータラッチ回路の
回路図。

【図２４】図２４はデータ読み出し／ラッチシーケン
スを示す波形図。

【図２５】図２５はこの発明の第５の実施形態に係る
ヒューズセルデータラッチトリガ回路の回路図。

【図２６】図２６はこの発明の第５の実施形態に係る
データ読み出し／ラッチシーケンスを示す波形図。

【図２７】図２７（Ａ）はこの発明の第５の実施形態
に係るフラッシュＥＥＰＲＯＭを回路基板上に配置した
状態を示す図、図２７（Ｂ）は内部チップイネーブル信
号出力回路の回路図。

【図２８】図２８はこの発明の第６の実施形態に係る
ヒューズセルデータラッチトリガ回路の回路図。

【図２９】図２９はこの発明の第７の実施形態に係る
ヒューズセルアレイのパターン平面図。

【図３０】図３０はこの発明の第７の実施形態に係る
ヒューズセルアレイの等価回路図。

【図３１】図３１はこの発明の第８の実施形態に係る
ヒューズセルアレイの等価回路図。

【図３２】図３２はこの発明の第９の実施形態に係る
フラッシュＥＥＰＲＯＭの一構成例を示すブロック図。

【図３３】図３３はこの発明の第１０の実施形態に係
るフラッシュＥＥＰＲＯＭのヒューズセルアレイと本体
メモリセルアレイとの関係を示す図。

【符号の説明】

１１…メモリセルアレイ、１２…アドレスバッファ、１３…ロウデコーダ、１４…カラムデコーダ、１５…ソースデコーダ、１６…モード信号発生回路、１７…Ｉ／Ｏ制御回路、１８…カラムセレクタ、１９…書き込み回路、２０…センスアンプ、２１…Ｉ／Ｏバッファ、２２…コマンド／ユーザインターフェース回路、２３…内部制御回路、２４…内部電源／昇圧回路、３１…不揮発性トランジスタ、３４…負荷、３７…トランスミッションゲート、４０…ラッチ回路、８０…内部電源電圧発生回路、８１…内部電源電圧昇圧回路、８２…コントローラ、８３…昇圧電圧検知回路、８４…タイミング調整回路、８５…ラッチ（フリップフロップ）、１０１…パワーオンリセット回路、１０２…レファレンス電圧発生回路、１０３…タイミング調整回路、１０４…リングオシレータ、１０５…チャージポンプ回路、１０６…ＶＤＤＲレベル検知回路、１０７…ラッチ回路、１０８…ヒューズセルデータラッチトリガ回路、１０９…ヒューズセル制御回路、１１０…ヒューズセル、１１１…ヒューズセルデータラッチ回路、１１２…内部チップイネーブル信号出力回路、１１４…ヒューズセルアレイ、１１５…ヒューズセルデータ書き込み回路、１１５’…ヒューズセルデータ書き込み／消去回路、２０１…ローパスフィルタ、２０２…カレントミラー回路、２０３…ファーストステージ、２０４…遅延回路、２０５、２０６…インバータ、２０７…遅延回路、３０１、３０２…遅延回路、３０３…フリップフロップ、６０１…チップ。

───────────────────────────────────────────────────── フロントページの続き (72)発明者番場博則神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (72)発明者田浦忠行神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内 (72)発明者斉藤栄俊神奈川県川崎市幸区堀川町580番１号株式会社東芝半導体システム技術センター内

Claims

【特許請求の範囲】

【請求項１】半導体チップ内に形成された集積回路
と、前記集積回路の動作／機能設定情報を記憶する設定情報
メモリを含み、前記動作／機能設定情報に応じた集積回
路の動作／機能設定信号を発生する動作／機能設定信号
発生手段と、電源電圧を昇圧電圧に昇圧する昇圧手段と、前記動作／機能設定信号発生回路を制御する制御手段と
を具備し、前記制御手段は、前記昇圧電圧を使用して前記設定情報
メモリから前記動作／機能設定情報を読み出すことを特
徴とする半導体集積回路装置。
【請求項２】前記動作／機能設定信号発生手段は、前
記動作／機能設定情報をラッチし、前記動作／機能設定
情報に応じた集積回路の動作／機能設定信号を発生する
ラッチ回路と、前記動作／機能設定情報を前記設定情報メモリから前記
ラッチ回路に伝達する伝達回路とを含むことを特徴とす
る請求項１に記載の半導体集積回路装置。
【請求項３】前記伝達回路は、前記制御手段からの命
令にしたがって、パワーオン時に、前記設定情報メモリ
を前記ラッチ回路に接続することを特徴とする請求項２
に記載の半導体集積回路装置。
【請求項４】前記伝達回路は、前記制御手段からの命
令にしたがって、前記動作／機能設定情報が前記ラッチ
回路にラッチされた後、前記設定情報メモリを前記ラッ
チ回路から非接続にすることを特徴とする請求項３に記
載の半導体集積回路装置。
【請求項５】前記制御手段は、前記動作／機能設定情
報が前記ラッチ回路にラッチされた後、前記動作／機能
設定情報の読み出しを停止することを特徴とする請求項
３に記載の半導体集積回路装置。
【請求項６】前記設定情報メモリは、前記動作／機能
設定情報をしきい値電圧により記憶するしきい値電圧可
変型トランジスタを含むことを特徴とする請求項１に記
載の半導体集積回路装置。
【請求項７】前記制御手段は、前記しきい値電圧可変
型トランジスタに記憶された前記動作／機能設定情報を
読み出すために、前記しきい値電圧可変型トランジスタ
のゲートに前記昇圧電圧を供給することを特徴とする請
求項６に記載の半導体集積回路装置。
【請求項８】前記動作／機能設定信号発生手段は、前
記しきい値電圧可変型トランジスタのドレインもしくは
ソースに電流を供給する負荷を含み、前記動作／機能設
定情報は、前記しきい値電圧可変型トランジスタと前記
負荷との間の電気的な接続ノードに読み出されることを
特徴とする請求項６に記載の半導体集積回路装置。
【請求項９】前記負荷は、前記動作／機能設定情報を
前記設定情報メモリから読み出す時に、前記しきい値電
圧可変型トランジスタのドレインもしくはソースに電流
を供給するスイッチングトランジスタを含むことを特徴
とする請求項８に記載の半導体集積回路装置。
【請求項１０】前記制御手段は、前記動作／機能設定
情報が前記ラッチ回路にラッチされた後、前記スイッチ
ングトランジスタをオフさせることを特徴とする請求項
９に記載の半導体集積回路装置。
【請求項１１】前記しきい値電圧可変型トランジスタ
のアレイと、このしきい値電圧可変型トランジスタのア
レイを挟むように配置されたダミートランジスタのアレ
イとを有する設定情報メモリアレイを有することを特徴
とする請求項６に記載の半導体集積回路装置。
【請求項１２】前記設定情報メモリアレイは、互いに
並行して形成された少なくとも３本のソース線と、これ
らソース線各々の両側に配置された少なくとも６本のワ
ード線と、これらワード線それぞれに交差する複数のビ
ット線と、前記ワード線と前記ビット線との各電気的交
点に設けられたしきい値電圧可変型トランジスタとを含
み、前記動作／機能設定情報をしきい値電圧により記憶する
前記しきい値電圧可変型トランジスタは、前記少なくと
も３本のソース線の中央の一つの両側に配置されるワー
ド線のどちらかをゲートとして使用することを特徴とす
る請求項１１に記載の半導体集積回路装置。
【請求項１３】前記動作／機能設定情報は、（ａ）リダンダンシの不良アドレスおよびスペアデコー
ダを活性／非活性にするリダンダンシデータ、（ｂ）書き込み／消去禁止ブロックのアドレスを示すデ
ータ、（ｃ）入／出力データのビット数を決めるビット構成設
定データ、（ｄ）パッケージに対応したパッド位置の切り替えデー
タ、（ｅ）データ消去のブロックサイズを決めるＴＯＰＢ
ＯＯＴ／ＢＯＴＴＯＭＢＯＯＴの切り替えデータ、（ｆ）内部テスト回路を不活性（使用禁止）にするデー
タ、の少なくともいずれかを含むことを特徴とする請求項１
に記載の半導体集積回路装置。
【請求項１４】前記集積回路は半導体メモリであるこ
とを特徴とする請求項１３に記載の半導体集積回路装
置。
【請求項１５】前記半導体メモリはフラッシュメモリ
であることを特徴とする請求項１４に記載の半導体集積
回路装置。
【請求項１６】前記フラッシュメモリは、書き込まれ
た情報をしきい値電圧により記憶するメモリセルトラン
ジスタをマトリクス状に配置したメモリセルアレイを有
し、前記設定情報メモリは、前記動作／機能設定情報をしき
い値電圧により記憶するしきい値電圧可変型トランジス
タを含み、このしきい値電圧可変型トランジスタは、前
記メモリセルトランジスタと同じ構成を有することを特
徴とする請求項１５に記載の半導体集積回路装置。
【請求項１７】前記メモリセルトランジスタに書き込
まれた情報を読み出す時、前記メモリセルトランジスタ
のゲートに、前記昇圧電圧を供給することを特徴とする
請求項１６に記載の半導体集積回路装置。
【請求項１８】前記しきい値電圧可変型トランジスタ
をアレイ状に配置した設定情報メモリアレイを有し、前記設定情報メモリアレイのワード線が延びる方向は、
前記メモリセルアレイのワード線が延びる方向に略一致
することを特徴とする請求項１６に記載の半導体集積回
路装置。
【請求項１９】半導体チップ内に形成された集積回路
と、前記集積回路の動作／機能設定情報を記憶する設定情報
メモリを含み、前記動作／機能設定情報に応じた集積回
路の動作／機能設定信号を発生する動作／機能設定信号
発生手段と、電源電圧を昇圧電圧に昇圧する昇圧手段と、前記昇圧電圧が設定レベルに達したかを検知する検知手
段と、前記動作／機能設定信号発生回路を制御する制御手段と
を具備し、前記制御手段は、前記検知手段が前記昇圧電圧が前記設
定レベルに達したことを検出した後、前記昇圧電圧を使
用して前記設定情報メモリから前記動作／機能設定情報
を読み出すことを特徴とする半導体集積回路装置。
【請求項２０】前記電源電圧が検知レベルに達した
時、パワーオンを検知したことを示す信号を出力するパ
ワーオンリセット回路と、レファレンス電圧を発生するレファレンス電圧発生手段
と、前記パワーオンを検知したことを示す信号のタイミング
を調整するために、前記レファレンス電圧発生回路が有
する時定数以上の時定数を持つタイミング調整手段とを
具備し、前記昇圧手段は、前記タイミング調整手段によりタイミ
ングが調整された前記パワーオンを検知したことを示す
信号にしたがって動作を開始することを特徴とする請求
項１９に記載の半導体集積回路装置。
【請求項２１】前記検知手段は、前記昇圧電圧が前記
設定レベルに達したかを検知するために前記昇圧電圧と
前記レファレンス電圧とを比較し、前記昇圧電圧が前記
設定されたレベルを維持するように前記昇圧手段をフィ
ードバック制御する信号を出力する検知回路を含むこと
を特徴とする請求項２０に記載の半導体集積回路装置。
【請求項２２】前記パワーオンリセット回路の検知レ
ベルは、前記レファレンス電圧発生手段の動作電圧に整
合することを特徴とする請求項２１に記載の半導体集積
回路装置。
【請求項２３】前記昇圧手段は、前記タイミング調整
手段によりタイミングが調整された前記パワーオンを検
知したことを示す信号に応答して発振信号を発振する発
振手段と、前記発振信号によって駆動されるチャージポンプ回路と
を含み、前記昇圧手段をフィードバック制御する信号は、前記発
振手段をフィードバック制御するために前記発振手段に
フィードバックされることを特徴とする請求項２１に記
載の半導体集積回路装置。
【請求項２４】前記タイミング調整手段によりタイミ
ングが調整された前記パワーオンを検知したことを示す
信号によりリセットされ、前記昇圧手段をフィードバッ
ク制御する信号によりセットされ、前記昇圧電圧が前記
設定レベルに達したことを示す信号を前記制御手段に出
力するフリップフロップをさらに具備することを特徴と
する請求項２１に記載の半導体集積回路装置。
【請求項２５】半導体チップ内に形成された集積回路
と、前記集積回路の動作／機能設定情報を記憶する設定情報
メモリを含み、前記動作／機能設定情報に応じた集積回
路の動作／機能設定信号を発生する動作／機能設定信号
発生手段と、電源電圧を昇圧電圧に昇圧する昇圧手段と、前記昇圧電圧を使用して前記設定情報メモリから前記動
作／機能設定情報を読み出し、この読み出しが終了した
ことを示す信号を出力する、前記動作／機能設定信号発
生回路を制御する制御手段と、前記読み出しが終了したことを示す信号と、チップの外
部から与えられるチップイネーブル信号とに応答して内
部チップイネーブル信号を発生する内部チップイネーブ
ル信号発生手段とを具備することを特徴とする半導体集
積回路装置。
【請求項２６】半導体チップ内に形成された集積回路
と、前記集積回路の動作／機能設定情報を、しきい値電圧に
より記憶するしきい値電圧可変型トランジスタを含み、
前記動作／機能設定情報に応じた集積回路の動作／機能
設定信号を発生する動作／機能設定信号発生手段と、前記動作／機能設定信号発生回路を制御するコントロー
ラとを具備し、前記コントローラは、前記しきい値電圧可変型トランジ
スタからの動作／機能設定情報の読み出しシーケンスの
間、前記しきい値電圧可変型トランジスタのソースとド
レインとの間、およびゲートと基板との間に電位差を与
えてデータを読み出し、前記しきい値電圧可変型トランジスタからの動作／機能
設定情報の読み出しシーケンス以外の間、前記しきい値
電圧可変型トランジスタのソースとドレインとの間の電
位差、およびゲートと基板との間の電位差をそれぞれ、
前記しきい値電圧可変型トランジスタからの動作／機能
設定情報の読み出しシーケンスの間よりも低くすること
を特徴とする半導体集積回路装置。
【請求項２７】前記しきい値電圧可変型トランジスタ
からの動作／機能設定情報の読み出しシーケンス以外の
間、前記しきい値電圧可変型トランジスタのゲートを接
地することを特徴とする請求項２６記載の半導体集積回
路装置。
【請求項２８】固定電位点と、パワーオン時、固定電
位点からの電位差が変化していく可変電位点との電位差
が所定の電位差となったことを検知する、半導体基板に
形成される検知回路であって、前記検知回路は、前記可変電位点に接続される第１の抵
抗体と、前記可変電位点に接続されない第２の抵抗体と
を含み、前記第１の抵抗体は、前記可変電位点の電位にバイアス
される第１の半導体領域に形成され、前記第２の抵抗体は、前記固定電位点の電位にバイアス
される第２の半導体領域に形成されることを特徴とする
検知回路。
【請求項２９】前記固定電位は接地電位であり、前記第１の抵抗体は、Ｎ型の半導体領域に形成されるＰ
型の拡散抵抗であり、前記第２の抵抗体は、Ｐ型の半導体領域に形成されるＮ
型の拡散抵抗であることを特徴とする請求項２８記載の
検知回路。