KR19980082461A

KR19980082461A - 반도체 메모리 소자의 전압 조정회로

Info

Publication number: KR19980082461A
Application number: KR1019970017389A
Authority: KR
Inventors: 조진희
Original assignee: 문정환; 엘지반도체 주식회사
Priority date: 1997-05-07
Filing date: 1997-05-07
Publication date: 1998-12-05
Also published as: JPH10312683A; US5973484A

Abstract

본 발명은 반도체 메모리 소자에서 사용되는 전원전압을 발생하는 전압 조정회로(voltage regulator circuit)에 관한 것으로, 특히 기준전압, 카스(CAS)신호, 및 내부전원전압(VDD)에 의해 제어되는 제1 내부전원발생기(10)와, 상기 기준전압, 라스(RAS)신호, 및 상기 내부전원전압(VDD)에 의해 제어되는 제2 내부전원발생기(1)로 구성함으로써, 전압 조정회로의 동작을 메모리 소자의 동작조건에 따라 구분하여 제어하여, 안정적인 전원전압을 반도체 메모리 소자에 공급할 수 있고, 스텐바이 전류의 저감이 가능하도록 하는 반도체 메모리 소자의 전압 조정회로에 관한 것이다.

Description

반도체 메모리 소자의 전압 조정회로

본 발명은 반도체 메모리 소자에서 사용되는 전원을 발생하는 전압 조정회로(voltage regulator curcuit)에 관한 것으로, 특히 전압 조정회로의 동작을 메모리 소자의 동작조건에 따라 구분하여 제어함으로써 안정적인 전원을 반도체 메모리 소자에 공급할 수 있고, 스텐바이 전류의 저감이 가능하도록 하는 반도체 메모리 소자의 전압 조정회로에 관한 것이다.

도 1은 종래 반도체 메모리 소자의 전압 조정회로의 구성도로서, 이에 도시한 바와같이, 기준전압(Vref)을 입력받아 외부전원(VCC)으로 부터 내부전원(VDD)을 발생하는 제1 내부전원발생기(1)와; 상기 기준전압(Vref)과 라스신호(RAS:Row Address Strobe)를 입력받아 외부전원(VCC)으로 부터 내부전원(VDD)을 발생하는 제2 내부전원발생기(2)로 구성된다.

여기서, 외부전원(VCC)은 반도체 메모리 소자의 외부에서 입력되는 전원이며, 내부전원(VDD)은 반도체 메모리 소자에 공급되는 전원이다.

도 2는 상기 도 1의 상세 회로도로서, 이에 도시한 바와같이, 상기 제1 내부전원발생기(1)는, 기준전압(Vref)과 내부전원전압(VDD)을 비교하는 제1차동증폭기(D1)와, 상기 제1차동증폭기(D1)의 출력(Es)을 게이트로 입력받고 소스가 외부전원전압(VCC)과 연결되고 드레인이 내부전원(VDD)에 연결된 제1피모스트랜지스터(P1)로 구성되며, 상기 제1차동증폭기(D1)에는 전류원(Istb)이 연결된다.

또한, 상기 제2 내부전원발생기(2)는 기준전압(Vref)과 내부전원전압(VDD)을 비교하는 제2차동증폭기(D2)와, 상기 제2차동증폭기(D2)의 출력(Ea)을 게이트로 입력받고 소스가 외부전원(VCC)과 연결되고 드레인이 내부전원(VDD)에 연결된 제2피모스트랜지스터(P2)로 구성되며, 상기 제2차동증폭기(D2)에는 라스신호(RAS)에 의해 제어되는 전류원(Iact)이 연결된다.

이와같이 구성된 종래 장치는, 라스신호(RAS)의 논리상태에 따라 스텐바이 상태와 엑티브 상태로 구분하며, 이를 설명한다.

라스신호(RAS)가 하이상태 이면 제2 내부전원 발생기(2)의 전류원(Iact)은 오프되고, 제2차동증폭기(D2)가 구동되지 않게 되어, 그 제2 내부전원 발생기(2)는 동작하지 않고, 반대로, 제1 내부전원 발생기(1)는 전류원(Istb)에 의해 상시 구동된다. 이와같이, 상기 제1 내부전원 발생기(1)만 동작하는 상태를 스텐바이 상태라고 한다.

스텐바이 상태에서, 상기 제1 내부전원 발생기(1) 제1차동증폭기(D1)의 비반전단자로 입력되는 내부전원전압(VDD)이 상기 제1차동증폭기(D1)의 반전단자로 입력되는 기준전압(Vref)보다 높으면, 상기 제1차동증폭기(D1)의 출력(Es)의 전압이 높아져서 제1피모스 트랜지스터(P1)의 게이트-소스 전압Vgs이 낮아진다.

따라서, 상기 제1피모스 트랜지스터(P1)의 구동능력이 저하되어 내부전원전압(VDD)이 낮아진다.

반대로, 내부전원전압(VDD)이 기준전압(Vref) 보다 낮으면, 상기 제1차동증폭기(D1)의 출력(Es)의 전압이 낮아져서 상기 제1피모스 트랜지스터(P1)의 게이트-소스 전압Vgs이 높아진다.

따라서, 상기 제1피모스 트랜지스터(P1)의 구동능력이 상승하여 외부전원전압(VDD)이 높아진다.

상기한 동작이 반복되면서 내부전원전압(VDD)은 기준전압(Vref)과 같아지게 된다.

한편, 라스신호(RAS)가 하이상태 이면 상기 제2 내부전원 발생기(2)의 전류원(Iact)이 온되고 상기 제2차동증폭기(D2)가 구동됨으로써, 상기 제2 내부전원 발생기(2)가 동작하며, 이와같이 상기 제2 내부전원 발생기(2)와 상기 제1 내부전원 발생기(1)가 같이 동작하는 상태를 엑티브 상태라고 한다.

엑티브 상태에서, 상기 제1 내부전원 발생기(1)의 동작은 위에서 설명한 스텐바이 상태의 동작과 동일하며, 상기 제2 내부전원 발생기(2)의 동작을 아래에 설명한다.

상기 제2 내부전원 발생기(2) 제2차동증폭기(D2)의 비반전단자로 입력되는 외부전원전압(VDD)이 상기 제2차동증폭기(D2)의 반전단자로 입력되는 기준전압(Vref)보다 높으면, 상기 제2차동증폭기(D2)의 출력(Ea)의 전압이 낮아져서 제2피모스 트랜지스터(P2)의 게이트-소스 전압Vgs이 낮아진다.

따라서, 상기 제2피모스 트랜지스터(P2)의 구동능력이 저하되어 외부전원전압(VDD)이 낮아진다.

반대로, 내부전원전압(VDD)이 기준전압(Vref) 보다 낮으면, 상기 제2차동증폭기(D2)의 출력(Ea)의 전압이 낮아져서 상기 제2피모스 트랜지스터(P2)의 게이트-소스 전압Vgs이 높아진다.

따라서, 상기 제2피모스 트랜지스터(P2)의 구동능력이 상승하여 내부전원전압(VDD)이 높아진다.

한편, 상기 제1차동증폭기(D1)의 전류원(Istb)은 그 제1차동증폭기(D1)의 구동능력, 응답속도 및 스텐바이 전류를 고려하여 정해진다. 그 전류원(Istb)의 크기가 작으면, 스텐바이 전류는 저감되나 상기 제1차동증폭기(D1)의 구동능력과 응답속도는 저하된다. 반대로, 그 전류원(Istb)의 크기가 크면, 스텐바이 전류는 증가되나 상기 제1차동증폭기(D1)의 구동능력과 응답속도는 향상된다.

그러나, 상기와 같이 동작하는 종래 반도체 메모리소자의 전압조정회로는,

라스신호(RAS)가 로우상태인 스텐바이 상태일때, 반도체 메모리 소자에서 사용되는 카스신호(CAS:Column Address Strobe)(도면 미도시)가 하이상태가 되면, 그 카스신호(CAS)가 내부전원전압(VDD)과 연결되어 있음으로 인해, 전류소모가 순간적으로 발생하여 내부전원전압(VDD)이 저하된다. 이후, 제1차동증폭기(D1)가 동작하여 내부전원전압(VDD)이 기준전압(Vref)과 같아지기 전에, 데이타 엑세스가 발생하면 시스템이 오동작하는 문제점이 발생한다.

이 문제점을 해결하기 위해서는 전류원(Istb)의 크기를 증대시켜, 상기 제1차동증폭기(D1)의 응답속도를 향상시킴으로써, 데이타 엑세스가 발생하기 전에, 내부전원전압(VDD)을 기준전압(Vref)과 같아지게 해야 하지만, 전류원(Istb)이 증가되면 메모리 소자의 스텐바이 전류가 증가되는 문제점이 있다.

따라서, 본 발명의 목적은, 카스신호(CAS)에 의해 구동되는 전류원을 상기 전류원(Istb)과 병렬로, 상기 제1차동증폭기(D1)에 부가 연결함으로써, 그 카스신호(CAS)에 의해 내부전원전압(VDD)이 감소될때, 제1차동증폭기의 응답속도를 빠르게 하여 그 내부전원전압(VDD)이 빨리 기준전압(Vref)과 같아지도록 함으로써, 데이타를 엑세스 할때 시스템이 오동작하는 것을 방지한다.

이와같은 목적을 달성하기 위한 본 발명 반도체 메모리소자의 전압조정회로는, 기준전압(Vref)과 카스신호(CAS)를 입력받아 외부전원전압(VCC)으로 부터 내부전원전압(VDD)을 발생하는 제1 내부전원발생기와; 그 기준전압(Vref)과 라스신호(RAS)를 입력받아 외부전원전압(VCC)으로 부터 내부전원전압(VDD)을 발생하는 제2 내부전원발생기로 구성된다.

도 1은 종래 반도체 메모리 소자의 전압 조정회로의 구성도.

도 2는 도 1의 상세 회로도.

도 3은 본 발명 반도체 메모리 소자의 전압 조정회로의 일실시예의 구성도.

도 4는 도 3의 상세 회로도.

*** 도면의 주요 부분에 대한 부호의 설명 ***

10 : 제1 내부전원 발생기 2 : 제2 내부전원 발생기

D1,D2 : 제1, 제2차동증폭기P1,P2 : 제1, 제2피모스 트랜지스터

Istb, Icas, Iact : 전류원

도 3은 본 발명 반도체 메모리소자의 전압조정회로의 일실시예의 구성도로서, 이에 도시한 바와같이, 기준전압(Vref)과 카스신호(CAS)를 입력받아 외부전원전압(VCC)으로 부터 내부전원전압(VDD)을 발생하는 제1 내부전원발생기(10)와; 상기 기준전압(Vref)과 라스신호(RAS)를 입력받아 외부전원전압(VCC)으로 부터 내부전원전압(VDD)을 발생하는 제2 내부전원발생기(2)로 구성된다.

도 4는 상기 도 3의 상세 회로도로서, 이에 도시한 바와같이, 상기 제1 내부전원발생기(10)는, 기준전압(Vref)과 내부전원전압(VDD)을 비교하는 제1차동증폭기(D1)와, 상기 제1차동증폭기(D1)의 출력(Es)을 게이트로 입력받고 소스가 외부전원전압(VCC)과 연결되고 드레인이 내부전원전압(VDD)에 연결된 제1피모스트랜지스터(P1)로 구성되며, 상기 제1차동증폭기(D1)에는 전류원(Istb)이 연결되고, 카스신호(CAS)에 의해 제어되는 전류원(Icas)이 상기 전류원(Istb)과 병렬로 연결된다.

또한, 상기 제2 내부전원발생기(2)는 기준전압(Vref)과 내부전원전압(VDD)을 비교하는 제2차동증폭기(D2)와, 상기 제2차동증폭기(D2)의 출력신호(Ea)를 게이트로 입력받고 소스가 외부전원전압(VCC)과 연결되고 드레인이 내부전원전압(VDD)에 연결된 제2피모스트랜지스터(P2)로 구성되며, 상기 제2차동증폭기(D2)에는 라스신호(RAS)에 의해 제어되는 전류원(Iact)이 연결된다.

이와같이 구성한 본 발명의 동작은 다음과 같다.

먼저, 라스신호(RAS)가 하이상태 일때는 엑티브 상태로서, 이 엑티브 상태에서 카스신호(CAS)는 항상 로우상태가 된다. 따라서, 엑티브 상태에서 본 발명의 동작은 엑티브 상태에서 종래 회로의 동작과 동일하다.

다음으로, 라스신호(RAS)가 로우상태 일때는, 다시 카스신호(CAS)의 논리상태에 따라 두가지 상태로 나누어 진다. 카스신호(CAS)가 로우상태 이면 카스 로우 스텐바이 상태라고 하며, 카스신호(CAS)가 하이상태 이면 카스 하이 스텐바이 상태라고 한다.

카스 로우 스텐바이 상태에서, 로우상태의 라스신호(RAS)에 의해 전류원(Iact)이 오프됨으로 인해 제2 내부전원 발생기(2)는 동작하지 않게되고, 로우상태의 카스신호(CAS)에 의해 전류원(Icas)이 오프됨으로 인해, 제1 내부전원 발생기(10) 제1차동증폭기(D1)는 전류원(Istb)에 의해서만 동작된다. 따라서, 카스 로우 스텐바이 상태에서 본 발명의 동작은, 종래 회로가 스텐바이 상태에서 동작하는 것과 동일하다.

반면에, 카스 하이 스텐바이 상태에서는, 로우상태의 라스신호(RAS)에 의해 제2 내부전원 발생기(2)는 동작하지 않으며, 하이상태의 카스신호(CAS)에 의해 전류원(Icas)이 온된다.

따라서, 제1 내부전원 발생기(10) 제1차동증폭기(D1)는 두개의 전류원, 즉 카스신호(CAS)에 의해 온되는 전류원(Icas)과 상시 동작하는 전류원(Istb)에 의해 동작되어, 입력되는 기준전압(Vref)과 내부전원전압(VDD)을 비교하여 출력(Es)을 출력하며 그 출력(Es)의 전압에 의해 제1피모스 트랜지스터(P1)의 구동능력이 결정된다.

한편, 종래의 문제점에서 언급한 바와같이, 상기 하이상태의 카스신호(CAS)에 의해 내부전원전압(VDD)이 순간적으로 저하된다.

그러나, 그 하이상태의 카스신호(CAS)에 의해 상기 제1차동증폭기(D1)의 구동능력이 상승됨으로써, 저하되는 내부전원전압(VDD)은 빠른 시간에 기준전압 레벨까지 상승한다.

따라서, 본 발명은, 카스신호가 하이상태가 됨으로 인해, 내부전원전압이 저하되어도, 그 하이상태의 카스신호에 의해 차동증폭기의 구동능력 또한 상승됨으로써, 빠른 시간에 저하된 내부전원전압을 기준전압 레벨로 상승시킬 수 있게 되어, 데이타 엑세스시에 발생할 수 있는 시스템의 오동작을 방지할 수 있게된다.

Claims

기준전압, 카스(CAS)신호, 및 내부전원전압에 의해 제어되는 제1 내부전원발생기와, 상기 기준전압, 라스(RAS)신호, 및 상기 내부전원전압에 의해 제어되는 제2 내부전원발생기로 구성한 것을 특징으로 하는 반도체 메모리 소자의 전압 조정회로.
제1항에 있어서, 상기 내부전원전압은 상기 제1, 제2 내부전원발생기의 출력단이 공통으로 접속되어 형성된 노드의 전압 임을 특징으로 하는 반도체 메모리 소자의 전압 조정회로.
제1항에 있어서, 상기 제1, 제2 내부전원발생기는 상기 라스신호가 하이상태 일때는 상기 제1, 제2 내부전원발생기가 모두 동작하며, 상기 라스신호가 로우상태일때는 상기 제1 내부전원발생기만 동작하는 것을 특징으로 하는 반도체 메모리 소자의 전압 조정회로.
제1항에 있어서, 상기 제1 내부전원발생기는 상기 기준전압과 상기 내부전원전압을 입력으로 하는 차동 증폭기와, 상기 차동증폭기의 출력에 의해 스위칭되어 상기 내부전원전압을 출력하는 스위칭 트랜지스터와, 상기 차동증폭기를 구동하는 전류원으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압 조정회로.
제4항에 있어서, 상기 스위칭 트랜지스터는 소스가 외부전원전압에 연결되고 드레인은 상기 내부전원전압에 연결된 피모스 트랜지스터 임을 특징으로 하는 반도체 메모리 소자의 전압 조정회로.
제4항에 있어서, 상기 전류원은 상기 카스신호에 의해 제어되는 제1 전류원과, 항시 온 되는 제2 전류원이 병렬로 연결된 것을 특징으로 하는 반도체 메모리 소자의 전압 조정회로.
제6항에 있어서, 상기 제1 전류원은 상기 카스신호가 하이일때 온 되는 것을 특징으로 하는 반도체 메모리 소자의 전압 조정회로.
제1항에 있어서, 상기 제2 내부전원발생기는 상기 기준전압과 상기 내부전원전압을 입력으로 하는 차동증폭기와, 상기 차동증폭기의 출력에 의해 스위칭되어 상기 내부전원전압을 출력하는 스위칭 트랜지스터와, 상기 차동증폭기를 구동하는 전류원으로 구성된 것을 특징으로 하는 반도체 메모리 소자의 전압 조정회로.
제8항에 있어서, 상기 스위칭 트랜지스터는 소스가 외부전원전압에 연결되고 드레인은 상기 내부전원전압에 연결된 것을 피모스 트랜지스터 임을 특징으로 하는 반도체 메모리 소자의 전압 조정회로.
제8항에 있어서, 상기 전류원은 상기 라스신호에 의해 제어되는 전류원 임을 특징으로 하는 반도체 메모리 소자의 전압 조정회로.