KR0183874B1 - 반도체 메모리장치의 내부 전원전압 발생회로 - Google Patents

Abstract

본 발명은 반도체장치의 내부 전원전압 발생회로에 관한 것이다. 본 발명은 제1기준전압과 내부 전원전압의 전위차를 비교하는 전류미러형 차동증폭기와, 상기 차동증폭기의 출력단의 출력신호에 응답하여 상기 내부 전원전압을 발생하는 드라이버를 갖는 반도체장치의 내부 전원전압 발생회로에 있어서, 상기 차동증폭기가, 전류미러를 구성하는 제1 및 제2PMOS 부하 트랜지스터와, 상기 제1기준전압과 상기 내부 전원전압을 각각 입력으로 받아 비교하여 출력단에 출력하는 제1 및 제2NMOS 차동 트랜지스터; 및 외부 전원전압이 상기 내부 전원전압보다 낮게 공급될 때 상기 외부 전원전압과 상기 내부 전원전압을 동일한 레벨로 유지하기 위해, 상기 제1 및 제2PMOS 부하 트랜지스터와 상기 제1 및 제2NMOS 차동 트랜지스터 사이에 각각 개재되고, 상기 제1기준전압보다 낮은 제2기준전압을 입력으로 하는 제1 및 제2PMOS 제어 트랜지스터를 구비함으로써, 낮은 외부 전원전압이 공급될 때 내부 전원전압의 회복능력, 즉 구동능력을 향상시킬 수 있는 장점이 있다.

Description

반도체 메모리장치의 내부 전원전압 발생회로

제1도는 종래의 내부 전원전압 발생회로의 회로도.

제2도는 제1도의 내부 전원전압 발생회로의 DC 시뮬레이션 파형도.

제3도는 본 발명의 실시예에 따른 내부 전원전압 발생회로의 회로도.

제4도는 제3도의 내부 전원전압 발생회로의 DC 시뮬레이션 파형도.

본 발명은 반도체 메모리장치의 내부 전원전압 발생회로에 관한 것으로, 특히 낮은 외부 전원전압이 공급될 때 구동능력을 향상시키는 내부 전원전압 발생회로에 관한 것이다.

반도체 메모리장치, 특히 디램(DRAM)에 있어서는 집적도가 높아짐에 따라 게이트 산화막의 두께도 얇아지고 있으며, 이에 따라 지금까지 통상 채용되어온 표준 외부 전원전압 5V하에서는 트랜지스터의 게이트 산화막의 내압이 저하되고 신뢰성의 획보가 어렵게 되었다. 즉 4M디램까지는 5V 전원전원을 사용하는 것이 트랜지스터의 소자내압에 비교적 충분한 마진이 있었으나, 16M 디램 세대부터는 이미 이러한 마진이 없어져 버렸으며 소자내압은 계속 저하되는 방향으로 진행되고 있다.

반도체 메이커(Maker)의 입장에서는, 트랜지스터의 미세화 진척에 따라 외부 전원전압을 변화시키는 편이 소비전력을 절감시킬 수 있고, 신뢰성을 확보해 갈 수 있으면서도 미세 트랜지스터의 성능을 이용할 수 있는 길이다. 이에 따라 16M 세대에서 외부 전원전압을 3.3V로 낮추기는 하였으나, 사용자, 즉 씨스템 메이커의 입장에서는 원가상승등의 이유때문에 외부 전원전압을 계속 바꾸는 것이 용이한 것이 아니다.

따라서 이를 해결하기 위하여 대두된 방법이 내부 전원전압 방식으로서, 외부에서 공급되는 비교적 높은 외부 전원전압을 칩 내부로 공급할 때, 칩 내부에 전압강하 회로인 내부 전원전압 발생회로를 두어서 일정한 전압레벨 이상의 외부 전원전압이 입력되면 이를 클램프(Clamp)하여 전압강하된 내부 전원전압을 발생시켜 칩 내부로 공급하는 방식이다. 이렇게 함으로써 칩 내부의 트랜지스터의 게이트에는 외부 전원전압보다 낮은 전압이 인가되게 되므로, 게이트 산화막에 걸리는 전계(Electric Field)가 낮아지게 되고 이에 따라 게이트 산화막의 신뢰성을 확보할 수 있게 된다.

그러나 내부 전원전압 발생회로는, 높은 외부 전원전압이 인가될 때는 칩 내부에 신호를 공급하는 능력, 즉 구동능력이 충분히 커서 칩동작에 영향을 미치지 않지만, 외부 전원전압이 낮은 전압레벨로 인가될 때는 구동능력이 저하되어 칩의 동작속도 저하등의 성능을 약화시키는 문제점이 있다.

제1도는 종래의 내부 전원전압 발생회로의 회로도를 나타낸다.

제1도를 참조하면, 종래의 내부 전원전압 발생회로는, 기준전압(VREF)과 내부 전원전압(VINT)의 전위차를 비교하는 전류미러형 차동증폭기(1)와, 상기 차동증폭기(1)의 출력단(N1)의 출력신호에 응답하여 상기 내부 전원전압(VINT)을 발생하는 드라이버(2)로 구성된다.

상기 차동증폭기(1)는, 전류미러를 구성하는 제1 및 제2 PMOS 부하 트랜지스터(MP1, MP2)와, 상기 기준전압(VREF)과 상기 내부 전원전압(VINT)을 각각 게이트 입력으로 받아 비교하여 출력단(N1)에 출력하는 제1 및 제2 NMOS 차동 트랜지스터(MN1,MN2)와, 제어신호(CLK)에 응답하여 상기 차동증폭기의 동작을 제어하는 NMOS 전류원 트랜지스터(MN3)를 구비한다. 상기 기준전압(VREF)은 별도의 기준전압 발생회로(도시되지 않았음)에서 발생되는 신호로서, 일정한 전압레벨을 갖는다.

상기 드라이버(2)는 PMOS 트랜지스터(MP3)로 구성되며, 소오스가 외부 전원전압(VCC)에 접속되고 게이트가 상기 차동증폭기(1)의 출력단(N1)에 접속되며 드레인이 상기 내부 전원전압(VINT)을 출력하는 출력단에 접속된다.

상기 종래의 내부 전원전압 발생회로는, 상기 차동증폭기(1)에서 기준전압(VREF)과 비교전압인 내부 전원전압(VINT)을 비교하여 출력신호를 출력하고, 상기 드라이버(2)에서 상기 차동증폭기의 출력신호에 응답하여 상기 기준전압(VREF)의 전압레벨 만큼만 내부 전원전압(VINT)을 발생하게 되므로, 외부 전원전압(VCC)이 높아 지더라도 내부 전원전압(VINT)은 기준전압(VREF) 만큼의 일정한 전압레벨을 유지하게 된다.

제2도는 제1도의 내부 전원전압 발생회로의 DC 시뮬레이션 파형도를 나타낸다.

제2도를 참조하면, 외부 전원전압(VCC)이 일정 레벨 이상이 되면 기준전압(VREF)이 클램프(Clamp)되므로 내부 전원전압(VINT)도 같은 전압레벨로 유지된다. 칩이 동작하여 내부 전원전압(VINT)이 노이즈(Noise)를 받아 전압레벨이 낮아 질떼는 드라이버인 PMOS 트랜지스터(MP3)를 통해 내부 전원전압(VINT)을 회복(Recover)하는데, 내부 전원전압(VINT)을 빨리 회복하기 위해서는 PMOS 트랜지스터(MP3)의 Vgs(게이트와 소오스간의 전압차)가 클수록 빨리 회복하게 된다.

즉 외부 전원전압(VCC)과 차동증폭기(1)의 출력(N1)의 전압차가 클수록 내부 전원전압(VINT)이 빨리 회복하게 되고, 또한 PMOS 트랜지스터(MP3)의 Vds, 즉 외부 전원전압(VCC)과 내부 전원전압(VINT)의 전압차가 큰 하이(High) VCC 영역(외부 전원전압이 높은 영역)에서는 내부 전원전압의 회복속도가 빠르다.

그러나 상술한 종래의 내부 전원전압 발생회로는, 외부 전원전압(VCC)이 낮아 질수록 PMOS 트랜지스터(MP3)의 Vgs는 거의 일정하지만 Vds가 낮아지므로, PMOS 트랜지스터(MP3)의 구동능력이 저하되어 내부 전원전압(VINT)이 낮은 레벨에서 칩이 동작하게 됨으로써 속도의 저하를 가져오게 되는 문제점이 있다.

따라서 본 발명의 목적은, 낮은 외부 전원전압이 공급될 때 내부 전원전압의 회복능력, 즉 구동능력을 향상시키는 반도체장치의 내부 전원전압 발생회로를 제공하는데 있다.

상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 내부 전원전압 발생회로는, 제1기준전압과 내부 전원전압의 전위차를 비교하는 전류미러형 차동증폭기와, 상기 차동증폭기의 출력단의 출력신호에 응답하여 상기 내부 전원전압을 발생하는 드라이버를 갖는 반도체장치의 내부 전원전압 발생회로에 있어서, 상기 차동증폭기가, 전류미러를 구성하는 제1 및 제2부하 트랜지스터와, 상기 제1기준전압과 상기 내부 전원전압을 각각 입력으로 받아 비교하여 출력단에 출력하는 제1 및 제2차동 트랜지스터; 및 외부 전원전압이 상기 내부 전원전압보다 낮게 공급될 때 상기 외부 전원전압과 상기 내부 전원전압을 동일한 레벨로 유지하기 위해, 상기 제1 및 제2부하 트랜지스터와 상기 제1 및 제2차동 트랜지스터 사이에 각각 개재되고, 제2기준전압을 입력으로 하는 제1 및 제2제어 트랜지스터를 구비하는 것을 특징으로 한다.

바람직한 실시예에 의하면, 상기 제1 및 제1부하 트랜지스터, 상기 제1 및 제2제어 트랜지스터는 PMOS 트랜지스터이고, 상기 제1 및 제2차동 트랜지스터는 NMOS 트랜지스터이다. 또한 상기 제2기준전압의 레벨은 상기 제1기준전압의 레벨보다 낮다.

이하 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.

제3도는 본 발명의 실시예에 따른 내부 전원전압 발생회로의 회로도를 나타낸다.

제3도를 참조하면, 상기 내부 전원전압 발생회로는, 제1기준전압(VREF1)과 내부 전원전압(VINT)의 전위차를 비교하는 전류미러형 차동증폭기(10)와, 상기 차동증폭기(10)의 출력단(N3)의 출력신호에 응답하여 상기 내부 전원전압(VINT)을 발생하는 드라이버(20)로 구성된다.

상기 차동증폭기(10)는, 제1도의 종래기술과 마찬가지로 전류미러를 구성하는 제1 및 제2 PMOS 부하 트랜지스터(MP1, MP2)와, 상기 제1기준전압(VREF1)과 상기 내부 전원전압(VINT)을 각각 입력으로 받아 비교하여 출력단(N3)에 출력하는 제1 및 제2 NMOS 차동 트랜지스터(MN1, MN2)를 구비한다. 또한 상기 차동증폭기(10)는, 외부 전원전압(VCC)이 상기 내부 전원전압(VINT)보다 낮게 공급될 때 상기 외부 전원전압(VCC)과 상기 내부 전원전압(VINT)을 동일한 레벨로 유지하기 위해, 상기 제1 및 제2 PMOS 부하 트랜지스터(MP1,MP2)와 상기 제1 및 제2 NMOS 차동 트랜지스터(MN1,MN2) 사이에 각각 개재되고 제2기준전압(VREF2)을 입력으로 하는 제1 및 제2 PMOS 제어 트랜지스터(MP3,MP4)를 더 구비한다.

상기 차동증폭기(10)에 있어서, 상기 제1 및 제2 PMOS 부하 트랜지스터(MP1,MP2)의 게이트는 서로 접속되고, 각각의 소오스는 상기 외부 전원전압(VCC)에 접속되고, 각각의 드레인이 상기 제1 및 제2 PMOS 제어 트랜지스터(MP3,MP4)의 소오스에 각각 접속되며, 상기 제2 PMOS 부하 트랜지스터(MP2)의 게이트와 드레인은 서로 접속된다. 상기 제1 및 제2 PMOS 제어 트랜지스터(MP3,MP4)의 게이트는 모두 상기 제2기준전압(VREF2)에 접속되고, 소오스가 모두 벌크(Bulk)에 접속되며, 각각의 드레인이 상기 제1 및 제2 NMOS 차동 트랜지스터(MN1,MN2)의 드레인에 각각 접속된다.

또한 상기 제1 및 제2 NMOS 차동 트랜지스터(MN1,MN2)의 각각의 게이트는 상기 제1기준전압(VREF1) 및 상기 내부 전원전압(VINT)에 각각 접속되고, 소오스가 모두 NMOS 전류원 트랜지스터(MN3)의 드레인에 접속된다. 상기 NMOS 전류원 트랜지스터(MN3)의 게이트는 상기 차동증폭기의 동작을 제어하는 제어신호(CLK)가 접속되고, 소오스는 접지전압(VSS)에 접속된다. 상기 제1 및 제2기준전압(VREF1,VREF2)은 별도의 기준전압 발생회로(도시되지 않았음)에서 발생되는 신호로서, 일정한 전압레벨을 갖고, 상기 제2기준전압(VREF2)은 상기 제1기준전압(VREF1)의 레벨보다 낮게 입력된다.

상기 드라이버(20)는 PMOS 트랜지스터(MP5)로 구성되며, 소오스가 외부 전원전압(VCC)에 접속되고 게이트가 상기 차동증폭기(10)의 출력단(N3)에 접속되며 드레인이 상기 내부 전원전압(VINT)을 출력하는 출력단에 접속된다.

제3도를 참조하여 동작관계를 설명하면 다음과 같다.

먼저 차동증폭기(10)의 동작을 제어하는 제어신호(CLK)가 논리하이가 되면 상기 차동증폭기(10)가 동작되고, 상기 차동증폭기(10)가 제1기준전압(VREF1)과 비교전압인 내부 전원전압(VINT)을 비교하여 출력단(N3)에 출력신호를 출력하며, 상기 출력단(N3)의 출력신호가 드라이버(20)인 PMOS 트랜지스터(MP5)의 게이트로 입력된다.

이때 상기 내부 전원전압(VINT)이 상기 제1기준전압(VREF1)보다 낮으면, 출력단(N3)의 전압레벨을 낮추어서, 즉 상기 PMOS 트랜지스터(MP5)의 Vgs(게이트와 소오스 간의 전압차)를 크게하여 상기 내부 전원전압(VINT)의 레벨을 높인다. 또한 상기 내부 전원전압(VINT)이 상기 제1기준전압(VREF1)보다 높으면, 출력단(N3)의 전압레벨을 높여서 상기 PMOS 트랜지스터(MP5)를 턴오프(Turn-off)시킴으로써 상기 내부 전원전압(VINT)를 일정하게 유지하도록 한다. 외부 전원전압(VCC)이 높을 때에는 상기와 같이 동작을 함으로써, 상기 내부 전원전압(VINT)이 일정한 전압레벨을 유지하게 된다.

그러나 상기 외부 전원전압(VCC)이 상기 내부 전원전압(VINT)의 클램프(Clamp)보다 낮은 전압레벨로 공급될 때는, 상기 외부 전원전압(VCC)과 상기 내부 전원전압(VINT)이 같은 레벨로 유지되도록 하여야함으로, 제2기준전압(VREF2)이 게이트로 입력되는 상기 제1 및 제2 PMOS 제어 트랜지스터(MP3,MP4)를 이용하여 출력단(N3)의 전압레벨을 낮춤으로써, 드라이버(20)의 PMOS 트랜지스터(MP5)의 Vgs를 크게하여 상기 내부 전원전압(VINT)의 구동능력을 키워준다. 즉 상기 내부 전원전압(VINT)의 레벨을 높여준다.

상기 내부 전원전압(VINT)의 구동능력을 키워주는 방법은, 상기 외부 전원전압(VCC)이 낮아 지면, 노드(N1)의 전압레벨도 낮아지게 된다. 또한 상기 제2기준전압(VREF2)은 상기 제1기준전압(VREF1)보다 낮고 외부 전원전압(VCC)에 대해 변화없이 일정하므로, 상기 제1 및 제2 PMOS 제어 트랜지스터(MP3,MP5)의 Vgs가 작아져서 컷오프(Cut-off) 영역에서 동작하게 되면, 상기 제1 및 제2 PMOS 제어 트랜지스터(MP3,MP5)가 턴오프됨으로써 출력단(N3)의 전압레벨은 거의 OV로 내려가게 된다. 이에 따라 상기 드라이버(20)의 PMOS 트랜지스터(MP5)의 Vgs가 외부 전원전압(VCC) 만큼 커짐으로써 상기 내부 전원전압(VINT)의 전압강하를 빨리 회복(Recover)하게 된다.

제4도는 제3도의 내부 전원전압 발생회로의 DC 시뮬레이션 파형도를 나타낸다.

제4도를 참조하면, 외부 전원전압(VCC)이 증가할 때 제1기준전압(VREF1)이 상기 외부 전원전압(VCC)의 일정 레벨 이상에서 클램프되는 특성을 보여주고 있으며, 내부 기준전압(VINT)은 제1기준전압(VINT)의 레벨을 유지하는 것을 보여주고 있다.

또한 제1기준전압(VINT)이 클램프되는 전압레벨 이상에서는, 차동증폭기(10)의 출력단(N3)의 전압레벨은 외부 전원전압(VCC)의 증가에 따라 일정한 전압차이의 간격을 두고 리니어(Linear)하게 증가하지만, 제1기준전압(VINT)이 클램프되는 전압레벨 이하에서는, 상기 차동증폭기의 출력단(N3)의 전압레벨은 외부 전원전압(VCC)에 리니어하지 않고 외부 전원전압(VCC)이 내려갈수록 전압레벨이 떨어지기 시작하여 상기 출력단(N3)의 전압레벨이 거의 OV가 되는 것을 보여주고 있다.

이에 따라 드라이버(20)의 PMOS 트랜지스터(MP5)가, Vgs가 가장 큰 영역에서 동작하게 됨으로써 외부 전원전압(VCC)이 낮은 영역에서도 내부 전원전압(VINT)의 구동능력이 커지게 되어, 상기 내부 전원전압(VINT)의 전압강하를 빨리 회복(Recover)하게 되고 내부 전원전압(VINT)의 전압강하로 인한 속도의 저하를 방지할 수 있다.

따라서 상술한 본 발명에 따른 반도체장치의 내부 전원전압 발생회로는, 제1기준전압(VREF1)보다 낮은 제2기준전압(VREF2)을 게이트 입력으로 하는 제1 및 제2 PMOS 제어 트랜지스터(MP3,MP4)를 구비함으로써, 낮은 외부 전원전압이 공급될 때 내부 전원전압의 회복능력, 즉 구동능력을 향상시킬 수 있는 장점이 있다.

또한 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 당 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형이 가능함은 명백하다.

Claims (11)

1. 제1기준전압과 내부 전원전압의 전위차를 비교하는 전류미러형 차동증폭기와, 상기 차동증폭기의 출력단의 출력신호에 응답하여 상기 내부 전원전압을 발생하는 드라이버를 갖는 반도체장치의 내부 전원전압 발생회로에 있어서, 상기 차동증폭기가, 전류미러를 구성하는 제1 및 제2 부하 트랜지스터; 상기 제1기준전압과 상기 내부 전원전압을 각각 입력으로 받아 비교하여 출력단에 출력하는 제1 및 제2차동 트랜지스터; 및 외부 전원전압이 상기 내부 전원전압보다 낮게 공급될 때 상기 외부 전원전압과 상기 내부 전원전압을 동일한 레벨로 유지하기 위해, 상기 제1 및 제2부하 트랜지스터와 상기 제1 및 제2차동 트랜지스터 사이에 각각 개재되고, 제2기준전압을 입력으로 하는 제1 및 제2제어 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.
2. 제1항에 있어서, 상기 제1 및 제2부하 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.
3. 제1항에 있어서, 상기 제1 및 제2제어 트랜지스터는 PMOS 트랜지스터인 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.
4. 제1항에 있어서, 상기 제1 및 제2차동 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.
5. 제1항에 있어서, 상기 제1 및 제2부하 트랜지스터는 게이트가 서로 접속되고, 각각의 소오스가 상기 외부 전원전압에 접속되고, 각각의 드레인이 상기 제1 및 제2제어 트랜지스터의 소오스에 각각 접속되며, 상기 제2부하 트랜지스터와 게이트와 드레인이 서로 접속되는 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.
6. 제1항에 있어서, 상기 제1 및 제2제어 트랜지스터는 게이트가 모두 상기 제2기준전압에 접속되고, 소오스가 모두 벌크에 접속되며, 각각의 드레인이 상기 제1 및 제2차동 트랜지스터의 드레인에 각각 접속되는 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.
7. 제1항에 있어서, 상기 제1 및 제2차동 트랜지스터는 각각의 게이트가 상기 제1기준전압 및 상기 내부 전원전압에 각각 접속되고, 소오스가 모두 전류원 트랜지스터의 드레인에 접속되고, 상기 제1차동 트랜지스터의 드레인이 상기 출력단에 접속되는 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.
8. 제7항에 있어서, 상기 전류원 트랜지스터는 NMOS 트랜지스터인 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.
9. 제7항에 있어서, 상기 전류원 트랜지스터의 게이트는 상기 차동증폭기의 동작을 제어하는 제어신호가 접속되고, 소오스는 접지전압에 접속되는 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.
10. 제1항에 있어서, 상기 제2기준전압의 레벨은 상기 제1기준전압의 레벨보다 낮은 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.
11. 제1항에 있어서, 상기 제2기준전압은 일정한 전압레벨을 갖는 것을 특징으로 하는 반도체장치의 내부 전원전압 발생회로.