JPH08306923A - Method for manufacturing transistor of semiconductor device - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 239000012535 impurity Substances 0.000 claims abstract description 58
- 150000002500 ions Chemical class 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 12
- -1 LDD ions Chemical class 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 230000005465 channeling Effects 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 abstract 1
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/022—Manufacture or treatment of FETs having insulated gates [IGFET] having lightly-doped source or drain extensions selectively formed at the sides of the gates
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
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Abstract
Description
【０００１】本発明は、半導体素子のトランジスター製
造方法に関するものであり、特に４価の不純物イオンを
注入して、シリコン基板のソース及びドレーン領域が形
成される部位のシリコンを非晶質化した後、ソース及び
ドレーン領域形成工程を実施することによりチャネリン
グ現象を抑制し、浅い接合領域(shallow junction)を形
成して、素子の信頼性を向上させるようにした半導体素
子のトランジスター製造方法に関するものである。The present invention relates to a method of manufacturing a transistor of a semiconductor device, and in particular, after implanting tetravalent impurity ions to amorphize silicon in a portion of a silicon substrate where source and drain regions are formed. The present invention relates to a method for manufacturing a transistor of a semiconductor device, in which a channeling phenomenon is suppressed by performing a source and drain region forming step and a shallow junction region is formed to improve device reliability. .
【０００２】一般的に、半導体素子が高集積化及び小型
化されるにつれて、ゲートのチャネルの長さも短くな
る。0.5 μm 以下の短いチャネルを持つ半導体素子を製
造するにあたり、チャネリング現象を抑制し、駆動能力
を高めるためには、深さが浅く、抵抗が低い接合部を形
成しなければならない。Generally, as semiconductor devices become highly integrated and miniaturized, the channel length of the gate becomes shorter. In manufacturing a semiconductor device having a short channel of 0.5 μm or less, in order to suppress the channeling phenomenon and enhance the driving capability, it is necessary to form a junction having a shallow depth and a low resistance.
【０００３】図１Ａ乃至図１Ｃは、従来の半導体素子の
トランジスター製造方法を説明するため図示した素子の
断面図である。1A to 1C are cross-sectional views of a device for illustrating a conventional method for manufacturing a transistor of a semiconductor device.
【０００４】図１Ａは、シリコン基板(1) 上にゲート酸
化膜(2) を形成し、ゲート酸化膜(2) 上にポリシリコン
を蒸着した後、ゲート電極マスク（図示していない）を
使用したリソグラフィ工程及びポリシリコンエッチング
工程によりゲート電極(3) を形成した後、ＬＤＤ(Light
ly Doped Drain) イオン注入工程を実施した状態の断面
図である。In FIG. 1A, a gate oxide film (2) is formed on a silicon substrate (1), polysilicon is deposited on the gate oxide film (2), and then a gate electrode mask (not shown) is used. After forming the gate electrode (3) by the above-mentioned lithography process and polysilicon etching process, LDD (Light
FIG. 6 is a cross-sectional view of a state in which a ly Doped Drain) ion implantation process is performed.
【０００５】上記ＬＤＤイオンは、ＰＭＯＳトランジス
ターを製造する場合には、Ｐ- タイプの不純物イオンを
注入し、一方、ＮＭＯＳトランジスターを製造する場合
はＮ - タイプの不純物イオンを注入することになる。The LDD ion is a PMOS transistor.
In the case of manufacturing-Type of impurity ions
Injecting, while manufacturing NMOS transistor
Is N -Type impurity ions will be implanted.
【０００６】図１Ｂは、ゲート電極(3) の側壁に酸化膜
スペーサを形成しゲート電極(3) 及び酸化膜スペーサ
(4) を含む全体構造上に犠牲酸化膜(5) を形成した後、
ソース及びドレーン不純物イオン注入工程を実施した状
態の断面図である。In FIG. 1B, an oxide film spacer is formed on the side wall of the gate electrode (3) to form the gate electrode (3) and the oxide film spacer.
After forming the sacrificial oxide film (5) on the entire structure including (4),
It is sectional drawing of the state which implemented the source and drain impurity ion implantation process.
【０００７】上記ソース及びドレーン不純物イオンは、
ＰＭＯＳトランジスターを製造する場合には、Ｐ+ タイ
プの不純物イオンを注入し、一方、ＮＭＯＳトランジス
ターを製造する場合には、Ｎ+ タイプの不純物イオンを
注入することになる。The source and drain impurity ions are
When manufacturing a PMOS transistor, P + type impurity ions are implanted, while when manufacturing an NMOS transistor, N + type impurity ions are implanted.
【０００８】図１Ｃは、犠牲酸化膜(sacrifice oxide l
ayer;5) を除去し、熱処理工程を実施することにより上
記工程で注入したＬＤＤイオンとソース及びドレーン不
純物イオンをシリコン基板(1) 内部に拡散させてＬＤＤ
領域(6) とソース及びドレーン領域(7) を形成した状態
の断面図である。FIG. 1C shows a sacrifice oxide film.
5) is removed, and the heat treatment process is performed to diffuse the LDD ions and the source and drain impurity ions implanted in the above process into the silicon substrate (1) and LDD.
FIG. 6 is a cross-sectional view showing a state in which a region (6) and a source / drain region (7) are formed.
【０００９】上記において、ＰＭＯＳトランジスターの
接合部を形成する場合、不純物イオンとしては、主に、
ホウ素イオンを使用するが、このホウ素イオンの早い拡
散特性のため、接合部の深さが0.2 乃至0.3 μm になり
浅い接合部が形成できず、ＢＦ2 イオンを使用する場合
フッ素イオンがゲート酸化膜に浸透してゲート酸化膜の
膜質を劣化させる問題がある。In the above, when forming the junction part of the PMOS transistor, impurity ions are mainly
Although boron ions are used, due to the rapid diffusion characteristics of the boron ions, the depth of the junction becomes 0.2 to 0.3 μm, and a shallow junction cannot be formed. When BF 2 ions are used, the fluorine ions become the gate oxide film. There is a problem that it permeates into the gate and deteriorates the quality of the gate oxide film.
【００１０】ＮＭＯＳトランジスターの接合部を形成す
る場合、不純物イオンとしてホウ素より重量が重い砒素
（Ａｓ）或は燐（Ｐ）イオンを注入して、形成するため
浅い接合部を形成することが容易ではあるが半導体素子
が集積化及び小型化されるにつれて浅い接合部領域を確
保することが難しいという短所がある。When forming a junction portion of an NMOS transistor, it is not easy to form a shallow junction portion by implanting arsenic (As) or phosphorus (P) ions, which are heavier than boron, as impurity ions. However, it is difficult to secure a shallow junction region as semiconductor devices are integrated and miniaturized.
【００１１】従って、本発明は、ソース及びドレーン領
域が形成される部位のシリコン基板に、４価の不純物イ
オンを注入してその部分を非晶質化した後、ソース及び
ドレーン領域形成工程を実施することにより、上記の短
所を解消することができる半導体素子のトランジスター
製造方法を提供することにその目的がある。Therefore, according to the present invention, a source and drain region forming step is performed after implanting tetravalent impurity ions into the silicon substrate in the region where the source and drain regions are formed to amorphize the portion. Accordingly, it is an object of the present invention to provide a method for manufacturing a transistor of a semiconductor device, which can eliminate the above disadvantages.
【００１２】上記した目的を達成するための本発明は、
シリコン基板上にゲート電極を形成する段階と、上記段
階から、シリコン基板のソース及びドレーン領域が形成
される部位に、不純物イオンを注入して非晶質シリコン
層を形成する段階と、上記段階から、ＬＤＤイオン注入
工程を実施する段階と、上記段階から、ゲート電極の側
壁に酸化膜スペーサを形成し、上記ゲート電極及び酸化
膜スペーサを含む全体構造上に、ソース及びドレーン不
純物イオン注入工程を実施する段階と、上記段階から、
熱処理工程を実施して、ＬＤＤ構造を持つ接合部を形成
する段階からなることを特徴とする。[0012] The present invention for achieving the above-mentioned object comprises:
Forming a gate electrode on the silicon substrate; and, from the above steps, implanting impurity ions into a portion of the silicon substrate where the source and drain regions are formed to form an amorphous silicon layer; And performing the LDD ion implantation process, and from the above stage, forming an oxide film spacer on the sidewall of the gate electrode and performing the source and drain impurity ion implantation process on the entire structure including the gate electrode and the oxide film spacer. From the above step,
It is characterized in that it comprises a step of performing a heat treatment process to form a junction having an LDD structure.
【００１３】以下、添付した図面を参照して本発明の第
１実施例を詳細に説明する。Hereinafter, a first embodiment of the present invention will be described in detail with reference to the accompanying drawings.
【００１４】図２Ａ乃至図２Ｅは、本発明による半導体
素子のトランジスター製造方法を説明するために図示し
た素子の断面図である。2A to 2E are cross-sectional views of a device shown for explaining a method of manufacturing a transistor of a semiconductor device according to the present invention.
【００１５】図２Ａは、シリコン基板(1) 上にゲート酸
化膜(2) を形成し、ゲート酸化膜(2) 上にポリシリコン
を蒸着した後、ゲート電極用マスク（図示されていな
い）を使用したリソグラフィ工程及びポリシリコンエッ
チング工程でゲート電極(3) を形成した状態の断面図で
ある。In FIG. 2A, a gate oxide film (2) is formed on a silicon substrate (1), polysilicon is deposited on the gate oxide film (2), and a gate electrode mask (not shown) is then formed. FIG. 6 is a cross-sectional view showing a state where a gate electrode (3) is formed in the used lithography process and polysilicon etching process.
【００１６】図２Ｂは、上記段階から、ソース及びドレ
ーン領域が形成される部位のシリコン基板(1) に、イオ
ン注入工程を通じて４価の不純物を注入して非晶質シリ
コン層(8) を形成した状態の断面図である。FIG. 2B shows that from the above step, a tetravalent impurity is implanted into the silicon substrate (1) where the source and drain regions are formed through an ion implantation process to form an amorphous silicon layer (8). It is sectional drawing of the state.
【００１７】図２Ｃは、上記段階において、ＬＤＤイオ
ン注入工程を実施し、非晶質シリコン層(8) にＬＤＤ領
域(6) を形成した状態の断面図である。FIG. 2C is a cross-sectional view showing a state where the LDD ion implantation step is performed at the above-mentioned stage to form the LDD region (6) in the amorphous silicon layer (8).
【００１８】上記において、ＬＤＤイオンはＰＭＯＳト
ランジスターを製造する場合には、Ｐ- タイプの不純物
イオンを注入し、一方、ＮＭＯＳトランジスターを製造
する場合には、Ｎ- タイプの不純物イオンを注入するこ
とになる。In the above, when the LDD ion to produce the PMOS transistors, P - injecting type impurity ions, whereas, in the case of manufacturing the NMOS transistors, N - to inject the type of impurity ions Become.
【００１９】図２Ｄは、ゲート電極(3) の側壁に酸化膜
スペーサ(4) を形成し、ゲート電極(3) 及び酸化膜スペ
ーサ(4) を含む全体構造上にソース及びドレーン不純物
イオン注入工程を実施して、ソース及びドレーン領域
(7) を形成した状態の断面図である。In FIG. 2D, an oxide spacer (4) is formed on a sidewall of the gate electrode (3), and a source and drain impurity ion implantation process is performed on the entire structure including the gate electrode (3) and the oxide spacer (4). Perform the source and drain areas
It is a sectional view of the state where (7) was formed.
【００２０】上記において、ソース及びドレーン不純物
イオンはＰＭＯＳトランジスターを製造する場合には、
Ｐ+ タイプの不純物イオンを注入し、一方、ＮＭＯＳト
ランジスターを製造する場合には、Ｎ+ タイプの不純物
イオンを注入することになる。In the above, when the source and drain impurity ions are used to manufacture a PMOS transistor,
P + -type impurity ions are implanted, while N + -type impurity ions are implanted when manufacturing an NMOS transistor.
【００２１】図２Ｅは、熱処理工程を実施し、ＬＤＤ領
域(6) とソース及びドレーン領域(7) の不純物を拡散さ
せ、トランジスターの接合部(9) を形成したことを図示
した。FIG. 2E illustrates that a heat treatment process is performed to diffuse impurities in the LDD region (6) and the source and drain regions (7) to form a junction portion (9) of the transistor.
【００２２】第２実施例として、シリコン基板上にゲー
ト電極を形成する段階と、上記段階から、シリコン基板
のソース及びドレーン領域が形成される部位に不純物イ
オンを注入して、非晶質シリコン層を形成する段階と、
上記ゲート電極を含めた全体構造上にソース及びドレー
ン不純物イオン注入工程を実施する段階と、上記段階か
ら、熱処理工程を実施して、接合部を形成する段階から
なることを特徴とする半導体素子のトランジスター製造
方法とすることも可能である。As a second embodiment, from the step of forming a gate electrode on a silicon substrate, and from the above step, impurity ions are implanted into the region of the silicon substrate where the source and drain regions are formed, and the amorphous silicon layer is formed. Forming the
A semiconductor element characterized by comprising a step of performing a source and drain impurity ion implantation step on the entire structure including the gate electrode, and a step of performing a heat treatment step from the above step to form a junction. A transistor manufacturing method is also possible.
【００２３】上記において、ソース及びドレーン不純物
イオンはＰＭＯＳトランジスターを製造する場合には、
Ｐ+ タイプの不純物イオンを注入し、一方、ＮＭＯＳト
ランジスターを製造する場合は、Ｎ+ タイプの不純物イ
オンを注入することになる。In the above, when the source and drain impurity ions are used to manufacture a PMOS transistor,
P + type impurity ions are implanted, while N + type impurity ions are implanted when manufacturing an NMOS transistor.
【００２４】第３実施例として、シリコン基板上にゲー
ト電極を形成する段階と、上記段階から、シリコン基板
のソース及びドレーン領域が形成される部位に不純物イ
オンを注入して非晶質シリコン層を形成する段階と、上
記段階から、ゲート電極の側壁に酸化膜スペーサを形成
し、上記ゲート電極及び酸化膜スペーサを含む全体構造
上に、ソース及びドレーン不純物イオン注入工程を実施
する段階と、上記段階から、熱処理工程を実施して接合
部を形成する段階からなることを特徴とする半導体素子
のトランジスター製造方法も可能である。As a third embodiment, from the step of forming a gate electrode on a silicon substrate, and from the above step, impurity ions are implanted into a portion of the silicon substrate where source and drain regions are formed to form an amorphous silicon layer. Forming the oxide film spacers on the sidewalls of the gate electrode and performing a source and drain impurity ion implantation process on the entire structure including the gate electrode and the oxide film spacers; Therefore, a method of manufacturing a transistor for a semiconductor device, which comprises the step of performing a heat treatment step to form a junction, is also possible.
【００２５】上記において、ソース及びドレーン不純物
イオンは、ＰＭＯＳトランジスターを製造する場合に
は、Ｐ+ タイプの不純物イオンを注入し、一方、ＮＭＯ
Ｓトランジスターを製造する場合には、Ｎ+ タイプの不
純物を注入することになる。In the above, the source and drain impurity ions are implanted with P + type impurity ions in the case of manufacturing a PMOS transistor, while the NMO is implanted.
When manufacturing an S transistor, N + type impurities are implanted.
【００２６】上記した如く、本発明は、ソース及びドレ
ーン領域が形成される部位のシリコン基板に、４価の不
純物イオンを注入して非晶質化した後、ソース及びドレ
ーン領域形成工程を実施することにより、半導体素子の
チャネリング現象を抑制し、且つ、浅い接合領域の形成
が可能になるので、素子の信頼性向上にも卓越した効果
がある。As described above, according to the present invention, the source and drain region forming step is performed after implanting tetravalent impurity ions into the silicon substrate in the regions where the source and drain regions are formed to make it amorphous. As a result, the channeling phenomenon of the semiconductor element can be suppressed, and a shallow junction region can be formed. Therefore, there is an excellent effect in improving the reliability of the element.
【図１】 図１Ａ乃至図１Ｃは従来の半導体素子置トラ
ンジスター製造方法を説明するため図示した素子の断面
図。1A to 1C are cross-sectional views of a device illustrated for explaining a conventional method of manufacturing a semiconductor device transistor.
【図２】 図２Ａ乃至図２Ｅは本発明による半導体素子
のトランジスター製造方法を説明するため図示した素子
の断面図。2A to 2E are cross-sectional views of a device illustrated for explaining a method of manufacturing a transistor of a semiconductor device according to the present invention.
１：シリコン基板 ２：ゲート酸化膜 ３：ゲート電極 ４：酸化膜スペーサ ５：犠牲酸化膜 ６：ＬＤＤ領域 ７：ソース及びドレーン ８：非晶質シリコン
層 ９：接合部1: Silicon Substrate 2: Gate Oxide Film 3: Gate Electrode 4: Oxide Film Spacer 5: Sacrificial Oxide Film 6: LDD Region 7: Source and Drain 8: Amorphous Silicon Layer 9: Junction
Claims (10)
いて、 シリコン基板上にゲート電極を形成する段階と、 上記段階から、シリコン基板のソース及びドレーン領域
が形成される部位に不純物イオンを注入して非晶質シリ
コン層を形成する段階と、 上記段階から、ＬＤＤイオン注入工程を実施する段階
と、 上記段階から、ゲート電極の側壁に酸化膜スペーサを形
成し、上記ゲート電極及び酸化膜スペーサを含めた全体
構造上に、ソース及びドレーン不純物イオン注入工程を
実施する段階と、 上記段階から、熱処理工程を実施して、ＬＤＤ構造をも
つ接合部を形成する段階とからなることを特徴とする半
導体素子のトランジスター製造方法。1. A method of manufacturing a transistor of a semiconductor device, comprising the steps of forming a gate electrode on a silicon substrate, and from the above-mentioned step, implanting impurity ions into a region of the silicon substrate where source and drain regions are to be formed and amorphous. A step of forming a high-quality silicon layer, a step of performing an LDD ion implantation step from the above step, and a step of forming an oxide film spacer on a sidewall of a gate electrode from the above step, and including the gate electrode and the oxide film spacer as a whole. A transistor of a semiconductor device, comprising: a step of performing a source and drain impurity ion implantation step on the structure; and a step of performing a heat treatment step from the above step to form a junction having an LDD structure. Production method.
イオンは、４価の不純物イオンであることを特徴とする
半導体素子のトランジスター製造方法。2. The method for manufacturing a transistor of a semiconductor device according to claim 1, wherein the impurity ions implanted to form the amorphous silicon layer are tetravalent impurity ions.
る場合には、Ｐ- タイプの不純物イオンであり、一方、
ＮＭＯＳトランジスターを製造する場合は、Ｎ - タイプ
の不純物イオンであることを特徴とする半導体素子のト
ランジスター製造方法。3. The method of claim 1, wherein the LDD ions produce a PMOS transistor.
If P-Type impurity ions, while
When manufacturing an NMOS transistor, N -type
Of the semiconductor device characterized by the impurity ions of
Method of manufacturing randister.
ンジスターを製造する場合には、Ｐ+ タイプの不純物イ
オンであり、一方、ＮＭＯＳトランジスターを製造する
場合は、Ｎ+ タイプのイオンであることを特徴とする半
導体素子のトランジスター製造方法。4. A first term, the source and drain impurity ions, when manufacturing PMOS transistor is a P + type impurity ions, whereas, in the case of producing an NMOS transistor, the N + type A method for manufacturing a transistor of a semiconductor device, which is an ion.
いて、 シリコン基板上にゲート電極を形成する段階と、 上記段階から、シリコン基板のソース及びドレーン領域
が形成される部位に不純物イオンを注入して非晶質シリ
コン層を形成する段階と、 上記ゲート電極を含む全体構造上に、ソース及びドレー
ン不純物イオン注入工程を実施する段階と、 上記段階から、熱処理工程を実施して、接合部を形成す
る段階からなることを特徴とする半導体素子のトランジ
スター製造方法。5. A method of manufacturing a transistor for a semiconductor device, comprising the steps of forming a gate electrode on a silicon substrate, and from the above-mentioned step, implanting impurity ions into a region of the silicon substrate where source and drain regions are to be formed, and thereby amorphous A step of forming a high quality silicon layer, a step of performing a source and drain impurity ion implantation step on the entire structure including the gate electrode, and a step of performing a heat treatment step to form a junction from the above step. A method of manufacturing a transistor for a semiconductor device, comprising:
オンは、４価の不純物イオンであることを特徴とする半
導体素子のトランジスター製造方法。6. The method for manufacturing a transistor of a semiconductor device according to claim 5, wherein the impurity ions implanted to form the amorphous silicon layer are tetravalent impurity ions.
ジスターを製造する場合には、Ｐ+ タイプの不純物イオ
ンであり、一方ＮＭＯＳトランジスターを製造する場合
は、Ｎ+ タイプの不純物イオンであることを特徴とする
半導体素子のトランジスター製造方法。7. The method according to claim 5, wherein the source and drain impurity ions are P + -type impurity ions when manufacturing a PMOS transistor, and N + -type impurity ions when manufacturing an NMOS transistor. And a method for manufacturing a transistor of a semiconductor device.
いて、 シリコン基板上にゲート電極を形成する段階と、 上記段階から、シリコン基板のソース及びドレーン領域
が形成される部位に不純物イオンを注入して非晶質シリ
コン層を形成する段階と、 上記段階から、ゲート電極の側壁に酸化膜スペーサを形
成し、上記ゲート電極及び酸化膜スペーサを含む全体構
造上に、ソース及びドレーン不純物イオン注入工程を実
施する段階と、 上記段階から、熱処理工程を実施して接合部を形成する
段階からなることを特徴とする半導体素子のトランジス
ター製造方法。8. A method of manufacturing a transistor for a semiconductor device, comprising the steps of forming a gate electrode on a silicon substrate, and from the above-mentioned step, implanting impurity ions into a portion of the silicon substrate where source and drain regions are to be formed, and then amorphous. And forming an oxide film spacer on the sidewall of the gate electrode and performing a source and drain impurity ion implantation process on the entire structure including the gate electrode and the oxide film spacer. And a step of performing a heat treatment step to form a junction from the above step, the method of manufacturing a transistor for a semiconductor device.
オンは、４価の不純物イオンであることを特徴とする半
導体素子のトランジスター製造方法。9. The method for manufacturing a transistor of a semiconductor device according to claim 8, wherein the impurity ions implanted to form the amorphous silicon layer are tetravalent impurity ions.
ンジスターを製造する場合には、Ｐ+ タイプの不純物イ
オンであり、一方、ＮＭＯＳトランジスターを製造する
場合には、Ｎ+ タイプの不純物イオンであることを特徴
とする半導体素子のトランジスター製造方法。10. A Section 8, the source and drain impurity ions, when manufacturing PMOS transistor is a P + type impurity ions, whereas, in the case of manufacturing the NMOS transistors, N + type A method for manufacturing a transistor of a semiconductor device, characterized in that the impurity ion is
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR95-11225 | 1995-05-09 | ||
| KR1019950011225A KR0146525B1 (en) | 1995-05-09 | 1995-05-09 | Method for manufacturing thin film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306923A true JPH08306923A (en) | 1996-11-22 |
Family
ID=19413930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8113675A Pending JPH08306923A (en) | 1995-05-09 | 1996-05-08 | Method for manufacturing transistor of semiconductor device |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH08306923A (en) |
| KR (1) | KR0146525B1 (en) |
| CN (1) | CN1050691C (en) |
| TW (1) | TW371783B (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667216B2 (en) | 1999-05-14 | 2003-12-23 | Matsushita Electronics Corporation | Semiconductor device and method of fabricating the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429873B1 (en) * | 2001-07-19 | 2004-05-04 | 삼성전자주식회사 | MOS transistor and forming method thereof |
| ATE455366T1 (en) * | 2003-10-17 | 2010-01-15 | Imec | METHOD FOR PRODUCING A SEMICONDUCTOR SUBSTRATE HAVING A LAYER STRUCTURE OF ACTIVATED DOPANTS |
| US20070037326A1 (en) * | 2005-08-09 | 2007-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow source/drain regions for CMOS transistors |
| CN102148245B (en) * | 2010-02-10 | 2016-09-28 | 上海华虹宏力半导体制造有限公司 | intrinsic MOS transistor and forming method thereof |
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| JPH05136404A (en) * | 1991-04-22 | 1993-06-01 | Mitsubishi Electric Corp | Semiconductor device and its manufacture |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06302824A (en) * | 1993-02-16 | 1994-10-28 | Sanyo Electric Co Ltd | Thin-film transistor and its manufacture |
-
1995
- 1995-05-09 KR KR1019950011225A patent/KR0146525B1/en not_active IP Right Cessation
-
1996
- 1996-05-08 TW TW085105472A patent/TW371783B/en active
- 1996-05-08 JP JP8113675A patent/JPH08306923A/en active Pending
- 1996-05-09 CN CN96110002A patent/CN1050691C/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR0146525B1 (en) | 1998-11-02 |
| CN1050691C (en) | 2000-03-22 |
| KR960043050A (en) | 1996-12-21 |
| TW371783B (en) | 1999-10-11 |
| CN1146627A (en) | 1997-04-02 |
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