JPH08306923A - 半導体素子のトランジスター製造方法 - Google Patents
半導体素子のトランジスター製造方法Info
- Publication number
- JPH08306923A JPH08306923A JP8113675A JP11367596A JPH08306923A JP H08306923 A JPH08306923 A JP H08306923A JP 8113675 A JP8113675 A JP 8113675A JP 11367596 A JP11367596 A JP 11367596A JP H08306923 A JPH08306923 A JP H08306923A
- Authority
- JP
- Japan
- Prior art keywords
- manufacturing
- impurity ions
- transistor
- source
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 41
- 238000000034 method Methods 0.000 title claims description 27
- 239000004065 semiconductor Substances 0.000 title claims description 27
- 239000012535 impurity Substances 0.000 claims abstract description 58
- 150000002500 ions Chemical class 0.000 claims abstract description 49
- 239000000758 substrate Substances 0.000 claims abstract description 23
- 125000006850 spacer group Chemical group 0.000 claims abstract description 14
- 229910021417 amorphous silicon Inorganic materials 0.000 claims abstract description 12
- -1 LDD ions Chemical class 0.000 claims abstract description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 13
- 238000010438 heat treatment Methods 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 5
- 229920005591 polysilicon Polymers 0.000 abstract description 5
- 230000005465 channeling Effects 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 abstract 1
- 229910052796 boron Inorganic materials 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 239000012466 permeate Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/022—Manufacture or treatment of FETs having insulated gates [IGFET] having lightly-doped source or drain extensions selectively formed at the sides of the gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0223—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate
- H10D30/0227—Manufacture or treatment of FETs having insulated gates [IGFET] having source and drain regions or source and drain extensions self-aligned to sides of the gate having both lightly-doped source and drain extensions and source and drain regions self-aligned to the sides of the gate, e.g. lightly-doped drain [LDD] MOSFET or double-diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/0123—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs
- H10D84/0126—Integrating together multiple components covered by H10D12/00 or H10D30/00, e.g. integrating multiple IGBTs the components including insulated gates, e.g. IGFETs
- H10D84/013—Manufacturing their source or drain regions, e.g. silicided source or drain regions
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】チャネリング現象を抑制し、且つ、浅い接合領
域を形成して、素子の信頼性を向上することができるよ
うにした半導体素子のトランジスター製造方法を提供す
ることに目的がある。 【解決手段】４価の不純物イオンを注入してシリコン基
板のソース及びドレーン領域が形成される部位に非晶質
シリコン層を形成する。
域を形成して、素子の信頼性を向上することができるよ
うにした半導体素子のトランジスター製造方法を提供す
ることに目的がある。 【解決手段】４価の不純物イオンを注入してシリコン基
板のソース及びドレーン領域が形成される部位に非晶質
シリコン層を形成する。
Description
【０００１】本発明は、半導体素子のトランジスター製
造方法に関するものであり、特に４価の不純物イオンを
注入して、シリコン基板のソース及びドレーン領域が形
成される部位のシリコンを非晶質化した後、ソース及び
ドレーン領域形成工程を実施することによりチャネリン
グ現象を抑制し、浅い接合領域(shallow junction)を形
成して、素子の信頼性を向上させるようにした半導体素
子のトランジスター製造方法に関するものである。
造方法に関するものであり、特に４価の不純物イオンを
注入して、シリコン基板のソース及びドレーン領域が形
成される部位のシリコンを非晶質化した後、ソース及び
ドレーン領域形成工程を実施することによりチャネリン
グ現象を抑制し、浅い接合領域(shallow junction)を形
成して、素子の信頼性を向上させるようにした半導体素
子のトランジスター製造方法に関するものである。
【０００２】一般的に、半導体素子が高集積化及び小型
化されるにつれて、ゲートのチャネルの長さも短くな
る。0.5 μm 以下の短いチャネルを持つ半導体素子を製
造するにあたり、チャネリング現象を抑制し、駆動能力
を高めるためには、深さが浅く、抵抗が低い接合部を形
成しなければならない。
化されるにつれて、ゲートのチャネルの長さも短くな
る。0.5 μm 以下の短いチャネルを持つ半導体素子を製
造するにあたり、チャネリング現象を抑制し、駆動能力
を高めるためには、深さが浅く、抵抗が低い接合部を形
成しなければならない。
【０００３】図１Ａ乃至図１Ｃは、従来の半導体素子の
トランジスター製造方法を説明するため図示した素子の
断面図である。
トランジスター製造方法を説明するため図示した素子の
断面図である。
【０００４】図１Ａは、シリコン基板(1) 上にゲート酸
化膜(2) を形成し、ゲート酸化膜(2) 上にポリシリコン
を蒸着した後、ゲート電極マスク（図示していない）を
使用したリソグラフィ工程及びポリシリコンエッチング
工程によりゲート電極(3) を形成した後、ＬＤＤ(Light
ly Doped Drain) イオン注入工程を実施した状態の断面
図である。
化膜(2) を形成し、ゲート酸化膜(2) 上にポリシリコン
を蒸着した後、ゲート電極マスク（図示していない）を
使用したリソグラフィ工程及びポリシリコンエッチング
工程によりゲート電極(3) を形成した後、ＬＤＤ(Light
ly Doped Drain) イオン注入工程を実施した状態の断面
図である。
【０００５】上記ＬＤＤイオンは、ＰＭＯＳトランジス
ターを製造する場合には、Ｐ- タイプの不純物イオンを
注入し、一方、ＮＭＯＳトランジスターを製造する場合
はＮ - タイプの不純物イオンを注入することになる。
ターを製造する場合には、Ｐ- タイプの不純物イオンを
注入し、一方、ＮＭＯＳトランジスターを製造する場合
はＮ - タイプの不純物イオンを注入することになる。
【０００６】図１Ｂは、ゲート電極(3) の側壁に酸化膜
スペーサを形成しゲート電極(3) 及び酸化膜スペーサ
(4) を含む全体構造上に犠牲酸化膜(5) を形成した後、
ソース及びドレーン不純物イオン注入工程を実施した状
態の断面図である。
スペーサを形成しゲート電極(3) 及び酸化膜スペーサ
(4) を含む全体構造上に犠牲酸化膜(5) を形成した後、
ソース及びドレーン不純物イオン注入工程を実施した状
態の断面図である。
【０００７】上記ソース及びドレーン不純物イオンは、
ＰＭＯＳトランジスターを製造する場合には、Ｐ+ タイ
プの不純物イオンを注入し、一方、ＮＭＯＳトランジス
ターを製造する場合には、Ｎ+ タイプの不純物イオンを
注入することになる。
ＰＭＯＳトランジスターを製造する場合には、Ｐ+ タイ
プの不純物イオンを注入し、一方、ＮＭＯＳトランジス
ターを製造する場合には、Ｎ+ タイプの不純物イオンを
注入することになる。
【０００８】図１Ｃは、犠牲酸化膜(sacrifice oxide l
ayer;5) を除去し、熱処理工程を実施することにより上
記工程で注入したＬＤＤイオンとソース及びドレーン不
純物イオンをシリコン基板(1) 内部に拡散させてＬＤＤ
領域(6) とソース及びドレーン領域(7) を形成した状態
の断面図である。
ayer;5) を除去し、熱処理工程を実施することにより上
記工程で注入したＬＤＤイオンとソース及びドレーン不
純物イオンをシリコン基板(1) 内部に拡散させてＬＤＤ
領域(6) とソース及びドレーン領域(7) を形成した状態
の断面図である。
【０００９】上記において、ＰＭＯＳトランジスターの
接合部を形成する場合、不純物イオンとしては、主に、
ホウ素イオンを使用するが、このホウ素イオンの早い拡
散特性のため、接合部の深さが0.2 乃至0.3 μm になり
浅い接合部が形成できず、ＢＦ2 イオンを使用する場合
フッ素イオンがゲート酸化膜に浸透してゲート酸化膜の
膜質を劣化させる問題がある。
接合部を形成する場合、不純物イオンとしては、主に、
ホウ素イオンを使用するが、このホウ素イオンの早い拡
散特性のため、接合部の深さが0.2 乃至0.3 μm になり
浅い接合部が形成できず、ＢＦ2 イオンを使用する場合
フッ素イオンがゲート酸化膜に浸透してゲート酸化膜の
膜質を劣化させる問題がある。
【００１０】ＮＭＯＳトランジスターの接合部を形成す
る場合、不純物イオンとしてホウ素より重量が重い砒素
（Ａｓ）或は燐（Ｐ）イオンを注入して、形成するため
浅い接合部を形成することが容易ではあるが半導体素子
が集積化及び小型化されるにつれて浅い接合部領域を確
保することが難しいという短所がある。
る場合、不純物イオンとしてホウ素より重量が重い砒素
（Ａｓ）或は燐（Ｐ）イオンを注入して、形成するため
浅い接合部を形成することが容易ではあるが半導体素子
が集積化及び小型化されるにつれて浅い接合部領域を確
保することが難しいという短所がある。
【００１１】従って、本発明は、ソース及びドレーン領
域が形成される部位のシリコン基板に、４価の不純物イ
オンを注入してその部分を非晶質化した後、ソース及び
ドレーン領域形成工程を実施することにより、上記の短
所を解消することができる半導体素子のトランジスター
製造方法を提供することにその目的がある。
域が形成される部位のシリコン基板に、４価の不純物イ
オンを注入してその部分を非晶質化した後、ソース及び
ドレーン領域形成工程を実施することにより、上記の短
所を解消することができる半導体素子のトランジスター
製造方法を提供することにその目的がある。
【００１２】上記した目的を達成するための本発明は、
シリコン基板上にゲート電極を形成する段階と、上記段
階から、シリコン基板のソース及びドレーン領域が形成
される部位に、不純物イオンを注入して非晶質シリコン
層を形成する段階と、上記段階から、ＬＤＤイオン注入
工程を実施する段階と、上記段階から、ゲート電極の側
壁に酸化膜スペーサを形成し、上記ゲート電極及び酸化
膜スペーサを含む全体構造上に、ソース及びドレーン不
純物イオン注入工程を実施する段階と、上記段階から、
熱処理工程を実施して、ＬＤＤ構造を持つ接合部を形成
する段階からなることを特徴とする。
シリコン基板上にゲート電極を形成する段階と、上記段
階から、シリコン基板のソース及びドレーン領域が形成
される部位に、不純物イオンを注入して非晶質シリコン
層を形成する段階と、上記段階から、ＬＤＤイオン注入
工程を実施する段階と、上記段階から、ゲート電極の側
壁に酸化膜スペーサを形成し、上記ゲート電極及び酸化
膜スペーサを含む全体構造上に、ソース及びドレーン不
純物イオン注入工程を実施する段階と、上記段階から、
熱処理工程を実施して、ＬＤＤ構造を持つ接合部を形成
する段階からなることを特徴とする。
【００１３】以下、添付した図面を参照して本発明の第
１実施例を詳細に説明する。
１実施例を詳細に説明する。
【００１４】図２Ａ乃至図２Ｅは、本発明による半導体
素子のトランジスター製造方法を説明するために図示し
た素子の断面図である。
素子のトランジスター製造方法を説明するために図示し
た素子の断面図である。
【００１５】図２Ａは、シリコン基板(1) 上にゲート酸
化膜(2) を形成し、ゲート酸化膜(2) 上にポリシリコン
を蒸着した後、ゲート電極用マスク（図示されていな
い）を使用したリソグラフィ工程及びポリシリコンエッ
チング工程でゲート電極(3) を形成した状態の断面図で
ある。
化膜(2) を形成し、ゲート酸化膜(2) 上にポリシリコン
を蒸着した後、ゲート電極用マスク（図示されていな
い）を使用したリソグラフィ工程及びポリシリコンエッ
チング工程でゲート電極(3) を形成した状態の断面図で
ある。
【００１６】図２Ｂは、上記段階から、ソース及びドレ
ーン領域が形成される部位のシリコン基板(1) に、イオ
ン注入工程を通じて４価の不純物を注入して非晶質シリ
コン層(8) を形成した状態の断面図である。
ーン領域が形成される部位のシリコン基板(1) に、イオ
ン注入工程を通じて４価の不純物を注入して非晶質シリ
コン層(8) を形成した状態の断面図である。
【００１７】図２Ｃは、上記段階において、ＬＤＤイオ
ン注入工程を実施し、非晶質シリコン層(8) にＬＤＤ領
域(6) を形成した状態の断面図である。
ン注入工程を実施し、非晶質シリコン層(8) にＬＤＤ領
域(6) を形成した状態の断面図である。
【００１８】上記において、ＬＤＤイオンはＰＭＯＳト
ランジスターを製造する場合には、Ｐ- タイプの不純物
イオンを注入し、一方、ＮＭＯＳトランジスターを製造
する場合には、Ｎ- タイプの不純物イオンを注入するこ
とになる。
ランジスターを製造する場合には、Ｐ- タイプの不純物
イオンを注入し、一方、ＮＭＯＳトランジスターを製造
する場合には、Ｎ- タイプの不純物イオンを注入するこ
とになる。
【００１９】図２Ｄは、ゲート電極(3) の側壁に酸化膜
スペーサ(4) を形成し、ゲート電極(3) 及び酸化膜スペ
ーサ(4) を含む全体構造上にソース及びドレーン不純物
イオン注入工程を実施して、ソース及びドレーン領域
(7) を形成した状態の断面図である。
スペーサ(4) を形成し、ゲート電極(3) 及び酸化膜スペ
ーサ(4) を含む全体構造上にソース及びドレーン不純物
イオン注入工程を実施して、ソース及びドレーン領域
(7) を形成した状態の断面図である。
【００２０】上記において、ソース及びドレーン不純物
イオンはＰＭＯＳトランジスターを製造する場合には、
Ｐ+ タイプの不純物イオンを注入し、一方、ＮＭＯＳト
ランジスターを製造する場合には、Ｎ+ タイプの不純物
イオンを注入することになる。
イオンはＰＭＯＳトランジスターを製造する場合には、
Ｐ+ タイプの不純物イオンを注入し、一方、ＮＭＯＳト
ランジスターを製造する場合には、Ｎ+ タイプの不純物
イオンを注入することになる。
【００２１】図２Ｅは、熱処理工程を実施し、ＬＤＤ領
域(6) とソース及びドレーン領域(7) の不純物を拡散さ
せ、トランジスターの接合部(9) を形成したことを図示
した。
域(6) とソース及びドレーン領域(7) の不純物を拡散さ
せ、トランジスターの接合部(9) を形成したことを図示
した。
【００２２】第２実施例として、シリコン基板上にゲー
ト電極を形成する段階と、上記段階から、シリコン基板
のソース及びドレーン領域が形成される部位に不純物イ
オンを注入して、非晶質シリコン層を形成する段階と、
上記ゲート電極を含めた全体構造上にソース及びドレー
ン不純物イオン注入工程を実施する段階と、上記段階か
ら、熱処理工程を実施して、接合部を形成する段階から
なることを特徴とする半導体素子のトランジスター製造
方法とすることも可能である。
ト電極を形成する段階と、上記段階から、シリコン基板
のソース及びドレーン領域が形成される部位に不純物イ
オンを注入して、非晶質シリコン層を形成する段階と、
上記ゲート電極を含めた全体構造上にソース及びドレー
ン不純物イオン注入工程を実施する段階と、上記段階か
ら、熱処理工程を実施して、接合部を形成する段階から
なることを特徴とする半導体素子のトランジスター製造
方法とすることも可能である。
【００２３】上記において、ソース及びドレーン不純物
イオンはＰＭＯＳトランジスターを製造する場合には、
Ｐ+ タイプの不純物イオンを注入し、一方、ＮＭＯＳト
ランジスターを製造する場合は、Ｎ+ タイプの不純物イ
オンを注入することになる。
イオンはＰＭＯＳトランジスターを製造する場合には、
Ｐ+ タイプの不純物イオンを注入し、一方、ＮＭＯＳト
ランジスターを製造する場合は、Ｎ+ タイプの不純物イ
オンを注入することになる。
【００２４】第３実施例として、シリコン基板上にゲー
ト電極を形成する段階と、上記段階から、シリコン基板
のソース及びドレーン領域が形成される部位に不純物イ
オンを注入して非晶質シリコン層を形成する段階と、上
記段階から、ゲート電極の側壁に酸化膜スペーサを形成
し、上記ゲート電極及び酸化膜スペーサを含む全体構造
上に、ソース及びドレーン不純物イオン注入工程を実施
する段階と、上記段階から、熱処理工程を実施して接合
部を形成する段階からなることを特徴とする半導体素子
のトランジスター製造方法も可能である。
ト電極を形成する段階と、上記段階から、シリコン基板
のソース及びドレーン領域が形成される部位に不純物イ
オンを注入して非晶質シリコン層を形成する段階と、上
記段階から、ゲート電極の側壁に酸化膜スペーサを形成
し、上記ゲート電極及び酸化膜スペーサを含む全体構造
上に、ソース及びドレーン不純物イオン注入工程を実施
する段階と、上記段階から、熱処理工程を実施して接合
部を形成する段階からなることを特徴とする半導体素子
のトランジスター製造方法も可能である。
【００２５】上記において、ソース及びドレーン不純物
イオンは、ＰＭＯＳトランジスターを製造する場合に
は、Ｐ+ タイプの不純物イオンを注入し、一方、ＮＭＯ
Ｓトランジスターを製造する場合には、Ｎ+ タイプの不
純物を注入することになる。
イオンは、ＰＭＯＳトランジスターを製造する場合に
は、Ｐ+ タイプの不純物イオンを注入し、一方、ＮＭＯ
Ｓトランジスターを製造する場合には、Ｎ+ タイプの不
純物を注入することになる。
【００２６】上記した如く、本発明は、ソース及びドレ
ーン領域が形成される部位のシリコン基板に、４価の不
純物イオンを注入して非晶質化した後、ソース及びドレ
ーン領域形成工程を実施することにより、半導体素子の
チャネリング現象を抑制し、且つ、浅い接合領域の形成
が可能になるので、素子の信頼性向上にも卓越した効果
がある。
ーン領域が形成される部位のシリコン基板に、４価の不
純物イオンを注入して非晶質化した後、ソース及びドレ
ーン領域形成工程を実施することにより、半導体素子の
チャネリング現象を抑制し、且つ、浅い接合領域の形成
が可能になるので、素子の信頼性向上にも卓越した効果
がある。
【図１】 図１Ａ乃至図１Ｃは従来の半導体素子置トラ
ンジスター製造方法を説明するため図示した素子の断面
図。
ンジスター製造方法を説明するため図示した素子の断面
図。
【図２】 図２Ａ乃至図２Ｅは本発明による半導体素子
のトランジスター製造方法を説明するため図示した素子
の断面図。
のトランジスター製造方法を説明するため図示した素子
の断面図。
１：シリコン基板 ２：ゲート酸化膜 ３：ゲート電極 ４：酸化膜スペーサ ５：犠牲酸化膜 ６：ＬＤＤ領域 ７：ソース及びドレーン ８：非晶質シリコン
層 ９：接合部
層 ９：接合部
Claims (10)
- 【請求項１】半導体素子のトランジスター製造方法にお
いて、 シリコン基板上にゲート電極を形成する段階と、 上記段階から、シリコン基板のソース及びドレーン領域
が形成される部位に不純物イオンを注入して非晶質シリ
コン層を形成する段階と、 上記段階から、ＬＤＤイオン注入工程を実施する段階
と、 上記段階から、ゲート電極の側壁に酸化膜スペーサを形
成し、上記ゲート電極及び酸化膜スペーサを含めた全体
構造上に、ソース及びドレーン不純物イオン注入工程を
実施する段階と、 上記段階から、熱処理工程を実施して、ＬＤＤ構造をも
つ接合部を形成する段階とからなることを特徴とする半
導体素子のトランジスター製造方法。 - 【請求項２】第１項において、 上記非晶質シリコン層を形成するために注入する不純物
イオンは、４価の不純物イオンであることを特徴とする
半導体素子のトランジスター製造方法。 - 【請求項３】第１項において、 上記ＬＤＤイオンは、ＰＭＯＳトランジスターを製造す
る場合には、Ｐ- タイプの不純物イオンであり、一方、
ＮＭＯＳトランジスターを製造する場合は、Ｎ - タイプ
の不純物イオンであることを特徴とする半導体素子のト
ランジスター製造方法。 - 【請求項４】第１項において、 上記ソース及びドレーン不純物イオンは、ＰＭＯＳトラ
ンジスターを製造する場合には、Ｐ+ タイプの不純物イ
オンであり、一方、ＮＭＯＳトランジスターを製造する
場合は、Ｎ+ タイプのイオンであることを特徴とする半
導体素子のトランジスター製造方法。 - 【請求項５】半導体素子のトランジスター製造方法にお
いて、 シリコン基板上にゲート電極を形成する段階と、 上記段階から、シリコン基板のソース及びドレーン領域
が形成される部位に不純物イオンを注入して非晶質シリ
コン層を形成する段階と、 上記ゲート電極を含む全体構造上に、ソース及びドレー
ン不純物イオン注入工程を実施する段階と、 上記段階から、熱処理工程を実施して、接合部を形成す
る段階からなることを特徴とする半導体素子のトランジ
スター製造方法。 - 【請求項６】第５項において、 上記非晶質シリコン層を形成するため注入する不純物イ
オンは、４価の不純物イオンであることを特徴とする半
導体素子のトランジスター製造方法。 - 【請求項７】第５項において、 上記ソース及びドレーン不純物イオンはＰＭＯＳトラン
ジスターを製造する場合には、Ｐ+ タイプの不純物イオ
ンであり、一方ＮＭＯＳトランジスターを製造する場合
は、Ｎ+ タイプの不純物イオンであることを特徴とする
半導体素子のトランジスター製造方法。 - 【請求項８】半導体素子のトランジスター製造方法にお
いて、 シリコン基板上にゲート電極を形成する段階と、 上記段階から、シリコン基板のソース及びドレーン領域
が形成される部位に不純物イオンを注入して非晶質シリ
コン層を形成する段階と、 上記段階から、ゲート電極の側壁に酸化膜スペーサを形
成し、上記ゲート電極及び酸化膜スペーサを含む全体構
造上に、ソース及びドレーン不純物イオン注入工程を実
施する段階と、 上記段階から、熱処理工程を実施して接合部を形成する
段階からなることを特徴とする半導体素子のトランジス
ター製造方法。 - 【請求項９】第８項において、 上記非晶質シリコン層を形成するため注入する不純物イ
オンは、４価の不純物イオンであることを特徴とする半
導体素子のトランジスター製造方法。 - 【請求項１０】第８項において、 上記ソース及びドレーン不純物イオンは、ＰＭＯＳトラ
ンジスターを製造する場合には、Ｐ+ タイプの不純物イ
オンであり、一方、ＮＭＯＳトランジスターを製造する
場合には、Ｎ+ タイプの不純物イオンであることを特徴
とする半導体素子のトランジスター製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950011225A KR0146525B1 (ko) | 1995-05-09 | 1995-05-09 | 반도체 소자의 트랜지스터 제조방법 |
| KR95-11225 | 1995-05-09 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08306923A true JPH08306923A (ja) | 1996-11-22 |
Family
ID=19413930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8113675A Pending JPH08306923A (ja) | 1995-05-09 | 1996-05-08 | 半導体素子のトランジスター製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH08306923A (ja) |
| KR (1) | KR0146525B1 (ja) |
| CN (1) | CN1050691C (ja) |
| TW (1) | TW371783B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667216B2 (en) | 1999-05-14 | 2003-12-23 | Matsushita Electronics Corporation | Semiconductor device and method of fabricating the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100429873B1 (ko) * | 2001-07-19 | 2004-05-04 | 삼성전자주식회사 | 모스 트랜지스터 및 그 형성방법 |
| ATE455366T1 (de) * | 2003-10-17 | 2010-01-15 | Imec | Verfahren zur herstellung eines halbleitersubstrats mit einer schichtstruktur von aktivierten dotierungsstoffen |
| US20070037326A1 (en) * | 2005-08-09 | 2007-02-15 | Taiwan Semiconductor Manufacturing Company, Ltd. | Shallow source/drain regions for CMOS transistors |
| CN102148245B (zh) * | 2010-02-10 | 2016-09-28 | 上海华虹宏力半导体制造有限公司 | 本征mos晶体管及其形成方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155720A (ja) * | 1986-12-19 | 1988-06-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH04158529A (ja) * | 1990-10-23 | 1992-06-01 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH05136404A (ja) * | 1991-04-22 | 1993-06-01 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06302824A (ja) * | 1993-02-16 | 1994-10-28 | Sanyo Electric Co Ltd | 薄膜トランジスタおよびその製造方法 |
-
1995
- 1995-05-09 KR KR1019950011225A patent/KR0146525B1/ko not_active IP Right Cessation
-
1996
- 1996-05-08 JP JP8113675A patent/JPH08306923A/ja active Pending
- 1996-05-08 TW TW085105472A patent/TW371783B/zh active
- 1996-05-09 CN CN96110002A patent/CN1050691C/zh not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63155720A (ja) * | 1986-12-19 | 1988-06-28 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
| JPH04158529A (ja) * | 1990-10-23 | 1992-06-01 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
| JPH05136404A (ja) * | 1991-04-22 | 1993-06-01 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6667216B2 (en) | 1999-05-14 | 2003-12-23 | Matsushita Electronics Corporation | Semiconductor device and method of fabricating the same |
| US6921933B2 (en) | 1999-05-14 | 2005-07-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1146627A (zh) | 1997-04-02 |
| CN1050691C (zh) | 2000-03-22 |
| TW371783B (en) | 1999-10-11 |
| KR960043050A (ko) | 1996-12-21 |
| KR0146525B1 (ko) | 1998-11-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100393216B1 (ko) | 엘디디 구조를 갖는 모오스 트랜지스터의 제조방법 | |
| US5296401A (en) | MIS device having p channel MOS device and n channel MOS device with LDD structure and manufacturing method thereof | |
| JP2663402B2 (ja) | Ｃｍｏｓ集積回路デバイスの製造方法 | |
| JPH08288508A (ja) | エピタキシャルチャネルｍｏｓトランジスタ及びその製造方法 | |
| JPH08306923A (ja) | 半導体素子のトランジスター製造方法 | |
| KR100242379B1 (ko) | 수직찬넬 mosfet 및 그 제조방법 | |
| KR100187680B1 (ko) | 반도체 소자의 제조방법 | |
| KR0146522B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| JPH09191106A (ja) | 半導体装置およびその製造方法 | |
| KR100320436B1 (ko) | 모스팻(ｍｏｓｆｅｔ) 제조방법 | |
| JP2003249567A (ja) | 半導体装置 | |
| KR0184938B1 (ko) | 반도체 소자의 제조방법 | |
| JPS63275179A (ja) | Ｍｉｓ型半導体集積回路装置 | |
| JPH07153940A (ja) | 電界効果型トランジスタの製造方法 | |
| JP3344162B2 (ja) | 電界効果型半導体装置の製造方法 | |
| JPH06350086A (ja) | 半導体装置の製造方法 | |
| JPS6039868A (ja) | 半導体装置の製造方法 | |
| KR100600243B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100356784B1 (ko) | 미세선폭의상보형트랜지스터(cmosfet)제조방법 | |
| JPH04346476A (ja) | Ｍｏｓ型ｆｅｔの製造方法 | |
| KR100374543B1 (ko) | 반도체소자제조방법 | |
| JP2001156289A (ja) | 絶縁ゲート型半導体装置の製造方法 | |
| JPH05144839A (ja) | 半導体装置の製造方法 | |
| JPH06216379A (ja) | 半導体装置及びその製造方法 | |
| JPS6358872A (ja) | Ｍｏｓ型半導体装置およびその製造方法 |