JPH07113726B2 - 薄膜トランジスタマトリクスの製造方法 - Google Patents
薄膜トランジスタマトリクスの製造方法Info
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- JPH07113726B2 JPH07113726B2 JP427489A JP427489A JPH07113726B2 JP H07113726 B2 JPH07113726 B2 JP H07113726B2 JP 427489 A JP427489 A JP 427489A JP 427489 A JP427489 A JP 427489A JP H07113726 B2 JPH07113726 B2 JP H07113726B2
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- 239000010409 thin film Substances 0.000 title claims description 15
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 239000011159 matrix material Substances 0.000 title claims description 11
- 239000010408 film Substances 0.000 claims description 31
- 239000010410 layer Substances 0.000 claims description 30
- 229910052751 metal Inorganic materials 0.000 claims description 7
- 239000002184 metal Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 239000002356 single layer Substances 0.000 claims description 5
- 238000002844 melting Methods 0.000 claims 2
- 230000008018 melting Effects 0.000 claims 2
- 239000003870 refractory metal Substances 0.000 description 13
- 238000000034 method Methods 0.000 description 11
- 239000000126 substance Substances 0.000 description 8
- 239000004973 liquid crystal related substance Substances 0.000 description 4
- 239000011521 glass Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910018487 Ni—Cr Inorganic materials 0.000 description 1
- 239000002253 acid Substances 0.000 description 1
- 239000012670 alkaline solution Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】 〔概要〕 薄膜トランジスタマトリクスのバスライン製造方法、特
に化学的・機械的強度の強い低抵抗ゲートバスラインの
製造方法に関し、 低抵抗層材料としてAlを使用した場合でも、低抵抗層が
化学薬品に侵されることがなく、また、Ｐ−CVD法によ
る成膜を行なってもAlとの反応を生じることのない低抵
抗ゲートバスラインの製造方法を提供することを目的と
し、 絶縁性基板上にマトリクス配設された複数の薄膜トラン
ジスタマトリクスを有する構成において、 同一列上に並んだ薄膜トランジスタのゲート電極同士を
ゲートバスラインによって共通接続するに際し、 あらかじめ前記ゲートバスラインの配設予定パターンに
沿ってパターニングされた低抵抗金属層で当該ゲートバ
スラインの一部となる下層ラインを形成した後、 前記ゲート電極の配設予定部位に対応して当該ゲート電
極となる高融点金属膜を、前記ゲートバスの下層ライン
上に延在してそれを被覆するパターンで形成し、 高融点金属膜から成る単層構成のゲート電極を、その延
在部で被覆された二層構成のゲートバスラインに接続す
るようにした薄膜トランジスタマトリクスの製造方法で
ある。
に化学的・機械的強度の強い低抵抗ゲートバスラインの
製造方法に関し、 低抵抗層材料としてAlを使用した場合でも、低抵抗層が
化学薬品に侵されることがなく、また、Ｐ−CVD法によ
る成膜を行なってもAlとの反応を生じることのない低抵
抗ゲートバスラインの製造方法を提供することを目的と
し、 絶縁性基板上にマトリクス配設された複数の薄膜トラン
ジスタマトリクスを有する構成において、 同一列上に並んだ薄膜トランジスタのゲート電極同士を
ゲートバスラインによって共通接続するに際し、 あらかじめ前記ゲートバスラインの配設予定パターンに
沿ってパターニングされた低抵抗金属層で当該ゲートバ
スラインの一部となる下層ラインを形成した後、 前記ゲート電極の配設予定部位に対応して当該ゲート電
極となる高融点金属膜を、前記ゲートバスの下層ライン
上に延在してそれを被覆するパターンで形成し、 高融点金属膜から成る単層構成のゲート電極を、その延
在部で被覆された二層構成のゲートバスラインに接続す
るようにした薄膜トランジスタマトリクスの製造方法で
ある。
本発明は、薄膜トランジスタマトリクスのバスライン製
造に係り、特に化学的・機械的強度の強い低抵抗ゲート
バスラインの製造に関する。
造に係り、特に化学的・機械的強度の強い低抵抗ゲート
バスラインの製造に関する。
薄膜トランジスターマトリックス型液晶表示装置は、表
示容量が増大してもコントラストや視野角の低下がな
く、ポケットTV等の用途において実用化が始まってお
り、更に表示面積の大型化および画質の向上が要求され
るに伴って、液晶表示装置の素子数およびバスライン数
が増大し、バスラインの低抵抗化が必要となる。
示容量が増大してもコントラストや視野角の低下がな
く、ポケットTV等の用途において実用化が始まってお
り、更に表示面積の大型化および画質の向上が要求され
るに伴って、液晶表示装置の素子数およびバスライン数
が増大し、バスラインの低抵抗化が必要となる。
このような液晶表示パネルを無欠陥で形成する為には、
ゲート電極を形成する際に使用したレジスト膜の残渣等
を完全に除去する必要がある。また、バスラインを低抵
抗化するには、Al（アルミニウム）のような金属を用い
ればよいが、Alは化学的強度が弱く、レジスト剥離液等
に侵されやすいため、これを処理する際に種々の制約が
生じる。更に、Al膜上にプラズマ化学気相成長（Ｐ−CV
D）法等による化学成長を行うと、Alと反応して抵抗が
高くなるという問題が生じる。
ゲート電極を形成する際に使用したレジスト膜の残渣等
を完全に除去する必要がある。また、バスラインを低抵
抗化するには、Al（アルミニウム）のような金属を用い
ればよいが、Alは化学的強度が弱く、レジスト剥離液等
に侵されやすいため、これを処理する際に種々の制約が
生じる。更に、Al膜上にプラズマ化学気相成長（Ｐ−CV
D）法等による化学成長を行うと、Alと反応して抵抗が
高くなるという問題が生じる。
このようにAlを低抵抗層として用いることは現状では様
々な問題があるが、液晶表示装置を大型化，高画質化す
るには、バスラインの低抵抗層としてAlを使用可能とす
ることが強く要望されている。
々な問題があるが、液晶表示装置を大型化，高画質化す
るには、バスラインの低抵抗層としてAlを使用可能とす
ることが強く要望されている。
従来の低抵抗ゲートバスラインの形成方法を第３図
（ａ）〜（ｆ）に示す。なお、同図（ａ），（ｂ），
（ｄ），（ｅ）は同図（ｃ），（ｆ）に示すＡ−Ａ矢視
部断面図である。
（ａ）〜（ｆ）に示す。なお、同図（ａ），（ｂ），
（ｄ），（ｅ）は同図（ｃ），（ｆ）に示すＡ−Ａ矢視
部断面図である。
ガラス基板１上にゲート電極ＧとなるTi膜２のような金
属膜を成膜し〔同図（ａ）参照〕、これをパターニング
してゲート電極ＧとゲートバスラインGBを形成する〔同
図（ｂ），（ｃ）参照〕。
属膜を成膜し〔同図（ａ）参照〕、これをパターニング
してゲート電極ＧとゲートバスラインGBを形成する〔同
図（ｂ），（ｃ）参照〕。
次に低抵抗層となる電極膜としてAl膜３を成膜し〔同図
（ｄ）参照〕、これをゲートバスラインGB上にのみ低抵
抗層３として残留させ、その他の部分をエッチング除去
する〔同図（ｅ），（ｆ）参照〕。
（ｄ）参照〕、これをゲートバスラインGB上にのみ低抵
抗層３として残留させ、その他の部分をエッチング除去
する〔同図（ｅ），（ｆ）参照〕。
以上により低抵抗ゲートバスラインGBが完成する。
しかし、上記工程により薄膜トランジスタ（TFT）マト
リクスの低抵抗ゲートバスランイを形成しようとする
と、マスクとして用いたレジスト膜の残渣を完全に除去
する為に、レジスト剥離液としてアルカリ溶液あるいは
酸系の溶液を使った場合に、Alが侵されるという問題が
ある。又、絶縁膜をプラズマ化学気相成長（Ｐ−CVD）
法により形成する場合に、Alと反応し抵抗が高くなると
いう問題がある。
リクスの低抵抗ゲートバスランイを形成しようとする
と、マスクとして用いたレジスト膜の残渣を完全に除去
する為に、レジスト剥離液としてアルカリ溶液あるいは
酸系の溶液を使った場合に、Alが侵されるという問題が
ある。又、絶縁膜をプラズマ化学気相成長（Ｐ−CVD）
法により形成する場合に、Alと反応し抵抗が高くなると
いう問題がある。
そこで本発明においては、低抵抗層材料としてAlを使用
した場合でも、低抵抗層が化学薬品に侵されることのな
い、また、Ｐ−CVD法による成膜を行なってもAlとの反
応を生じることない低抵抗ゲートバスラインの製造方法
を提供することを目的とする。
した場合でも、低抵抗層が化学薬品に侵されることのな
い、また、Ｐ−CVD法による成膜を行なってもAlとの反
応を生じることない低抵抗ゲートバスラインの製造方法
を提供することを目的とする。
第１図（ａ），（ｂ）は本発明の構成説明図で、（ａ）
は平面図、（ｂ）は（ａ）のＢ−Ｂ矢視部断面図であ
る。
は平面図、（ｂ）は（ａ）のＢ−Ｂ矢視部断面図であ
る。
本発明は、同一列上に並んだ薄膜トランジスタのゲート
電極同士をゲートバスラインによって共通接続するに際
し、 あらかじめ前記ゲートバスラインの配設予定パターンに
沿ってパターニングされた低抵抗金属層で当該ゲートバ
スラインの一部となる下層ラインを形成した後、 前記ゲート電極の配設予定部位に対応して当該ゲート電
極となる高融点金属膜を、前記ゲートバスの下層ライン
上に延在してそれを被覆するパターンで形成し、 高融点金属膜から成る単層構成のゲート電極を、その延
在部で被覆された二層構成のゲートバスラインに接続す
る。
電極同士をゲートバスラインによって共通接続するに際
し、 あらかじめ前記ゲートバスラインの配設予定パターンに
沿ってパターニングされた低抵抗金属層で当該ゲートバ
スラインの一部となる下層ラインを形成した後、 前記ゲート電極の配設予定部位に対応して当該ゲート電
極となる高融点金属膜を、前記ゲートバスの下層ライン
上に延在してそれを被覆するパターンで形成し、 高融点金属膜から成る単層構成のゲート電極を、その延
在部で被覆された二層構成のゲートバスラインに接続す
る。
上述の如く低抵抗層は高融点金属で完全に覆われている
ため、レジストの剥離工程及びＰ−CVD法等による成膜
工程で侵されることがなく、表面に露出して上記処理に
さらされる高融点金属は、上記処理で薬品に侵された
り、Ｐ−CVD工程で影響を受けることがないので、低抵
抗ゲートバスラインを安定して形成し得る。また、ゲー
ト電極は高融点金属膜の単層で形成されており、後処理
で影響を受けないことは勿論、ゲート電極層を薄くする
ことが可能になり、段差が小さくなって絶縁耐圧が向上
する。
ため、レジストの剥離工程及びＰ−CVD法等による成膜
工程で侵されることがなく、表面に露出して上記処理に
さらされる高融点金属は、上記処理で薬品に侵された
り、Ｐ−CVD工程で影響を受けることがないので、低抵
抗ゲートバスラインを安定して形成し得る。また、ゲー
ト電極は高融点金属膜の単層で形成されており、後処理
で影響を受けないことは勿論、ゲート電極層を薄くする
ことが可能になり、段差が小さくなって絶縁耐圧が向上
する。
以下本発明の一実施例を第２図（ａ）〜（ｆ）により、
その製造方法とともに説明する。なお、同図（ａ），
（ｂ），（ｄ），（ｅ）は、（ｃ），（ｆ）のＣ−Ｃ矢
視部の断面図である。
その製造方法とともに説明する。なお、同図（ａ），
（ｂ），（ｄ），（ｅ）は、（ｃ），（ｆ）のＣ−Ｃ矢
視部の断面図である。
まず、ガラス基板１上にAl膜３を50nm程の厚さにスパッ
タリング法により成膜する〔同図（ａ）参照〕。
タリング法により成膜する〔同図（ａ）参照〕。
次いで上記Al膜３をストライプ状にパターニングして、
低抵抗層10を形成する〔同図（ｂ），（ｃ）参照〕。
低抵抗層10を形成する〔同図（ｂ），（ｃ）参照〕。
その上にスパッタリング法により、高融点金属膜として
例えばTi膜２を50nm程の厚さに成膜する〔同図（ｄ）参
照〕。
例えばTi膜２を50nm程の厚さに成膜する〔同図（ｄ）参
照〕。
上記Ti膜２の不要部をエッチング除去して、図示したよ
うに低抵抗層10の上面および側面を被覆するとともにゲ
ート電極Ｇを導出した高融点金属膜11を形成する〔同図
（ｅ），（ｆ）参照〕。
うに低抵抗層10の上面および側面を被覆するとともにゲ
ート電極Ｇを導出した高融点金属膜11を形成する〔同図
（ｅ），（ｆ）参照〕。
以上により、絶縁性基板１上に形成された低抵抗層10を
下層とし、これを被覆する高融点金属膜11を上層とする
２層構造のゲートバスラインGBが得られる。更に、上層
の高融点金属膜11はゲートバスライン部のみならず、ゲ
ートバスラインから導出されるゲート電極Ｇを併せそな
えた形状にパターニングする。
下層とし、これを被覆する高融点金属膜11を上層とする
２層構造のゲートバスラインGBが得られる。更に、上層
の高融点金属膜11はゲートバスライン部のみならず、ゲ
ートバスラインから導出されるゲート電極Ｇを併せそな
えた形状にパターニングする。
以上により本発明に係る低抵抗化したゲートバスライン
GBおよびこれに接続するゲート電極Ｇが得られる。
GBおよびこれに接続するゲート電極Ｇが得られる。
この後の工程は、通常の逆スタガード型薄膜トランジス
ターの製造工程に従って進めてよく、その途中工程で、
レジストの剥離工程における化学薬品処理およびＰ−CV
D法による成膜工程で、上記低抵抗化したゲートバスラ
インGBは、前述したように侵されることがない。従って
本発明によれば、低抵抗バスラインをそなえたTFTを安
定して製作できる。
ターの製造工程に従って進めてよく、その途中工程で、
レジストの剥離工程における化学薬品処理およびＰ−CV
D法による成膜工程で、上記低抵抗化したゲートバスラ
インGBは、前述したように侵されることがない。従って
本発明によれば、低抵抗バスラインをそなえたTFTを安
定して製作できる。
なお、上記一実施例では高融点金属膜11の材料としてTi
を使用した例を説明したが、これ以外に、Cr,Ta,Ni-Cr,
Mo等を使用することができる。
を使用した例を説明したが、これ以外に、Cr,Ta,Ni-Cr,
Mo等を使用することができる。
以上説明した如く本発明によれば、低抵抗バスラインを
有する薄膜トランジスタマトリクスを、安定且つ容易に
製作できる。また、ゲート電極は高融点金属膜の単層で
形成されており、後処理で影響を受けないことは勿論、
ゲート電極層を薄くすることが可能になり、段差が小さ
くなって絶縁耐圧が向上する。
有する薄膜トランジスタマトリクスを、安定且つ容易に
製作できる。また、ゲート電極は高融点金属膜の単層で
形成されており、後処理で影響を受けないことは勿論、
ゲート電極層を薄くすることが可能になり、段差が小さ
くなって絶縁耐圧が向上する。
第１図（ａ），（ｂ）は本発明の構成説明図、 第２図（ａ）〜（ｆ）は本発明の一実施例説明図、 第３図（ａ）〜（ｆ）は従来のTFTの問題点説明図であ
る。 図において、１は絶縁性基板（ガラス基板）、２はTi
膜、３はAl膜、10は低抵抗層、11は高融点金属膜、Ｇは
ゲート電極、GBはゲートバスラインを示す。
る。 図において、１は絶縁性基板（ガラス基板）、２はTi
膜、３はAl膜、10は低抵抗層、11は高融点金属膜、Ｇは
ゲート電極、GBはゲートバスラインを示す。
Claims (1)
- 【請求項１】絶縁性基板上にマトリクス配設された複数
の薄膜トランジスタマトリクスを有する構成において、 同一列上に並んだ薄膜トランジスタのゲート電極同士を
ゲートバスラインによって共通接続するに際し、 あらかじめ前記ゲートバスラインの配設予定パターンに
沿ってパターニングされた低抵抗金属層で当該ゲートバ
スラインの一部となる下層ラインを形成した後、 前記ゲート電極の配設予定部位に対応して当該ゲート電
極となる高融点金属膜を、前記ゲートバスの下層ライン
上に延在してそれを被覆するパターンで形成し、 高融点金属膜から成る単層構成のゲート電極を、その延
在部で被覆された二層構成のゲートバスラインに接続す
るようにしたことを特徴とする薄膜トランジスタマトリ
クスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP427489A JPH07113726B2 (ja) | 1989-01-10 | 1989-01-10 | 薄膜トランジスタマトリクスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP427489A JPH07113726B2 (ja) | 1989-01-10 | 1989-01-10 | 薄膜トランジスタマトリクスの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02184824A JPH02184824A (ja) | 1990-07-19 |
| JPH07113726B2 true JPH07113726B2 (ja) | 1995-12-06 |
Family
ID=11579963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP427489A Expired - Lifetime JPH07113726B2 (ja) | 1989-01-10 | 1989-01-10 | 薄膜トランジスタマトリクスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07113726B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2552365B2 (ja) * | 1989-08-11 | 1996-11-13 | シャープ株式会社 | アクティブマトリクス表示装置 |
| KR100229613B1 (ko) * | 1996-12-30 | 1999-11-15 | 구자홍 | 액정 표시 장치 및 제조 방법 |
| TW444257B (en) | 1999-04-12 | 2001-07-01 | Semiconductor Energy Lab | Semiconductor device and method for fabricating the same |
| JP2001332738A (ja) * | 2000-05-24 | 2001-11-30 | Sony Corp | 薄膜半導体装置、液晶表示装置及びエレクトロルミネッセンス表示装置 |
| JP4572814B2 (ja) * | 2005-11-16 | 2010-11-04 | セイコーエプソン株式会社 | アクティブマトリクス基板とその製造方法、及び電気光学装置並びに電子機器 |
| US9041202B2 (en) * | 2008-05-16 | 2015-05-26 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6043858A (ja) * | 1983-08-22 | 1985-03-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0812539B2 (ja) * | 1985-01-29 | 1996-02-07 | 株式会社東芝 | 表示装置及びその製造方法 |
| JPS61193128A (ja) * | 1985-02-21 | 1986-08-27 | Mitsubishi Electric Corp | マトリクス型表示装置 |
| JPH0754387B2 (ja) * | 1987-04-10 | 1995-06-07 | 松下電器産業株式会社 | 液晶表示アクティブマトリックス基板 |
| JP2695424B2 (ja) * | 1988-03-07 | 1997-12-24 | 三菱電機株式会社 | 液晶表示装置 |
| JPH0810299B2 (ja) * | 1988-03-11 | 1996-01-31 | 株式会社精工舎 | 薄膜トランジスタアレイ |
-
1989
- 1989-01-10 JP JP427489A patent/JPH07113726B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02184824A (ja) | 1990-07-19 |
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