JP2000221542A - 薄膜トランジスタ基板 - Google Patents

Abstract

(57)【要約】 【課題】 探針を接触させても傷が付きにくく、接続の
信頼性の高い端子構造を有するＴＦＴ基板を提供する。 【解決手段】 基板上に複数のＴＦＴ、及び端子が形成
されている。この端子は、少なくとも一つのＴＦＴのゲ
ート電極またはドレイン電極に接続されている。保護絶
縁膜が、複数のＴＦＴ及び端子を覆う。ＴＦＴの各々の
ソース電極に対応する位置に、保護絶縁膜を貫通してソ
ース電極の上面まで達する第１のコンタクトホールが形
成されている。保護絶縁膜の上に、画素電極が形成され
ている。画素電極は、ソース電極に接続される。第２の
コンタクトホールが、保護絶縁膜を貫通して端子の上面
まで達する。基板法線方向から見たとき、端子の内奥部
には保護絶縁膜が残っている。端子保護導電膜が保護絶
縁膜の上に形成され、第２のコンタクトホール内を経由
して端子に接続されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に用
いられる薄膜トランジスタ（ＴＦＴ）基板に関し、特に
基板上に外部との接続用端子が設けられた薄膜トランジ
スタ基板に関する。

【０００２】

【従来の技術】図８は、従来のＴＦＴ基板の表面上に形
成された端子の断面図を示す。ガラス基板１の表面をゲ
ート絶縁膜４が覆っている。ゲート絶縁膜４の一部の表
面上に、アモルファスシリコン膜１２ａが形成されてい
る。アモルファスシリコン膜１２ａの上に、端子２１ａ
が形成されている。端子２１ａは、アモルファスシリコ
ン膜１４ａ、下側Ｔｉ膜１５ａ、Ａｌ膜１６ａ、及び上
側Ｔｉ膜１７ａがこの順番に積層された積層構造を有す
る。画素部においては、アモルファスシリコン膜１２ａ
はＴＦＴのチャネル層を構成し、アモルファスシリコン
膜１４ａから上側Ｔｉ膜１７ａまでの４層はＴＦＴのソ
ース電極、ドレイン電極及びドレインバスラインを構成
する。

【０００３】アモルファスシリコン膜１２ａから上側Ｔ
ｉ膜１７ａまでの積層構造を覆うように、ゲート絶縁膜
４の上に保護絶縁膜３０が形成されている。端子２１ａ
の上方の領域に、保護絶縁膜３０を貫通するコンタクト
ホール３２が形成されている。コンタクトホール３２の
内面及びその周辺の保護絶縁膜３０の表面を、インジウ
ム錫オキサイド（ＩＴＯ）からなる端子保護導電膜３５
ａが覆う。端子保護導電膜３５ａは、端子２１ａの腐食
や損傷を防止する。端子保護導電膜３５ａの形成は、画
素部の画素電極の形成と同時に行われる。

【０００４】端子保護導電膜３５ａの表面に探針を接触
させ、導通試験や絶縁試験を行うことができる。また、
テープ自動ボンディング（ＴＡＢ）用の端子も、図８に
示す端子と同様の構造を有する。

【０００５】

【発明が解決しようとする課題】図８に示す端子保護導
電膜３５ａの表面に探針を接触させた時に、探針が端子
保護導電膜３５ａを突き破り、その下の上側Ｔｉ膜１７
ａやＡｌ膜１６ａに傷を付けてしまう場合があった。

【０００６】本発明の目的は、探針を接触させても傷が
付きにくく、接続の信頼性の高い端子構造を有するＴＦ
Ｔ基板を提供することである。

【０００７】

【課題を解決するための手段】本発明の一観点による
と、主表面を有する基板と、前記基板の主表面上に形成
され、各々、ゲート電極、チャネル層、ソース電極、及
びドレイン電極を含んで構成される複数の薄膜トランジ
スタと、前記基板の主表面上に形成され、少なくとも一
つの前記薄膜トランジスタのゲート電極及びドレイン電
極のうち一方の電極に接続された第１の端子と、前記複
数の薄膜トランジスタ及び第１の端子を覆うように、前
記基板の主表面上に形成された保護絶縁膜と、前記薄膜
トランジスタの各々のソース電極に対応する位置に形成
され、前記保護絶縁膜を貫通して該ソース電極の上面ま
で達する第１のコンタクトホールと、前記保護絶縁膜の
上に、前記薄膜トランジスタの各々に対応して形成さ
れ、前記第１のコンタクトホール内を経由して、対応す
る薄膜トランジスタのソース電極に接続された画素電極
と、前記第１の端子に対応する位置に形成され、前記保
護絶縁膜を貫通して該第１の端子の上面まで達し、基板
法線方向から見たとき、該第１の端子の内奥部には前記
保護絶縁膜を残すように配置された第２のコンタクトホ
ールと、前記保護絶縁膜の上に形成され、前記第２のコ
ンタクトホール内を経由して前記第１の端子に接続さ
れ、該第１の端子の内奥部上に残された前記保護絶縁膜
を覆い、前記画素電極と同一材料で形成された第１の端
子保護導電膜とを有する薄膜トランジスタ基板が提供さ
れる。

【０００８】第１の端子の内奥部上に残された保護絶縁
膜の上の第１の端子保護導電膜に探針を接触させること
により、所望のＴＦＴのゲート電極またはドレイン電極
に電圧を印可することができる。探針の接触部の下に
は、保護絶縁膜が残っているため、探針が第１の端子を
損傷させることを防止できる。

【０００９】本発明の他の観点によると、主表面を有す
る基板と、前記基板の主表面上に形成され、各々ゲート
電極、ゲート絶縁膜、チャネル層、ソース電極、及びド
レイン電極を含んで構成され、ゲート電極の上にゲート
絶縁膜が配置された逆スタガード型の薄膜トランジスタ
と、前記基板の主表面上に形成され、少なくとの一つの
前記薄膜トランジスタのドレイン電極に接続され、第１
の導電膜及びその上に配置された第２の導電膜を少なく
とも有する繋換部と、前記薄膜トランジスタ及び繋換部
を覆うように前記基板の主表面上に形成された保護絶縁
膜と、前記薄膜トランジスタの各々のソース電極に対応
して配置され、前記保護絶縁膜を貫通する第１のコンタ
クトホールと、前記保護絶縁膜の上に、前記薄膜トラン
ジスタの各々に対応して形成され、前記第１のコンタク
トホール内を経由して、対応する薄膜トランジスタのソ
ース電極に接続された画素電極と、前記繋換部に対応し
て配置され、前記保護絶縁膜及び第２の導電膜を貫通
し、側面に、該第２の導電膜の上面の一部により画定さ
れた段差が形成されている第２のコンタクトホールと、
前記保護導電膜の上に、前記繋換部に対応して配置さ
れ、前記第２のコンタクトホール内を経由して前記繋換
部に接続され、かつ、該第２のコンタクトホールの側面
上の段差を画定している前記第２の導電膜の上面に電気
的に接触している端子導電膜とを有する薄膜トランジス
タ基板が提供される。

【００１０】端子導電膜が、第２の導電膜の上面の一部
に接触し、第２の導電膜を介して第１の導電膜に電気的
に接続される。端子導電膜と第１の導電膜とを直接接触
させると接触抵抗が大きくなってしまう場合でも、両者
間の良好な電気的接続を確保することが可能になる。

【００１１】

【発明の実施の形態】図１は、本発明の第１の実施例に
よるＴＦＴ基板の部分平面図を示す。ガラス基板の表面
上に、行方向に延在する複数のゲートバスライン１１が
配置されている。ゲートバスライン１１は、例えばＣｒ
で形成される。各ゲートバスラン１１の一端（図１では
右端）に検査用ゲート端子２２が配置され、他端にＴＡ
Ｂ用ゲート端子２３が配置されている。ゲートバスライ
ン１１は、ＳｉＮからなるゲート絶縁膜で覆われてい
る。

【００１２】このゲート絶縁膜の上に、列方向に延在す
る複数のドレインバスライン２０が配置されている。ド
レインバスライン２０は、Ｔｉ膜／Ａｌ膜／Ｔｉ膜の３
層構造を有する。各ドレインバスライン２０の一端（図
１では下端）に検査用ドレイン端子２１が配置され、他
端にＴＡＢ用ドレイン端子２４が配置されている。

【００１３】ゲートバスライン１１とドレインバスライ
ン２０との交差箇所の各々にＴＦＴ１０が配置されてい
る。相互に隣接する２本のゲートバスライン１１及び相
互に隣接する２本のドレインバスライン２０に囲まれた
領域内に画素電極３５が配置されている。ＴＦＴ１０の
ドレイン１３Ｄは、対応するドレインバスライン２０に
接続されている。ＴＦＴ１０のソース電極１３Ｓは、対
応する画素電極３５に接続されている。

【００１４】ＴＦＴ１０に対応するゲートバスライン１
１が、当該ＴＦＴ１０のゲート電極を兼ねている。ＴＦ
Ｔ毎に配置されたチャネル保護膜１８が、当該ＴＦＴ１
０のチャネル層を覆っている。

【００１５】検査用ドレイン電極端子２１は、ドレイン
バスライン２０と同一の層内に同一工程で形成され、対
応するドレインバスライン２０に連続する。検査用ドレ
イン電極端子２１の上層に端子保護導電膜３５ａが配置
されている。両者は、コンタクトホール２５ａ内を経由
して相互に接続されている。

【００１６】検査用ゲート端子２２は、ゲートバスライ
ン１１と同一の層内に同一工程で形成され、対応するゲ
ートバスライン１１に連続する。検査用ゲート端子２２
の上層に端子保護導電膜３５ｂが配置されている。両者
は、コンタクトホール２５ｂ内を経由して相互に接続さ
れている。ＴＡＢ用ゲート端子２３の上層にも、検査用
ゲート端子２２と同様に端子保護導電膜３５ｂが配置さ
れている。

【００１７】ＴＡＢドレイン端子２４は、ゲートバスラ
イン１１と同一の層内に同一工程で形成される。ＴＡＢ
ドレイン端子２４の上層にも、端子保護導電膜３５ｃが
配置されている。両者は、コンタクトホール２５ｃ内を
経由して相互に接続されている。端子保護導電膜３５ｃ
は、繋換部２４Ａにおいて、コンタクトホール２６内を
経由して対応するドレインバスライン２０に接続されて
いる。

【００１８】１つのＴＡＢ用ゲート端子２３と、それに
対応する検査用ゲート端子２２との間に電圧を印可する
ことにより、ゲートバスライン１１の導通不良を発見す
ることができる。同様に、ドレインバスライン２０の導
通不良を発見することができる。また、検査用ゲート端
子２２と検査用ドレイン端子２１との間に電圧を印可す
ることにより、両者間の絶縁不良を発見することができ
る。

【００１９】ＴＡＢ用ドレイン端子２４が、ゲートバス
ライン１１と同一の層内に配置されているのは、ＴＡＢ
用ドレイン端子２４とＴＡＢ用ゲート端子２３とを、同
一の積層構造にするためである。

【００２０】図２（Ａ）は、図１の一点鎖線Ａ２−Ａ２
における断面図を示す。ガラス基板１の表面をゲート絶
縁膜４が覆う。ゲート絶縁膜４の一部の表面上に、アモ
ルファスシリコン膜１２ａが形成されている。アモルフ
ァスシリコン膜１２ａの上に、検査用ドレイン端子２１
が形成されている。検査用ドレイン端子２１は、アモル
ファスシリコン膜１４ａ、下側Ｔｉ膜１５ａ、Ａｌ膜１
６ａ、及び上側Ｔｉ膜１７ａがこの順番に積層された積
層構造を有する。

【００２１】ゲート絶縁膜４の上に、検査用ドレイン端
子２１を覆うように保護絶縁膜３０が形成されている。
コンタクトホール２５ａが保護絶縁膜３０を貫通する。
コンタクトホール２５ａは、図１に示すように、検査用
ドレイン端子２１の外周よりもやや内側に配置され、そ
の外周に沿った環状の形状を有する。このため、検査用
ドレイン端子２１を基板法線方向から見たとき、その内
奥部に保護絶縁膜３０が残っている。

【００２２】保護絶縁膜３０の上に、検査用ドレイン端
子２１を覆うように、端子保護導電膜３５ａが配置され
ている。端子保護導電膜３５ａは、コンタクトホール２
５ａ内を経由して検査用ドレイン端子２１に接触してい
る。

【００２３】検査時には、検査用ドレイン端子２１の内
奥部上に残っている保護絶縁膜３０の上の端子保護導電
膜３５ａに探針を接触させる。探針の接触部の下に保護
絶縁膜３０が残っているため、その下の検査用ドレイン
端子２１が、探針によって傷つけられることを防止でき
る。

【００２４】図２（Ｂ）は、図１の一点鎖線Ｂ２−Ｂ２
における断面図を示す。ガラス基板１の表面上にＣｒか
らなる検査用ゲート端子２２が形成されている。ガラス
基板１の上に、検査用ゲート端子２２を覆うようにゲー
ト絶縁膜４及び保護絶縁膜３０が積層されている。コン
タクトホール２５ｂが、ゲート絶縁膜４及び保護絶縁膜
３０の２層を貫通する。コンタクトホール２５ｂは、図
１に示すように、検査用ゲート端子２２の外周よりもや
や内側に配置され、その外周に沿った環状の形状を有す
る。

【００２５】保護絶縁膜３０の上に、検査用ゲート端子
２２を覆うように、端子保護導電膜３５ｂが配置されて
いる。端子保護導電膜３５ｂは、コンタクトホール２５
ｂ内を経由して検査用ゲート端子２２に接触している。
図２（Ａ）に示す検査用ドレイン端子２１の場合と同様
に、検査用ゲート端子２２を基板法線方向から見たと
き、その内奥部にゲート絶縁膜４及び保護絶縁膜３０が
残っている。このため、検査用ゲート端子２２が、探針
によって傷つけられることを防止できる。

【００２６】図３は、図１の一点鎖線Ａ３−Ａ３におけ
る断面図を示す。ゲートバスライン１１が、ガラス基板
１の表面上に配置されている。ゲートバスライン１１を
覆うようにガラス基板１の表面上にゲート絶縁膜４が配
置されている。チャネル層１２が、ゲート絶縁膜４の上
に、ゲートバスライン１１を跨ぐように配置されてい
る。チャネル層１２の表面のうちゲート電極１１の上方
の領域は、チャネル保護膜１８で保護されている。

【００２７】チャネル層１２の表面のうちゲート電極１
１の両側の領域は、それぞれソース電極１３Ｓ及びドレ
イン電極１３Ｄで覆われている。ソース電極１３Ｓ及び
ドレイン電極１３Ｄは、下から順番にｎ⁺型アモルファ
スＳｉ膜１４、下側Ｔｉ膜１５、Ａｌ膜１６、及び上側
Ｔｉ膜１７が積層された４層構造を有する。

【００２８】このように構成されたＴＦＴ１０を覆うよ
うに、ゲート絶縁膜４の上に保護絶縁膜３０が配置され
ている。保護絶縁膜３０の、ソース電極１３Ｓに対応す
る位置にコンタクトホール３１が形成されている。コン
タクトホール３１の内面及び保護絶縁膜３０の一部の領
域上にＩＴＯからなる画素電極３５が配置されている。
画素電極３５は、コンタクトホール３１の底面において
ソース電極１３Ｓに接続される。

【００２９】Ａｌ膜１６とアモルファスＳｉ膜１４との
間に下側Ｔｉ膜１５が挿入されているのは、Ａｌの拡散
による素子特性の劣化を防止するためである。Ａｌ膜１
６と画素電極３５とを直接接触させると、接触抵抗が高
くなる。Ａｌ膜１６とＩＴＯ膜３５との間に上側Ｔｉ膜
１７を挿入することにより、接触抵抗を低くすることが
できる。

【００３０】次に、図１〜３に示すＴＦＴ基板の製造方
法を説明する。ガラス基板１の表面上にＣｒ膜を形成
し、このＣｒ膜をパターニングしてゲートバスライン１
１、検査用ゲート端子２２、ＴＡＢ用ゲート端子２３、
及びＴＡＢ用ドレイン端子２４を残す。ゲートバスライ
ン１１、検査用ゲート端子２２、ＴＡＢ用ゲート端子２
３、及びＴＡＢ用ドレイン端子２４を覆うように、ガラ
ス基板１の表面上にＳｉＮからなる厚さ４００ｎｍのゲ
ート絶縁膜４を堆積する。ゲート絶縁膜４の堆積は、原
料ガスとしてＳｉＨ₄とＮＨ₃を用いた化学気相成長（Ｃ
ＶＤ）により行う。成膜時の基板温度は３２０℃とす
る。

【００３１】ゲート絶縁膜４の表面上に、厚さ３０ｎｍ
のアモルファスＳｉ膜を堆積する。このアモルファスＳ
ｉ膜の堆積は、原料ガスとしてＳｉＨ₄を用いたＣＶＤ
により行う。成膜時の基板温度は３１０℃とする。この
アモルファスシリコン膜は、後の工程でパターニングさ
れ、チャネル層１２を構成する。

【００３２】アモルファスＳｉ膜の表面上に、厚さ１２
０ｎｍのＳｉＮ膜を堆積し、このＳｉＮ膜をパターニン
グしてチャネル保護膜１８を残す。チャネル保護膜１８
となるＳｉＮ膜の堆積は、原料ガスとしてＳｉＨ₄とＮ
Ｈ₃を用いたＣＶＤにより行う。成膜時の基板温度は３
２０℃とする。

【００３３】チャネル保護膜１８をパターニングするた
めのレジストパターンの形成方法について説明する。ガ
ラス基板１の裏（図３においては下面）側から、ゲート
バスライン１１をマスクとして露光することにより、ゲ
ートバスライン１１の縁に沿った境界を画定する。次
に、通常のフォトマスクを用い、ガラス基板１の表側か
ら露光することにより、ゲートバスライン１１に直交す
る境界を画定する。２回の露光の後、レジスト膜を現像
して、チャネル保護膜１８に対応したレジストパターン
を形成する。このレジストパターンをマスクとしてＳｉ
Ｎ膜をエッチングし、チャネル保護膜１８を残す。その
後、レジストパターンを除去する。

【００３４】次に、基板全面上に、厚さ３０ｎｍのｎ⁺
型アモルファスＳｉ膜、厚さ２０ｎｍのＴｉ膜、厚さ１
００ｎｍのＡｌ膜、及び厚さ１００ｎｍのＴｉ膜を順番
に堆積する。アモルファスＳｉ膜の堆積は、原料ガスと
してＳｉＨ₄とＰＨ₃を用い、基板温度２５０℃としたＣ
ＶＤにより行う。Ｔｉ及びＡｌ膜の堆積は、室温でのス
パッタリングにより行う。

【００３５】最も上のＴｉ膜の表面上に、ソース電極１
３Ｓ及びドレイン電極１３Ｄに対応したレジストパター
ンを形成する。このレジストパターンをマスクとして、
ゲート絶縁膜４の上に形成されているアモルファスＳｉ
膜までをエッチングする。このエッチングは、Ｃｌ₂と
ＢＣｌ₃との混合ガスを用いた反応性イオンエッチング
（ＲＩＥ）により行う。Ｃｌ₂とＢＣｌ₃の流量は、例え
ば共に１００ｓｃｃｍとする。

【００３６】ゲートバスライン１１の上方の領域では、
チャネル保護膜１８がエッチング停止層として働き、こ
の上面でエッチングがほぼ停止する。このエッチングに
より、チャネル層１２、ソース電極１３Ｓ、及びドレイ
ン電極１３Ｄが形成される。同時に、図１に示すドレイ
ンバスライン２０及び検査用ドレイン端子２１が形成さ
れる。

【００３７】基板全面上に、ＳｉＮからなる厚さ３００
ｎｍの保護絶縁膜３０を堆積する。保護絶縁膜３０の堆
積は、ゲート絶縁膜４の堆積と同様の方法で行う。

【００３８】保護絶縁膜３０にコンタクトホール３１を
形成すると同時に、図２（Ａ）に示すコンタクトホール
２５ａ及び図１に示すコンタクトホール２６を形成す
る。これらのコンタクトホールの形成と同時に、第１及
び第２のの絶縁膜４及び３０に、図２（Ｂ）に示すコン
タクトホール２５ｂを形成する。これらのコンタクトホ
ールの形成は、ＳＦ₆とＯ₂との混合ガスを用いたＲＩＥ
により行う。エッチング条件は、ＳＦ₆の流量２００ｓ
ｃｃｍ、Ｏ₂の流量２００ｓｃｃｍ、圧力１０Ｐａであ
る。

【００３９】次に、第２の実施例について説明する。上
記第１の実施例では、図３のコンタクトホール３１と図
２（Ｂ）のコンタクトホール２５ｂとを同時に形成す
る。このため、コンタクトホール２５ｂの部分のゲート
絶縁膜４が除去されるまでの期間、コンタクトホール３
１の底面に露出した上側Ｔｉ膜１７がエッチング雰囲気
に晒される。この期間に上側Ｔｉ膜１７がエッチングさ
れてその下のＡｌ膜１６が露出すると、画素電極３５と
ソース電極１３Ｓとの良好な電気的接触を得ることが困
難になる。これを回避するために、上側Ｔｉ膜１７を十
分厚くしておく。

【００４０】ところが、上側Ｔｉ膜１７を厚くすると、
上側Ｔｉ膜１７からアモルファスシリコン膜１２までの
積層をパターニングするときのエッチング時間が長くな
る。製造コストの低減を図るためには、エッチング時間
を短くすることが好ましい。第２の実施例は、上側Ｔｉ
膜１７を比較的薄くしても、画素電極３５とソース電極
１３Ｓとの良好な電気的接続を確保することを可能とす
るものである。

【００４１】図４は、第２の実施例によるＴＦＴ基板の
ＴＦＴ部分の断面図を示す。図３に示す第１の実施例に
よるＴＦＴ基板においては、コンタクトホール３１の底
面に上側Ｔｉ膜１７が残っていた。これに対し、第２の
実施例では、保護絶縁膜３０にコンタクトホール３１ｂ
が形成され、上側Ｔｉ膜１７にも、それを貫通するコン
タクトホール３１ａが形成されている。

【００４２】基板法線方向から見たとき、コンタクトホ
ール３１ａの外周は、コンタクトホール３１ｂの外周よ
りもやや内側に位置する。すなわち、コンタクトホール
３１ａと３１ｂの側面には、その繋換部に、上側Ｔｉ膜
１７の上面の一部により画定された段差が形成される。
画素電極３５は、この段差部において上側Ｔｉ膜１７の
上面に接触する。画素電極３５が上側Ｔｉ膜１７を介し
てＡｌ膜１６に接続されるため、画素電極３５とソース
電極１３Ｓとの良好な電気的接続を確保することが可能
になる。

【００４３】次に、コンタクトホール３１ｂ及び３１ａ
の形成方法について説明する。上側Ｔｉ膜１７の厚さを
２０ｎｍとする。また、保護絶縁膜３０の堆積時の基板
温度を、ゲート絶縁膜４の成膜時の基板温度よりも低い
２３０℃とする。

【００４４】保護絶縁膜３０の所定の領域をレジストパ
ターンでマスクし、コンタクトホール３１ｂを形成す
る。コンタクトホール３１ｂの形成は、ＳＦ₆とＯ₂との
混合ガスを用いたＲＩＥにより行う。エッチング条件
は、ＳＦ₆の流量２００ｓｃｃｍ、Ｏ₂の流量２００ｓｃ
ｃｍ、圧力１０Ｐａである。このエッチング条件では、
保護絶縁膜がサイドエッチングされる。また、上側Ｔｉ
膜１７もエッチングされるが、Ｔｉ膜のエッチングはイ
オン衝突時の衝撃による作用が大きいため、ほぼ基板面
に対して法線方向にエッチングが進む。このため、上側
Ｔｉ膜１７に形成されるコンタクトホール３１ａの外周
が、保護絶縁膜３０に形成されるコンタクトホール３０
ｂの外周よりも外側に位置するようになる。

【００４５】図５は、第２の実施例によるＴＦＴ基板の
検査用ドレイン端子の断面図を示す。なお、第２の実施
例によるＴＦＴ基板の平面図は、図１に示す第１の実施
例のＴＦＴ基板の平面図と同様である。図２（Ａ）に示
す第１の実施例では、コンタクトホール２５ａの底面に
上側Ｔｉ膜１７ａが残っていた。これに対し、第２の実
施例では、図４のコンタクトホール３１ａ、３１ｂの部
分と同様に、保護絶縁膜３０を貫通するコンタクトホー
ル２５ａａ、及び上側Ｔｉ膜１７ａを貫通するコンタク
トホール２５ａｂが形成されている。

【００４６】コンタクトホール２５ａａ及び２５ａｂの
側面には、図４のコンタクトホール３１ａ及び３１ｂの
側面の段差と同様の段差が形成されている。このため、
端子保護導電膜３５ａと検査用ドレイン端子２１との良
好な電気的接続を確保することができる。

【００４７】図６（Ａ）及び（Ｂ）は、それぞれ第２の
実施例の第１及び第２の変形例によるＴＦＴ基板の検査
用ドレイン端子の平面図を示す。第２の実施例では、図
１に示すように、コンタクトホール２５ａが検査用ドレ
イン端子２１の外周に沿った環状の形状を有していた。
その内周及び外周はほぼ直線である。

【００４８】図６（Ａ）に示す第１の変形例では、第２
の実施例のコンタクトホール２５ａの代わりに、複数の
コンタクトホール２６が配置されている。コンタクトホ
ール２６は、検査用ドレイン端子２１の外周よりもやや
内側に、その外周に沿って離散的に配列している。図６
（Ａ）の一点鎖線Ａ５−Ａ５における断面図は、図５に
示された断面図と同一である。コンタクトホール２６の
外周の長さの総和は、図１に示すコンタクトホール２５
ａの外周の長さよりも長い。このため、図５に示すコン
タクトホール２５ａａ及び２５ａｂの境界の段差のテラ
スに相当する部分の面積が大きい。従って、端子保護導
電膜３５ａと検査用ドレイン端子２１との接触抵抗をよ
り低くすることが可能になる。同様に、図１の繋換部２
４Ａにおいても、コンタクトホール２６を複数個設ける
ことにより、接触抵抗を低くすることが可能になる。

【００４９】図６（Ｂ）に示す第２の変形例では、図１
のコンタクトホール２５ａの変わりに、コンタクトホー
ル２７が配置されている。コンタクトホール２７の内周
及び外周は、ジグザグパターンとされている。このた
め、第１の変形例の場合と同様に、コンタクトホールの
側面に形成される段差のテラスの面積を大きくし、端子
保護導電膜３５ａと検査用ドレイン端子２１との接触抵
抗をより低くすることが可能になる。同様に、図１の繋
換部２４Ａにおいても、コンタクトホール２６の周囲を
ジグザグパターンとすることにより、接触抵抗を低くす
ることが可能になる。

【００５０】上記実施例では、検査用ドレイン端子２１
やソース電極１３Ｓを、Ａｌ膜と上側Ｔｉ膜とを含んで
構成する場合を説明した。Ａｌ膜の代わりに、Ｃｕ、Ａ
ｌ合金、またはＣｕ合金からなる膜を用い、上側Ｔｉ膜
の代わりに、Ｔｉ、Ｍｏ、Ｗ、Ｔａ、これらの合金、窒
化物、もしくは酸化物からなる膜を用いる場合にも、上
記実施例と同様の効果が期待できる。

【００５１】図７は、本発明の実施例によるＴＦＴ基板
を用いた液晶表示パネルの一例を示す。ガラス基板１の
表面上に複数のＴＦＴ１０が形成されている。ＴＦＴ１
０は、保護絶縁膜３０で覆われている。各ＴＦＴ１０に
対応して、保護絶縁膜３０の表面上にＩＴＯ膜３５が形
成されている。ＩＴＯ膜３５を覆うように、保護絶縁膜
３０の上に配向膜５０が形成されている。ガラス基板６
０の表面上に共通電極６１が形成され、その表面上に配
向膜６２が形成されている。

【００５２】ガラス基板１と６０とが、配向膜５０及び
６２が形成されている面同士を向かい合わせるように対
向配置されている。ガラス基板１と６０との間に液晶材
料７０が充填されている。ガラス基板１及び６０の外側
に、それぞれ偏光板７２及び７３が配置されている。な
お、必要に応じ、ガラス基板６０の表面上にカラーフィ
ルタ、遮光膜等を配置してもよい。

【００５３】以上、実施例に沿って本発明を説明した
が、本発明はこれらに制限されるものではない。例え
ば、種々の変更、改良、組み合わせ等が可能なことは当
業者に自明であろう。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
検査用端子が端子保護導電膜で覆われており、検査用端
子の内奥部においては、検査用端子と端子保護導電膜と
の間に絶縁膜が残っている。このため、端子保護導電膜
に探針を接触させたとき、その下の絶縁膜が保護膜とし
て作用し、検査用端子の損傷を防止することができる。
また、コンタクトホールの側面に形成された段差のテラ
スの面積を大きくし、テラスを介してコンタクトホール
上下の導電膜を接触させることにより、両者の間の接触
抵抗を低減することが可能になる。

【図面の簡単な説明】

【図１】本発明の実施例によるＴＦＴ基板の平面図であ
る。

【図２】本発明の第１の実施例によるＴＦＴ基板の検査
用端子の断面図である。

【図３】本発明の第１の実施例によるＴＦＴ基板のＴＦ
Ｔ部分の断面図である。

【図４】本発明の第２の実施例によるＴＦＴ基板のＴＦ
Ｔ部分の断面図である。

【図５】本発明の第２の実施例による検査用ドレイン端
子の断面図である。

【図６】本発明の第２の実施例の変形例による検査用ド
レイン端子の平面図である。

【図７】実施例によるＴＦＴ基板を用いた液晶表示パネ
ルの断面図である。

【図８】従来例による検査用端子の断面図である。

【符号の説明】

１、６０ ガラス基板 ４ ゲート絶縁膜 １０ ＴＦＴ １１ ゲートバスライン １２ チャネル層 １３Ｄ ドレイン電極 １３Ｓ ソース電極 １２ａ、１４、１４ａ アモルファシシリコン膜 １５、１５ａ 下側Ｔｉ膜 １６、１６ａ Ａｌ膜 １７、１７ａ 上側Ｔｉ膜 １８ チャネル保護膜 ２０ ドレインバスライン ２１ 検査用ドレイン端子 ２２ 検査用ゲート端子 ２３ ＴＡＢ用ゲート端子 ２４ ＴＡＢ用ドレイン端子 ２５ａ〜２５ｃ、２５ａａ、２５ａｂ、２６、２７、３
１、３１ａ、３１ｂ コンタクトホール ３０ 保護絶縁膜 ３５ 画素電極 ３５ａ〜３５ｃ 端子保護導電膜 ５０、６２ 配向膜 ６１ 共通電極 ７０ 液晶材料 ７２、７３ 偏光板

───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 省吾 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 田中 義規 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 木原 正博 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H092 GA17 GA25 GA34 GA51 HA28 JA25 JA41 JA46 KA05 MA07 MA29 NA28 NA30 PA01 5F110 AA24 CC07 DD02 EE04 EE36 FF03 FF29 GG02 GG15 HK01 HK02 HK03 HK04 HK06 HK09 HK16 HK22 HM17 HM18 NN03 NN04 NN12 NN24 NN35 5G435 AA07 AA14 BB12 EE33 EE41 FF05 HH12 HH14 KK05

Claims (11)

【特許請求の範囲】
1. 【請求項１】 主表面を有する基板と、 前記基板の主表面上に形成され、各々、ゲート電極、チ
   ャネル層、ソース電極、及びドレイン電極を含んで構成
   される複数の薄膜トランジスタと、 前記基板の主表面上に形成され、少なくとも一つの前記
   薄膜トランジスタのゲート電極及びドレイン電極のうち
   一方の電極に接続された第１の端子と、 前記複数の薄膜トランジスタ及び第１の端子を覆うよう
   に、前記基板の主表面上に形成された保護絶縁膜と、 前記薄膜トランジスタの各々のソース電極に対応する位
   置に形成され、前記保護絶縁膜を貫通して該ソース電極
   の上面まで達する第１のコンタクトホールと、 前記保護絶縁膜の上に、前記薄膜トランジスタの各々に
   対応して形成され、前記第１のコンタクトホール内を経
   由して、対応する薄膜トランジスタのソース電極に接続
   された画素電極と、 前記第１の端子に対応する位置に形成され、前記保護絶
   縁膜を貫通して該第１の端子の上面まで達し、基板法線
   方向から見たとき、該第１の端子の内奥部には前記保護
   絶縁膜を残すように配置された第２のコンタクトホール
   と、 前記保護絶縁膜の上に形成され、前記第２のコンタクト
   ホール内を経由して前記第１の端子に接続され、該第１
   の端子の内奥部上に残された前記保護絶縁膜を覆い、前
   記画素電極と同一材料で形成された第１の端子保護導電
   膜とを有する薄膜トランジスタ基板。
2. 【請求項２】 基板法線方向から見たとき、前記第２の
   コンタクトホールが、前記第１の端子の外周よりも内側
   に、その外周に沿って配置されている請求項１に記載の
   薄膜トランジスタ基板。
3. 【請求項３】 さらに、前記基板の主表面と前記保護絶
   縁膜との間に配置され、少なくとも一つの薄膜トランジ
   スタのゲート電極及びドレイン電極のうち他方の電極に
   接続された第２の端子と、 前記第２の端子に対応する位置に形成され、前記保護絶
   縁膜を貫通して該第２の端子の上面まで達し、基板法線
   方向から見たとき、該第２の端子の内奥部に前記保護絶
   縁膜を残すように配置された第３のコンタクトホール
   と、 前記保護絶縁膜の上に形成され、前記第３のコンタクト
   ホール内を経由して前記第２の端子に接続され、該第２
   の端子の内奥部上に残された前記保護絶縁膜を覆い、前
   記画素電極と同一材料で形成された第２の端子保護導電
   膜とを有する請求項１または２に記載の薄膜トランジス
   タ基板。
4. 【請求項４】 前記薄膜トランジスタが、ゲート電極の
   上にチャネル層を配した逆スタガード型薄膜トランジス
   タであり、 さらに、前記薄膜トランジスタのゲート電極とチャネル
   層との間にゲート絶縁膜を有し、 前記ソース電極が、第１の導電層とその上の第２の導電
   層を少なくとも含み、 前記第１のコンタクトホールが前記第２の導電層をも貫
   通し、該第１のコンタクトホールの側面に、前記第１の
   導電層の上面の一部により画定された段差が形成されて
   おり、 前記画素電極が、前記第１のコンタクトホールの側面の
   段差部において前記第２の導電膜の上面に接触し、 前記第１の端子が前記薄膜トランジスタのドレイン電極
   に接続され、前記ソース電極と同一の第１及び第２の導
   電層を少なくとも含み、 前記第２のコンタクトホールが前記第１の端子を構成す
   る第２の導電層をも貫通し、該第２のコンタクトホール
   の側面に前記第１の導電層の上面の一部からなる段差が
   形成されており、 前記第１の端子保護導電膜が、前記第２のコンタクトホ
   ールの側面の段差部において前記第２の導電膜の上面に
   接触している請求項３に記載の薄膜トランジスタ基板。
5. 【請求項５】 前記第１及び第２の導電層、前記画素電
   極は、該画素電極と該第２の導電層との接触抵抗が、該
   画素電極と該第１の導電層との接触抵抗よりも小さくな
   るような材料で形成されている請求項４に記載の薄膜ト
   ランジスタ基板。
6. 【請求項６】 前記第２のコンタクトホールが、離散的
   に分布する複数のコンタクトホールを含む請求項４また
   は５に記載の薄膜トランジスタ基板。
7. 【請求項７】 基板法線方向から見たときの前記第２の
   コンタクトホールの縁の形状が、ジグザグ模様部分を含
   む請求項４または５に記載の薄膜トランジスタ基板。
8. 【請求項８】 主表面を有する基板と、 前記基板の主表面上に形成され、各々ゲート電極、ゲー
   ト絶縁膜、チャネル層、ソース電極、及びドレイン電極
   を含んで構成され、ゲート電極の上にゲート絶縁膜が配
   置された逆スタガード型の薄膜トランジスタと、 前記基板の主表面上に形成され、少なくとの一つの前記
   薄膜トランジスタのドレイン電極に接続され、第１の導
   電膜及びその上に配置された第２の導電膜を少なくとも
   有する繋換部と、 前記薄膜トランジスタ及び繋換部を覆うように前記基板
   の主表面上に形成された保護絶縁膜と、 前記薄膜トランジスタの各々のソース電極に対応して配
   置され、前記保護絶縁膜を貫通する第１のコンタクトホ
   ールと、 前記保護絶縁膜の上に、前記薄膜トランジスタの各々に
   対応して形成され、前記第１のコンタクトホール内を経
   由して、対応する薄膜トランジスタのソース電極に接続
   された画素電極と、 前記繋換部に対応して配置され、前記保護絶縁膜及び第
   ２の導電膜を貫通し、側面に、該第２の導電膜の上面の
   一部により画定された段差が形成されている第２のコン
   タクトホールと、 前記保護導電膜の上に、前記繋換部に対応して配置さ
   れ、前記第２のコンタクトホール内を経由して前記繋換
   部に接続され、かつ、該第２のコンタクトホールの側面
   上の段差を画定している前記第２の導電膜の上面に電気
   的に接触している端子導電膜とを有する薄膜トランジス
   タ基板。
9. 【請求項９】 前記第１及び第２の導電層、前記端子導
   電膜は、該端子導電膜と該第２の導電層との接触抵抗
   が、該端子導電膜と該第１の導電層との接触抵抗よりも
   小さくなるような材料で形成されている請求項８に記載
   の薄膜トランジスタ基板。
10. 【請求項１０】 前記第２のコンタクトホールが、離散
    的に分布する複数のコンタクトホールを含む請求項８ま
    たは９に記載の薄膜トランジスタ基板。
11. 【請求項１１】 基板法線方向から見たときの前記第２
    のコンタクトホールの縁の形状が、ジグザグ模様部分を
    含む請求項８または９に記載の薄膜トランジスタ基板。