JPS62276526A - アクテイブマトリクス液晶表示装置の製造方法 - Google Patents
アクテイブマトリクス液晶表示装置の製造方法Info
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- JPS62276526A JPS62276526A JP61119036A JP11903686A JPS62276526A JP S62276526 A JPS62276526 A JP S62276526A JP 61119036 A JP61119036 A JP 61119036A JP 11903686 A JP11903686 A JP 11903686A JP S62276526 A JPS62276526 A JP S62276526A
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- film
- amorphous silicon
- pixel electrode
- transparent
- metal film
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
３、発明の詳細な説明
［発明の技術分野］
この発明はテレビジョン等の画像を表示する液晶ディス
プレイであるアクティブマトリクス液晶表示装置の製造
方法に関する。
プレイであるアクティブマトリクス液晶表示装置の製造
方法に関する。
［従来技術とその問題点］
Ｔ Ｆ Ｔ （ｔｈｉｎ−ｆｉｌｍ ｔｒａｎｇｉｇｔ
ｅｒ）を利用したアクティブマトリクス液晶表示装置は
、ガラス等の透明な絶縁基板上にＩ Ｔ Ｏ（Ｉｎｄｉ
ｕｎ（Ｉｎ）−Ｔｉｎ（Ｓｎ）−Ｏｘｉｄｅ ）からな
る透明な画素電極をマトリクス状に形成するとともに、
この画素電極に対応してそれぞれＴＰＴを配列形成した
ものである。このＴＰＴは半導体膜及び絶縁膜等をプラ
ズマ・ＣＶＤ法でｖＩ層し所望の形状にエツチングして
形成される。このプラズマ・ＣＶＤ法を用いる場合、プ
ラズマ中に水素が存在するため、ＩＴＯ等の酸化物から
なる導電膜は還元され、その組成が変化して抵抗値、透
過率等が悪くなる。そのため、ＩＴＯからなる画素電極
は、ＴＰＴを配列形成する工程の後に、被若形成する必
要がある。
ｅｒ）を利用したアクティブマトリクス液晶表示装置は
、ガラス等の透明な絶縁基板上にＩ Ｔ Ｏ（Ｉｎｄｉ
ｕｎ（Ｉｎ）−Ｔｉｎ（Ｓｎ）−Ｏｘｉｄｅ ）からな
る透明な画素電極をマトリクス状に形成するとともに、
この画素電極に対応してそれぞれＴＰＴを配列形成した
ものである。このＴＰＴは半導体膜及び絶縁膜等をプラ
ズマ・ＣＶＤ法でｖＩ層し所望の形状にエツチングして
形成される。このプラズマ・ＣＶＤ法を用いる場合、プ
ラズマ中に水素が存在するため、ＩＴＯ等の酸化物から
なる導電膜は還元され、その組成が変化して抵抗値、透
過率等が悪くなる。そのため、ＩＴＯからなる画素電極
は、ＴＰＴを配列形成する工程の後に、被若形成する必
要がある。
そこで、従来は、第３図（ａ）〜（ｅ）に示すような方
法で７クテイプマトリクス液晶表示装置を製造している
。即ち、第３図（ａ）に示すように、ガラス等の透明な
絶縁基板１の表面を洗浄し、この表面に金属（Ｏｒ、Ａ
Ｉ、Ｔａ等）を蒸着して金属膜を形成する。この後、金
属膜を第１回目のフォトリソグラフィ処理（レジスト塗
布、露光、現像、エツチング等を順次行なう処理）によ
り。
法で７クテイプマトリクス液晶表示装置を製造している
。即ち、第３図（ａ）に示すように、ガラス等の透明な
絶縁基板１の表面を洗浄し、この表面に金属（Ｏｒ、Ａ
Ｉ、Ｔａ等）を蒸着して金属膜を形成する。この後、金
属膜を第１回目のフォトリソグラフィ処理（レジスト塗
布、露光、現像、エツチング等を順次行なう処理）によ
り。
同図（ｂ）に示すように、絶縁基板ｌの表面にゲート電
極２およびゲートライン（図示せず）を形成する。
極２およびゲートライン（図示せず）を形成する。
この後、ゲート電極２およびゲートライン（図示せず）
を覆って絶縁基板１上に絶縁膜（Ｓｉ−Ｎ）およびアモ
ルファスシリコン膜（ａ−９ｉ：Ｈ）ヲプラズマ・ＣＶ
Ｄ法により積層形成し、これらを第２回目のフォトリン
グラフィ処理により、同図（Ｃ）に示すように、ゲート
電極２およびゲートラインを覆うようにゲート絶縁膜３
およびアモルファスシリコン膜４を形成する。
を覆って絶縁基板１上に絶縁膜（Ｓｉ−Ｎ）およびアモ
ルファスシリコン膜（ａ−９ｉ：Ｈ）ヲプラズマ・ＣＶ
Ｄ法により積層形成し、これらを第２回目のフォトリン
グラフィ処理により、同図（Ｃ）に示すように、ゲート
電極２およびゲートラインを覆うようにゲート絶縁膜３
およびアモルファスシリコン膜４を形成する。
この後、ゲート絶縁膜３およびアモルファスシリコン膜
４を覆うように、金属膜（ＡＩ等）を蒸着し、第３回目
のフォトリングラフィ処理を行なうことにより、同図（
ｄ）に示すように、ソース電極５、ドレイン電極６およ
びドレインライン（図示せず）を形成する。
４を覆うように、金属膜（ＡＩ等）を蒸着し、第３回目
のフォトリングラフィ処理を行なうことにより、同図（
ｄ）に示すように、ソース電極５、ドレイン電極６およ
びドレインライン（図示せず）を形成する。
そして、最後に、ソース電極５、ドレイン電極６および
ドレインライン（図示せず）を覆うようにして絶縁基板
ｌ上にＩＴＯからなる透明な導電膜を蒸着等により形成
し、この導電膜を第４回目のフォトリソグラフィ処理に
より、絶縁基板１上に画素電極７をマトリクス状に形成
する。この場合、画素電極７はそれぞれソース電極５の
一部に重なっており、これによりソース電極５と電気的
に４ｔｉ続されている。
ドレインライン（図示せず）を覆うようにして絶縁基板
ｌ上にＩＴＯからなる透明な導電膜を蒸着等により形成
し、この導電膜を第４回目のフォトリソグラフィ処理に
より、絶縁基板１上に画素電極７をマトリクス状に形成
する。この場合、画素電極７はそれぞれソース電極５の
一部に重なっており、これによりソース電極５と電気的
に４ｔｉ続されている。
しかしながら、このような製造方法では、レジスト塗布
、露光、現像、エツチング等を順次行なうフォトリング
ラフィ処理を４回も繰り返して行なわなければならない
ので、生産性および歩留りが悪く、結果的にコスト高に
なるという問題があった。
、露光、現像、エツチング等を順次行なうフォトリング
ラフィ処理を４回も繰り返して行なわなければならない
ので、生産性および歩留りが悪く、結果的にコスト高に
なるという問題があった。
［発明の目的］
この発明は上述した各端に鑑みてなされたもので、その
目的とするところは、フォトリングラフィ処理の回数を
少なくして製造工程の簡素化を図り、低コストで品質の
良いものを得ることができるアクティブマトリクス液晶
表示装置の製造方法を提供することにある。
目的とするところは、フォトリングラフィ処理の回数を
少なくして製造工程の簡素化を図り、低コストで品質の
良いものを得ることができるアクティブマトリクス液晶
表示装置の製造方法を提供することにある。
［発明の要点］
この発明は上述した目的を達成するために、第１の工程
で、透明な絶縁基板上に透明導電膜および金属層を積層
形成し、第２の工程で、前記透明導電膜および金属層か
らなる導電体により少なくとも画素電極部をマトリクス
状に形成するとともに、この画素電極部に相当する部分
を除いて絶縁膜および所定のアモルファスシリコン膜を
積層することにより複数のトランジスタ素子を形成し、
第３の工程で、このトランジスタ素子に接続する導電体
膜を所定の形状に形成し、第４の工程で、前記第１の工
程で形成された金１２膜のうち。
で、透明な絶縁基板上に透明導電膜および金属層を積層
形成し、第２の工程で、前記透明導電膜および金属層か
らなる導電体により少なくとも画素電極部をマトリクス
状に形成するとともに、この画素電極部に相当する部分
を除いて絶縁膜および所定のアモルファスシリコン膜を
積層することにより複数のトランジスタ素子を形成し、
第３の工程で、このトランジスタ素子に接続する導電体
膜を所定の形状に形成し、第４の工程で、前記第１の工
程で形成された金１２膜のうち。
少なくとも前記画素電極部に積層された金属膜を除去し
て前記透明導電膜のみからなる透明な画素電極を形成す
るようにしたことを要点とする。
て前記透明導電膜のみからなる透明な画素電極を形成す
るようにしたことを要点とする。
［第１実施例］
以下、第１Ａ図および第１Ｂ図を参照して、この発明の
第１実施例を工程順に説明する。
第１実施例を工程順に説明する。
第１Ａ図（Ａ）（ａ）において、１０はガラス等の透明
な絶縁基板である。この絶縁基板１０を洗浄した後、そ
の上面にＩ Ｔｏ （Ｉｎｄｉｕｎ（Ｉｎ）−Ｔｉｎ（
Ｓｎ）−Ｏｗ １ｄｅ）からなる透明導電膜１１を５０
０λ程度の厚さで７Ａ着するとともに、この透明導ＴＬ
膜１１上にＣ「、Ｎｉ、Ｎｏ等の全屈からなる金属膜１
２を１０００λ程度の厚さで蒸着する。この後、積層さ
れた各膜１１．１２をフォトリングラフィ処理により、
絶縁基板１０上に画素電極部１５をマトリクス状に多数
（図では１つのみを示す）形成するとともに、この画素
電極部１５に対応するゲート電極１３およびゲートライ
ン１４を形成する。即ち、レジスト塗ＩＨ３、露光、現
像処理により金属膜１２上にレジストパターン（図示せ
ず）を形成し、このレジストパターンで所定の形状に金
属膜１２を被い、残余の露出した金属膜１２およびその
下層の透明導？［を膜１１をエツチングすることにより
、第１Ａ図（Ａ）（ａ）に示すように、絶縁基板１０上
に透明導ｉｉ膜１１および金属膜１２からなるゲート電
極１３、ゲートライン１４、画素電極部１５を形成する
。
な絶縁基板である。この絶縁基板１０を洗浄した後、そ
の上面にＩ Ｔｏ （Ｉｎｄｉｕｎ（Ｉｎ）−Ｔｉｎ（
Ｓｎ）−Ｏｗ １ｄｅ）からなる透明導電膜１１を５０
０λ程度の厚さで７Ａ着するとともに、この透明導ＴＬ
膜１１上にＣ「、Ｎｉ、Ｎｏ等の全屈からなる金属膜１
２を１０００λ程度の厚さで蒸着する。この後、積層さ
れた各膜１１．１２をフォトリングラフィ処理により、
絶縁基板１０上に画素電極部１５をマトリクス状に多数
（図では１つのみを示す）形成するとともに、この画素
電極部１５に対応するゲート電極１３およびゲートライ
ン１４を形成する。即ち、レジスト塗ＩＨ３、露光、現
像処理により金属膜１２上にレジストパターン（図示せ
ず）を形成し、このレジストパターンで所定の形状に金
属膜１２を被い、残余の露出した金属膜１２およびその
下層の透明導？［を膜１１をエツチングすることにより
、第１Ａ図（Ａ）（ａ）に示すように、絶縁基板１０上
に透明導ｉｉ膜１１および金属膜１２からなるゲート電
極１３、ゲートライン１４、画素電極部１５を形成する
。
次に、第１Ａ図（Ｂ）（ｂ）に示すように、金属膜１２
を覆うように、ゲート絶縁膜１６および２層のアモルフ
ァスシリコン１Ｐ２１７ヲプラズマ・ＣＶＤ法で連続し
て積層形成する。この場合、ゲート絶縁膜１６はラフ化
シリコン（Ｓｉ３Ｎ４）からなり、その厚さが３０００
λ程度に成膜される。２層のアモルファスシリコン膜１
７は活性アモルファスシリコン層（ｉ−ａ−Ｓｉ） ｌ
７ ａと、イオンをドープしたアモルファスシリコン
層（ＩＩ＋・−ａ−３ｉ） １７ ｂ 、！：からなり
、下側の活性アモルファスシリコン層１７ａの厚さは３
０００λ程度で、上側のアモルファスシリコン層１７ｂ
は３００λ程度になっている。
を覆うように、ゲート絶縁膜１６および２層のアモルフ
ァスシリコン１Ｐ２１７ヲプラズマ・ＣＶＤ法で連続し
て積層形成する。この場合、ゲート絶縁膜１６はラフ化
シリコン（Ｓｉ３Ｎ４）からなり、その厚さが３０００
λ程度に成膜される。２層のアモルファスシリコン膜１
７は活性アモルファスシリコン層（ｉ−ａ−Ｓｉ） ｌ
７ ａと、イオンをドープしたアモルファスシリコン
層（ＩＩ＋・−ａ−３ｉ） １７ ｂ 、！：からなり
、下側の活性アモルファスシリコン層１７ａの厚さは３
０００λ程度で、上側のアモルファスシリコン層１７ｂ
は３００λ程度になっている。
この場合、プラズマ・ＣＶＤ法でゲート絶縁膜１６およ
び２層のアモルファスシリコン膜１７を形成しても、Ｉ
ＴＯからなる透明導Ｍ、膜１１は金属膜１２で保護され
ているので、プラズマ中の水素で導電体１ｇ１ｌｌが還
元され、その組成が変化することはない、この後、８層
層されたゲート絶縁膜１６および２層のアモルファスシ
リコン膜１７をフォトリングラフィ処理により形成する
。即ち、アモルファスシリコン膜１７上に形成されたレ
ジストパターン（図示せず）でゲート絶縁膜１６お、！
：び２層のアモルファスシリコンＩＩ！２１７ ヲエッ
チングすると、第１Ａ図（Ｂ）（ｂ）に示すように、ゲ
ート電極１３およびゲートライン１４を覆う部分のみに
ゲート絶縁膜１６および２層のアモルファスシリコン１
ｌｉ１７＞（残る。
び２層のアモルファスシリコン膜１７を形成しても、Ｉ
ＴＯからなる透明導Ｍ、膜１１は金属膜１２で保護され
ているので、プラズマ中の水素で導電体１ｇ１ｌｌが還
元され、その組成が変化することはない、この後、８層
層されたゲート絶縁膜１６および２層のアモルファスシ
リコン膜１７をフォトリングラフィ処理により形成する
。即ち、アモルファスシリコン膜１７上に形成されたレ
ジストパターン（図示せず）でゲート絶縁膜１６お、！
：び２層のアモルファスシリコンＩＩ！２１７ ヲエッ
チングすると、第１Ａ図（Ｂ）（ｂ）に示すように、ゲ
ート電極１３およびゲートライン１４を覆う部分のみに
ゲート絶縁膜１６および２層のアモルファスシリコン１
ｌｉ１７＞（残る。
次に、第１Ａ図（Ｃ）（ｃ）に示すように、アモルファ
スシリコン膜１７を覆うようにアルミニューム（ＡＩ）
を１用ｍ程度の厚さで蒸着し、この金属膜１８をフォト
リングラフィにより所定ツバターンに形成処理する。即
ち、金属膜１８の上にレジスト膜１９を形成して露光、
現像を行なった後、この金属膜１８をエツチングして、
ドレイン電極２０、ドレインライン２１、ソース？ｌｉ
極２２を形成する。このとき、金属膜１８上のレジスト
膜１９は残しておく、なお、ソース電極２２はアモルフ
ァスシリコン膜１７から画素電極部１５の金属Ｉ漠１２
の端部に跨って形成され、画素電極部１５と電気的に接
続されている。
スシリコン膜１７を覆うようにアルミニューム（ＡＩ）
を１用ｍ程度の厚さで蒸着し、この金属膜１８をフォト
リングラフィにより所定ツバターンに形成処理する。即
ち、金属膜１８の上にレジスト膜１９を形成して露光、
現像を行なった後、この金属膜１８をエツチングして、
ドレイン電極２０、ドレインライン２１、ソース？ｌｉ
極２２を形成する。このとき、金属膜１８上のレジスト
膜１９は残しておく、なお、ソース電極２２はアモルフ
ァスシリコン膜１７から画素電極部１５の金属Ｉ漠１２
の端部に跨って形成され、画素電極部１５と電気的に接
続されている。
この金属膜１８上にレジスト膜を残した状態で、表面に
露呈するアモルファスシリコン層（ｎ・−ａ−５ｉ）
１７ ｂおよび画素電極部１５の金属膜１２を第１Ｂ
図ＣＤ）（ｄ）に示すように、エツチング処理により取
り除く、すると１画素電極部１５はＩＴＯの透ＩＪ１導
電Ｉ漠１１のみからなる透明な画素電極１５ａとなる。
露呈するアモルファスシリコン層（ｎ・−ａ−５ｉ）
１７ ｂおよび画素電極部１５の金属膜１２を第１Ｂ
図ＣＤ）（ｄ）に示すように、エツチング処理により取
り除く、すると１画素電極部１５はＩＴＯの透ＩＪ１導
電Ｉ漠１１のみからなる透明な画素電極１５ａとなる。
この後、レジスト１漠１９？取り除くと、第１Ｂ図（Ｅ
）（ｅ）に示すように、透ｔ１１な絶縁基板１０の上面
に透明な画ぶ電極１５ａが形成されるとともに、透明な
画素電極１５ａに対応して逆スタッガード構造（７）Ｔ
ＰＴが電気的に接続された状態で形成される。
）（ｅ）に示すように、透ｔ１１な絶縁基板１０の上面
に透明な画ぶ電極１５ａが形成されるとともに、透明な
画素電極１５ａに対応して逆スタッガード構造（７）Ｔ
ＰＴが電気的に接続された状態で形成される。
しかるに、このようなアクティブマトリクス液晶表示装
置の製造方法によれば、３回のフォトリングラフィ処理
で、透明な絶縁基板ｌＯ上に透明な画素電極１５ａをマ
トリクス状に形成することができるとともに、この透明
な画素電極１５ａに対応する逆スタッガード構造のＴＰ
Ｔを形成することができるので、製造工程の簡素化を図
ることができ、生産性に優れ、安価に製作することがで
きる。特に、最初の工程でＩＴＯの透明導電膜１１と金
属ＩＰ１１２とからなる画素電極部１５を形成し、これ
以後の工程で、プラズマ・ＣＶＤ法でゲート絶縁膜１６
および２層のアモルファスシリコン膜１７を形成しても
、画素電極部１５の透明導電膜１１は金属膜１２で保護
されるので、プラズマ中の水素で透明導電膜１１が還元
され、その組成が変化して、抵抗値や透過率等が低下す
ることがなく、良好に製造することができるとともに、
品質の高いものを得ることができる。
置の製造方法によれば、３回のフォトリングラフィ処理
で、透明な絶縁基板ｌＯ上に透明な画素電極１５ａをマ
トリクス状に形成することができるとともに、この透明
な画素電極１５ａに対応する逆スタッガード構造のＴＰ
Ｔを形成することができるので、製造工程の簡素化を図
ることができ、生産性に優れ、安価に製作することがで
きる。特に、最初の工程でＩＴＯの透明導電膜１１と金
属ＩＰ１１２とからなる画素電極部１５を形成し、これ
以後の工程で、プラズマ・ＣＶＤ法でゲート絶縁膜１６
および２層のアモルファスシリコン膜１７を形成しても
、画素電極部１５の透明導電膜１１は金属膜１２で保護
されるので、プラズマ中の水素で透明導電膜１１が還元
され、その組成が変化して、抵抗値や透過率等が低下す
ることがなく、良好に製造することができるとともに、
品質の高いものを得ることができる。
〔第２実施例〕
次に、第２Ａ図および第２Ｂ図を参照して、この発明の
第２実施例を説明する。この場合、上述した第１実施例
と同一部分には同一符号を付し、その説明は省略する。
第２実施例を説明する。この場合、上述した第１実施例
と同一部分には同一符号を付し、その説明は省略する。
まず、第２Ａ図（Ａ）（ａ）に示すように、ガラス等の
透明な絶縁基板１０上に上述した実施例と同様に、ＩＴ
Ｏの透明導電膜１１およびクロム（Ｃｒ）等からなる金
属膜１２を蒸着により形成する。この場合、透明導電１
１５１１１の厚さは５００λ程度で、金属膜１２の厚さ
はｔｏｏｏλ程度である。この後、金ＥｌｔＱ１２上に
イオンをドープしたアモルファスシリコンＭ（ｎ・−ａ
−Ｓｉ） ｌ ７ ｂをプラズマ−ＣＶＤ法で積層形
成する。この場合にも、上述した実施例と同様にＩＴＯ
の透明導電膜１１が金属膜１２で保護されているので、
プラズマ・ＣｖＤにより透明導電膜１１の組成が変化す
ることはない、そして、これらの６膜１１，１２．１７
ｂをフォトリソグラフィ処理により所定のパターンに形
成する。即ち、アモルファスシリコン１ｌ１１７ｂ上に
形成されたレジストパターン（図示せず）でアモルファ
スシリコ、ンＩｇｉｌ ７ ｂ、金属［１２および透明
導電膜１ｉをエツチングし、第２Ａ図（Ａ）（ａ）に示
すように、絶縁基板ｌｏ上に透明導ＴＩｉ、膜１１．金
属膜１２およびアモルファスシリコン１ｌＱ１７ｂから
なるドレイン電極３０． ドレインライン３１、ソー
ス電極部３２および画素電極部１５を形成する。
透明な絶縁基板１０上に上述した実施例と同様に、ＩＴ
Ｏの透明導電膜１１およびクロム（Ｃｒ）等からなる金
属膜１２を蒸着により形成する。この場合、透明導電１
１５１１１の厚さは５００λ程度で、金属膜１２の厚さ
はｔｏｏｏλ程度である。この後、金ＥｌｔＱ１２上に
イオンをドープしたアモルファスシリコンＭ（ｎ・−ａ
−Ｓｉ） ｌ ７ ｂをプラズマ−ＣＶＤ法で積層形
成する。この場合にも、上述した実施例と同様にＩＴＯ
の透明導電膜１１が金属膜１２で保護されているので、
プラズマ・ＣｖＤにより透明導電膜１１の組成が変化す
ることはない、そして、これらの６膜１１，１２．１７
ｂをフォトリソグラフィ処理により所定のパターンに形
成する。即ち、アモルファスシリコン１ｌ１１７ｂ上に
形成されたレジストパターン（図示せず）でアモルファ
スシリコ、ンＩｇｉｌ ７ ｂ、金属［１２および透明
導電膜１ｉをエツチングし、第２Ａ図（Ａ）（ａ）に示
すように、絶縁基板ｌｏ上に透明導ＴＩｉ、膜１１．金
属膜１２およびアモルファスシリコン１ｌＱ１７ｂから
なるドレイン電極３０． ドレインライン３１、ソー
ス電極部３２および画素電極部１５を形成する。
次に、第２Ａ図（Ｂ’）（ｂ）に示すように、アモルフ
ァスシリコン膜１７ｂを覆うように、活性アモルファス
シリコンＦｆ３ （ｉ−ａ−３ｉ） １７ ａおよびゲ
ート絶縁膜１６をプラズマ−ＣＶＤ法で連続して積層形
成する。この場合にも、プラズマ・ＣＶＤ法でケート絶
縁膜１６およびアモルファスシリコン膜ｊ７ａを形成し
ても、上述と同様にＩＴＯからなる透明導電膜１１は金
属Ｗ２１２で保護されているので、その組成が変化する
ことがなイ、すお、活性アモルファスシリコンｆｆｊ
ｌ ７ ａ ｔ７）厚さは３０００λ程度で、ゲート絶
縁膜１６の厚さも３０００λ程度である。この後−積層
されたアモルファスシリコン膜１７ａおよびゲート絶縁
膜１６をフォトリングラフィ処理により形成する。即ち
、ゲート絶縁膜１６上に形成されたレジストパターン（
図示せず）でゲート絶縁ｌｌｌ５およびアモルファスシ
リコン膜１７ ａをエツチングするとともに、上述した
アモルファスシリコン膜１７ｂのち、露呈した部分（つ
まり１画素電極部１５の部分）のアモルファスシリコン
［１７ａをもエツチングする。すると、第２Ａ図（Ｂ）
（ｂ）に示すように、ドレイン電極３ｏ、ドレインライ
ン３１およびソース電極部３２を覆う部分だけにグー１
絶縁［１６、アモルファスシリコンｆｆＪ １７ ａお
よびアモルファスシリコン膜１７ｂが形成される。
ァスシリコン膜１７ｂを覆うように、活性アモルファス
シリコンＦｆ３ （ｉ−ａ−３ｉ） １７ ａおよびゲ
ート絶縁膜１６をプラズマ−ＣＶＤ法で連続して積層形
成する。この場合にも、プラズマ・ＣＶＤ法でケート絶
縁膜１６およびアモルファスシリコン膜ｊ７ａを形成し
ても、上述と同様にＩＴＯからなる透明導電膜１１は金
属Ｗ２１２で保護されているので、その組成が変化する
ことがなイ、すお、活性アモルファスシリコンｆｆｊ
ｌ ７ ａ ｔ７）厚さは３０００λ程度で、ゲート絶
縁膜１６の厚さも３０００λ程度である。この後−積層
されたアモルファスシリコン膜１７ａおよびゲート絶縁
膜１６をフォトリングラフィ処理により形成する。即ち
、ゲート絶縁膜１６上に形成されたレジストパターン（
図示せず）でゲート絶縁ｌｌｌ５およびアモルファスシ
リコン膜１７ ａをエツチングするとともに、上述した
アモルファスシリコン膜１７ｂのち、露呈した部分（つ
まり１画素電極部１５の部分）のアモルファスシリコン
［１７ａをもエツチングする。すると、第２Ａ図（Ｂ）
（ｂ）に示すように、ドレイン電極３ｏ、ドレインライ
ン３１およびソース電極部３２を覆う部分だけにグー１
絶縁［１６、アモルファスシリコンｆｆＪ １７ ａお
よびアモルファスシリコン膜１７ｂが形成される。
次に、第２Ａ図（Ｃ）（Ｃ）に示すように、ゲート絶縁
膜１６上にアルミニューム（ＡＩ）ヲ１ ｈｍ程度の厚
さで７〜着して金属膜を形成し、この金属膜をフォトリ
ングラフィ処理する。ｍち、金属膜上にレジスト膜１９
を形成し、このレジスト膜１９を露光、現像した後、ア
ルミニュームノ金屈膜をエツチングして、ゲート電極３
３およびゲートライン３４を形成する。このとき、ゲー
ト電極３３およびゲートライン３４上のレジスト１１１
９は残しておく。
膜１６上にアルミニューム（ＡＩ）ヲ１ ｈｍ程度の厚
さで７〜着して金属膜を形成し、この金属膜をフォトリ
ングラフィ処理する。ｍち、金属膜上にレジスト膜１９
を形成し、このレジスト膜１９を露光、現像した後、ア
ルミニュームノ金屈膜をエツチングして、ゲート電極３
３およびゲートライン３４を形成する。このとき、ゲー
ト電極３３およびゲートライン３４上のレジスト１１１
９は残しておく。
この状態で、表面に先車した画素電極部１５の金属膜１
２を第２Ｂ図（Ｄ）（ｄ）に示すように、エツチングし
て取り除く、すると、画素電極部１５はＩＴＯの透明導
１’ｌ膜１１のみからなる透明な画素電極１５ａとなる
。この後、レジスト膜１９を取り除くと、第２Ｂ図（Ｅ
）（ｅ）に示すように、透明な絶縁基板１０の上面に透
明な画素電極１５ａが形成されるとともに、透明な画素
電極１５ａに対応してスタッガード構造のＴＰＴが電気
的に接続された状思で形成される。
２を第２Ｂ図（Ｄ）（ｄ）に示すように、エツチングし
て取り除く、すると、画素電極部１５はＩＴＯの透明導
１’ｌ膜１１のみからなる透明な画素電極１５ａとなる
。この後、レジスト膜１９を取り除くと、第２Ｂ図（Ｅ
）（ｅ）に示すように、透明な絶縁基板１０の上面に透
明な画素電極１５ａが形成されるとともに、透明な画素
電極１５ａに対応してスタッガード構造のＴＰＴが電気
的に接続された状思で形成される。
しかるに、このようなアクティブマトリクス液晶表示装
置の製造方法においても、上述した第１実施例と同様の
効果がある。
置の製造方法においても、上述した第１実施例と同様の
効果がある。
また、前述した第１、第２の実施例においては、ゲート
ライン１４．３４とドレインライン２１．３１とを絶縁
する絶縁膜がゲート絶縁膜１６を形成する工程で形成さ
れるので製造工程がＩＰｉ単になり且つゲートラインと
ドレインラインを確実に絶縁することができる。
ライン１４．３４とドレインライン２１．３１とを絶縁
する絶縁膜がゲート絶縁膜１６を形成する工程で形成さ
れるので製造工程がＩＰｉ単になり且つゲートラインと
ドレインラインを確実に絶縁することができる。
［発明の効果］
以上詳細に説明したように、この発明は第１の工程で、
透明な絶縁基板上に透明導ｉｔ膜および金属屑を積層形
成し、第２の工程で、前記透明導電膜および金属屑から
なる導電体により少なくとも画素電極部をマトリクス状
に形成するとともに、この画素電極部に相出する部分を
除いて絶縁膜および複数層のアモルファスシリコン膜を
積層することにより複数のトランジスタ素子を形成し、
第３の工程で、このトランジスタ素子に接続する導電体
膜を所定の形状に形成し、第４の工程で。
透明な絶縁基板上に透明導ｉｔ膜および金属屑を積層形
成し、第２の工程で、前記透明導電膜および金属屑から
なる導電体により少なくとも画素電極部をマトリクス状
に形成するとともに、この画素電極部に相出する部分を
除いて絶縁膜および複数層のアモルファスシリコン膜を
積層することにより複数のトランジスタ素子を形成し、
第３の工程で、このトランジスタ素子に接続する導電体
膜を所定の形状に形成し、第４の工程で。
前記第１の工程で形成された金属膜のうち、少なくとも
前記画素電極部を構成する金属膜を除去して前記透明導
１［５！のみからなる透明な画素電極を形成するように
したので、フォトリングラフィ処理の回数を少なくして
製造工程の０１ｆｆ素化を図り、低コストで品質の良い
ものを容易に製造することができる。
前記画素電極部を構成する金属膜を除去して前記透明導
１［５！のみからなる透明な画素電極を形成するように
したので、フォトリングラフィ処理の回数を少なくして
製造工程の０１ｆｆ素化を図り、低コストで品質の良い
ものを容易に製造することができる。
第１Ａ図および第１Ｂ図はこの発明の第１実施例を示し
、第１Ａ図および第１Ｂ図の（Ａ）〜（Ｅ）はアクティ
ブマトリクス液晶表示装置の製造工程を示す要部断面図
、第１Ａ図および第１Ｂ図の（ａ）〜（ｅ）はその要部
平面図、第２Ａ図および第２Ｂ図はこの発明の第２実施
例を示し。 第２Ａ図および第２Ｂ図の（Ａ）〜（Ｅ）はその製造工
程を示す要部断面図、第２Ａ図および第２Ｂ図の（ａ）
〜（ｅ）はその要部平面図、第３図（ａ）〜（ｅ）は従
来の製造工程を示す要部断面図である。 １０・・・・・・透明な絶縁基板、１１・・・・・・透
１１導電膜、１２・・・・・・金属膜、１３．３３・・
・・・・ゲート電極、１５・・・・・・画素ＴＬ電極部
１５ａ・・・・・・両溝電極、１６・・・・・・ゲート
絶縁膜、１７ａ・・・・・・活性アモルファスシリコン
膜、１７ｂ・旧・・アモルファスシリコン膜、１８・・
・・・・金属膜、２０．３ｏ・・・・・・ドレイン電極
、２２．３２・・・・・・ソース電極。 特許出願人 カシオ計′Ｑ機株式会社第１Ｂ ｌ ’ｆ）１１５＆づ（峠ｊ−）吸？Ｊ輛。 図 Ｃ株ｒ＝本番）２ 第 敷炎党例 ′＄２゛ 第２Ｂ図
、第１Ａ図および第１Ｂ図の（Ａ）〜（Ｅ）はアクティ
ブマトリクス液晶表示装置の製造工程を示す要部断面図
、第１Ａ図および第１Ｂ図の（ａ）〜（ｅ）はその要部
平面図、第２Ａ図および第２Ｂ図はこの発明の第２実施
例を示し。 第２Ａ図および第２Ｂ図の（Ａ）〜（Ｅ）はその製造工
程を示す要部断面図、第２Ａ図および第２Ｂ図の（ａ）
〜（ｅ）はその要部平面図、第３図（ａ）〜（ｅ）は従
来の製造工程を示す要部断面図である。 １０・・・・・・透明な絶縁基板、１１・・・・・・透
１１導電膜、１２・・・・・・金属膜、１３．３３・・
・・・・ゲート電極、１５・・・・・・画素ＴＬ電極部
１５ａ・・・・・・両溝電極、１６・・・・・・ゲート
絶縁膜、１７ａ・・・・・・活性アモルファスシリコン
膜、１７ｂ・旧・・アモルファスシリコン膜、１８・・
・・・・金属膜、２０．３ｏ・・・・・・ドレイン電極
、２２．３２・・・・・・ソース電極。 特許出願人 カシオ計′Ｑ機株式会社第１Ｂ ｌ ’ｆ）１１５＆づ（峠ｊ−）吸？Ｊ輛。 図 Ｃ株ｒ＝本番）２ 第 敷炎党例 ′＄２゛ 第２Ｂ図
Claims (3)
- （１）透明な絶縁基板上に透明導電膜と金属膜とを積層
する第１の工程と、 この透明導電膜と金属膜とが積層された導電体により少
なくとも画素電極部をマトリクス状に形成するとともに
、前記導電体上に絶縁膜および所定のアモルファスシリ
コン膜を積層形成することにより複数のトランジスタ素
子を形成する第２の工程と、 前記トランジスタ素子に接続する導電体膜を所定の形状
に形成する第３の工程と、 前記第１の工程で形成された金属膜のうち、少なくとも
前記画素電極部に積層された金属膜を除去して前記透明
導電膜のみからなる透明な画素電極を形成する第４の工
程と、 を具備することを特徴とするアクティブマトリクス液晶
表示装置の製造方法。 - （２）前記第２の工程は、透明導電膜と金属膜とが積層
された導電体により少なくとも画素電極部および接続電
極を所定の形状に形成した後、絶縁膜および複数層のア
モルファスシリコン膜を所定の形状に被着して複数のト
ランジスタ素子を形成することを特徴とする特許請求の
範囲第１項に記載のアクティブマトリクス液晶表示装置
の製造方法。 - （３）前記第２の工程は、透明導電膜と金属膜とが積層
された導電体上に、少なくとも１層のアモルファスシリ
コン膜を被着した後に少なくとも画素電極部および接続
電極を所望の形状に形成し、前記アモリファスシリコン
膜上に活性アモリファスシリコン膜および絶縁膜を被着
することにより複数のトランジスタ素子を形成すること
を特徴とする特許請求の範囲第１項に記載のアクティブ
マトリクス液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119036A JPH0830822B2 (ja) | 1986-05-26 | 1986-05-26 | アクテイブマトリクス液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61119036A JPH0830822B2 (ja) | 1986-05-26 | 1986-05-26 | アクテイブマトリクス液晶表示装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62276526A true JPS62276526A (ja) | 1987-12-01 |
| JPH0830822B2 JPH0830822B2 (ja) | 1996-03-27 |
Family
ID=14751371
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61119036A Expired - Lifetime JPH0830822B2 (ja) | 1986-05-26 | 1986-05-26 | アクテイブマトリクス液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0830822B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63253985A (ja) * | 1987-04-10 | 1988-10-20 | 松下電器産業株式会社 | 液晶表示アクティブマトリックス基板 |
| JPH01234830A (ja) * | 1988-03-16 | 1989-09-20 | Hitachi Ltd | 液晶表示装置の製造方法 |
| JPH0219840A (ja) * | 1988-07-08 | 1990-01-23 | Hitachi Ltd | アクティブマトリクスパネル及びその製造方法 |
| US5523187A (en) * | 1994-12-20 | 1996-06-04 | Goldstar Co., Ltd. | Method for the fabrication of liquid crystal display device |
| US7547916B2 (en) | 1992-12-09 | 2009-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5715469A (en) * | 1980-07-02 | 1982-01-26 | Matsushita Electric Ind Co Ltd | Thin film transistor for transmission type display panel and manufacture thereof |
| JPS60100173A (ja) * | 1983-11-07 | 1985-06-04 | セイコーインスツルメンツ株式会社 | 液晶表示装置の製造方法 |
| JPS6159389A (ja) * | 1984-08-30 | 1986-03-26 | 株式会社東芝 | アクテイブマトリツクス型表示装置用表示電極アレイの製造方法 |
| JPS61190314A (ja) * | 1985-02-20 | 1986-08-25 | Sanyo Electric Co Ltd | 表示装置の製造方法 |
-
1986
- 1986-05-26 JP JP61119036A patent/JPH0830822B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US7547916B2 (en) | 1992-12-09 | 2009-06-16 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US7897972B2 (en) | 1992-12-09 | 2011-03-01 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit |
| US8294152B2 (en) | 1992-12-09 | 2012-10-23 | Semiconductor Energy Laboratory Co., Ltd. | Electronic circuit including pixel electrode comprising conductive film |
| US5523187A (en) * | 1994-12-20 | 1996-06-04 | Goldstar Co., Ltd. | Method for the fabrication of liquid crystal display device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0830822B2 (ja) | 1996-03-27 |
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