JPH0637190A

JPH0637190A - 半導体装置およびその製造方法

Info

Publication number: JPH0637190A
Application number: JP18661192A
Authority: JP
Inventors: Yoshifumi Takada; 佳史高田
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1992-07-14
Filing date: 1992-07-14
Publication date: 1994-02-10

Abstract

(57)【要約】【目的】断線が生じ難く、かつ高集積化に適した配線
層の接続構造を提供する。【構成】第１金属配線層２、３が所定の幅を有して延
びている。層間絶縁層５は、第１金属配線層２、３の表
面を多い、かつ第１金属配線層２、３の一部表面を露出
させる貫通孔を有している。スタッド１は、第１金属配
線層２、３の表面に接するように貫通孔を充填し、かつ
層間絶縁層５の表面と連続した表面を有している。第２
金属配線層４は、スタッド１と層間絶縁層５の上に形成
されている。第１金属配線層２、３と接する部分におい
ては、スタッド１は、第１金属配線層と整列されて同一
の幅を有している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特に多層配線層の各層が接続孔を通じ
て接続された半導体装置およびその製造方法に関するも
のである。

【０００２】

【従来の技術】まず、従来の半導体装置の構成について
図を用いて説明する。

【０００３】図１５は、従来の半導体装置の構成を概略
的に示す断面図である。図１５を参照して、シリコン基
板１０６の表面上には、素子分離用の酸化膜、すなわち
分離酸化膜１０７が形成されている。この分離酸化膜１
０７によって、シリコン基板１０６の表面は電気的に分
離されている。この分離されたシリコン基板１０６の領
域には、ＭＯＳ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃ
ｏｎｄｕｃｔｏｒ）型のトランジスタが形成されてい
る。すなわち、分離された領域には、所定の距離を隔て
て１対のソース・ドレイン領域１０８がシリコン基板１
０６の表面に形成されている。この１対のソース・ドレ
イン領域１０８に挟まれる領域の表面上には、ゲート酸
化膜１０９を介してゲート電極１１０が形成されてい
る。このように、ＭＯＳ型のトランジスタは、１対のソ
ース・ドレイン領域１０８、ゲート酸化膜１０９、ゲー
ト電極１１０とを含んでいる。

【０００４】このＭＯＳ型のトランジスタを被覆するよ
うに、シリコン基板１０６の表面上には絶縁膜１１１が
形成されている。この絶縁膜１１１には、コンタクトホ
ール１１２が形成されている。このコンタクトホール１
１２からは、対をなすソース・ドレイン領域１０８の一
部表面が露出している。このコンタクトホール１１２
は、金属膜によって充填されている。この金属膜は、コ
ンタクトホール１１２の側壁部および底部に沿って形成
される金属膜１１２とコンタクトホール１１２を充填す
る金属膜１１４からなっている。金属膜１１４は、金属
膜１１３を介在してソース・ドレイン領域１０８と電気
的に接続されている。またこの金属膜１１３，１１４と
電気的に接続されるように、絶縁膜１１１の表面上には
第１の配線層が形成されている。この第１の配線層は、
金属材料層１０２と中間層１０３ａと反射防止膜１０３
ｂとからなっている。金属材料層１０２の表面上には中
間層１０３ａと反射防止膜１０３ｂが形成されている。
この第１の配線層１０２，１０３ａ，１０３ｂを被覆す
るように層間絶縁膜１０５が形成されている。この層間
絶縁膜１０５には、スルーホール１０５ａが形成されて
いる。このスルーホール１０５ａからは、中間層１０３
ａの一部表面が露出している。スルーホール１０５ａを
介して中間層１０３ａと接するように第２の配線層１０
４が層間絶縁膜１０５の表面上に形成されている。

【０００５】次に、従来の半導体装置の製造方法につい
て説明する。図１６〜図２０は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。図１６を参照
して、シリコン基板１０６を選択的に酸化させることに
よって、シリコン基板１０６の表面に分離酸化膜１０７
が形成される。この分離酸化膜１０７によって分離され
た素子形成領域であって、シリコン基板１０６の表面に
はゲート酸化膜１０９が形成される。このゲート酸化膜
１０６の表面上にゲート電極１１０が形成される。この
ゲート電極１１０は、通常多結晶シリコンと高融点金属
珪化物（たとえば、ＷＳｉ、ＭｏＳｉ、ＴｉＳｉ）の二
層構造よりなる。ゲート電極１１０と分離酸化膜１０７
とをマスクとして、イオン注入が施される。このイオン
注入により、トランジスタを形成する１対のソース・ド
レイン領域１０８が形成される。これにより、シリコン
基板１０６の表面上にＭＯＳ型のトランジスタが形成さ
れる。

【０００６】続いて、このＭＯＳ型のトランジスタを覆
うようにシリコン基板１０６の全面に絶縁膜１１１が形
成される。素子の微細化の進展とともに絶縁膜１１１の
平坦化が重要な技術課題となってきていることを考慮し
て、絶縁膜１１１は、たとえばＳｉＨ₄を主材料ガスと
するＢＰＳＧ膜やＴＥＯＳを主材料とするＢＰＳＧ膜な
どが用いられる。このような材料よりなる絶縁膜１１１
を形成した後に、熱処理（リフロー）を行なって平坦化
する技術や、ＳＯＧ膜とエッチバック技術を用いる平坦
化技術を用いて絶縁膜１１１の平坦化をしている。この
ようにして、絶縁膜１１１の表面が平坦化される。この
後、写真製版およびエッチングを行ないコンタクトホー
ル１１２が形成される。このコンタクトホール１１２を
埋込むようにスパッタリング法あるいはＣＶＤ法により
金属膜１１３と１１４が形成される。金属膜１１３と１
１４に、ＲＩＥのような異方性エッチングが施される。
このエッチングにより、金属膜１１３と１１４はコンタ
クトホール１１２の内部にのみ残される。またそのエッ
チングにより絶縁膜１１１の表面と金属膜１１３，１１
４の表面はほぼ連続したものとなる。金属膜１１３は、
絶縁膜１１１と金属膜１１４との密着層であると同時
に、コンタクトホール１１２の底部において基板１０６
とのオーミックで低抵抗な接続を得るために形成され
る。この金属膜１１３の材料として、たとえばＴｉＮ、
ＴｉＳｉ、ＴｉＷ、ＷＳｉ、ＭｏＳｉなどが用いられ
る。また金属膜１１３は、ＣＶＤ法によって形成でき、
かつコンタクトホール１１２の内部に空洞を生じること
なく埋込み可能な材料よりなることが必要である。この
ような条件を満たす材料としては、たとえばＷ、Ａｌ、
Ｍｏ、ＴｉＮ、ＷＳｉ、ＴｉＳｉなどが挙げられる。

【０００７】図１７を参照して、絶縁膜１１１の表面上
には、金属材料層１０２が形成される。この金属材料層
１０２は、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ合
金より形成される。この金属材料層１０２の表面上に
は、中間層１０３ａが形成される。この中間層１０３ａ
は、配線の信頼性改善のために形成され、たとえばタン
グステン（Ｗ）などの材料よりなる。この中間層１０３
ａの表面上には、反射防止膜１０３ｂが形成される。こ
の反射防止膜１０３ｂは、たとえば窒化チタン（Ｔｉ
Ｎ）などの材料より形成される。このように、金属材料
層１０２、中間層１０３ａおよび反射防止膜１０３ｂよ
りなる第１金属配線層が形成される。

【０００８】図１８を参照して、反射防止膜１０３ｂ、
中間層１０３ａ、金属材料層１０２の順で選択的にエッ
チングが施される。このエッチングにより第１金属配線
層が所望の形状にパターニングされる。この第１金属配
線層はコンタクトホール１１２を充填する金属膜１１
３、１１４を介してソース・ドレイン領域１０８と電気
的に接続される。

【０００９】図１９を参照して、第１金属配線層を被覆
するように、層間絶縁膜１０５が絶縁膜１１１の表面全
面に形成される。この層間絶縁膜１０５には、平坦化を
考慮して、通常３００〜４００°Ｃの低温で形成される
酸化膜やＳＯＧ（ＳｐｉｎｏｎＧｌａｓｓ）膜などが
採用される。

【００１０】図２０を参照して、層間絶縁膜１０５に写
真製版処理が施される。この後、Ｗｅｔエッチングが施
される。このＷｅｔエッチングは、後に形成される第２
金属配線層１０４のスルーホール部における段差被覆性
を改善するために施される。このＷｅｔエッチングの後
に、さらにＤｒｙエッチングが施される。このＤｒｙエ
ッチングにより、層間絶縁膜１０５の所定の位置に、ス
ルーホール１０５ａが形成される。このＤｒｙエッチン
グは、一般的にＣＦ₄、ＣＨＦ₃などのフッ素系のガス
を用いて行なわれる。ＴｉＮなどよりなる反射防止膜１
０３ｂは、このエッチング雰囲気に対してエッチングレ
ートが大きい。これに対して、タングステン（Ｗ）など
よりなる中間層１７３ａは、エッチング雰囲気に対して
エッチングレートが小さい。このため、このＤｒｙエッ
チングによって、反射防止膜１０３ｂはエッチング除去
されるが、中間層１０３ａは、エッチング除去されるこ
となく残る。よって、スルーホール１０５ａからは、中
間層１０３ａの一部表面が露出することとなる。また、
反射防止膜１０３ｂは、第１金属配線層の写真製版時お
よびスルーホール１０５ａ形成の写真製版時に作用する
ものであり、これによりハレーションによる問題は十分
に克服される。すなわち、通常、金属配線層やスルーホ
ールの写真製版時には、アルミニウム合金の高反射率に
起因してレジスト構造が歪む、すなわちハレーションが
生じていた。このハレーションにより、微細レジストパ
ターンを形成することが非常に困難であった。これに対
して、ＴｉＮなどよりなる反射防止膜を用いることによ
って、反射率は従来の約２０％程度となるため、レジス
ト構造が歪むことはなく、微細レジストパターンの形成
が容易となる。タングステンなどよりなる中間層１０３
ａは、アルミニウムなどよりなる金属材料層１０２の上
に形成することによって、金属材料層の信頼性を改善す
る。これとともに、中間層１０３ａはスルーホール１０
５ａの形成時において、金属材料層１０２がスルーホー
ル１０５ａより露出することを防止し、加工残渣の発生
を抑えデバイスの歩止まり向上に寄与する。

【００１１】図２０を参照して、スパッタ法などによ
り、Ａｌ、ＡｌＳｉ、ＡｌＳｉＣｕ、ＡｌＣｕ、ＡｌＣ
ｕＴｉなどのアルミニウムを主体とする配線材料よりな
る第２金属配線層１０４が形成される。この第２金属配
線層１０４は、スルーホール１０５ａを介して第１金属
配線層と電気的に接続される。この第２金属配線層１０
４は、写真製版、ＲＩＥなどにより所望の形状にパター
ニングされる。なお、この第２金属配線層１０４は、一
般にアルミニウムを主体とする単層構造であるが、Ｔｉ
Ｎ、ＴｉＷ、Ｗなどの高融点金属やその化合物を単層構
造の下層に有する二層構造や、第１金属配線層と同一構
造の配線層が採用される場合もある。この第２金属配線
層１０４の表面にパッシベーション膜（図示せず）が被
覆される。

【００１２】上記のように、従来の半導体装置は構成さ
れ、かつ製造される。

【００１３】

【発明が解決しようとする課題】上記のような従来の半
導体装置のおいては、第２金属配線層１０４を第１金属
配線層１０２、１０３ａ、１０３ｂと電気的に接続させ
るために、スルーホール１０５ａが形成されていた。ス
ルーホール１０５ａは、層間絶縁膜１０５に写真製版処
理、ＲＩＥなどを施すことにより形成される。この写真
製版時においては、マスクの重ね合わせずれを考慮して
スルーホールを設計する必要がある。仮に、マスクの重
ね合わせずれを考慮せずにスルーホールを形成した場
合、以下の弊害が生じる。

【００１４】図２１は、マスクの重ね合わせずれを考慮
しない場合のスルーホールの形成状態を示す図１５の破
線で囲む領域Ｐの平面図である。図２１を参照して、金
属材料層１０２の上には、層間絶縁層１０５が被覆され
ている。この層間絶縁層１０５には、スルーホール１０
５ａを形成するための写真製版処理が施される。この写
真製版処理の際に、重ね合わせずれによる余裕を見込ん
だ設計をしない場合、実際に形成されるスルーホール１
０５ａの径は実線で示すように金属材料層１０２の幅よ
りも大きくなる恐れがある。スルーホール１０５ａの径
が金属材料層１０２の幅よりも大きくなった場合、図２
２に示すように、第２金属配線層１０４の断線する恐れ
がある。なお、図２２において中間層と反射防止膜は簡
略化のため省略してある。

【００１５】このように、マスクの重ね合わせずれを考
慮しない場合、第２金属配線層１０４が断線する恐れが
ある。これを防止するために金属材料層１０２に対して
スルーホール１０５ａを一方的に小さくした場合、第２
金属配線層１０４の段差被覆性が悪化する。すなわち、
図２３に示すように、コンタクトホール１０５ａのアス
ペクト比が大きくなるため、コンタクトホール１０５ａ
の側壁部および底部において第２金属配線層１０４が断
線するという問題点があった。なお、図２３においても
中間層と反射防止膜は簡略化のため省略してある。

【００１６】このように、スルーホール１０５ａの径を
一方的に小さくすることも不可能であった。このため、
スルーホール１０５ａは所定の大きさが必要となる。ま
た、金属材料層１０２などよりなる第１金属配線層はス
ルーホール１０５ａに対して所定の線幅を有する必要が
ある。以上のことを考慮すると、金属材料層１０２を含
む第１金属配線層の構成は図２４に示すような構成とな
る。

【００１７】図２４は、マスクの重ね合わせを考慮した
場合の第１金属配線層とスルーホールの位置関係を示す
図１５の破線で囲む領域Ｐに対応した平面図である。図
２４を参照して、図２３に示す弊害を防止するために
は、少なくともスルーホール１０５ａは所定の径φが必
要である。また金属材料層１０２などよりなる第１金属
配線層の線幅は重ね合わせによる余裕を見込んだ設計が
必要となる。すなわち、少なくとも第１金属配線層の線
幅はスルーホールの径φに重ね合わせずれによる余裕ｄ
を見込んだ長さとなる。その長さｗはφ＋２ｄとなる。

【００１８】上記のように、重ね合わせずれによる余裕
を見込んだ場合、金属材料層１０２を含む第１金属配線
層の線幅は、スルーホール１０５ａに対して部分的にま
たは全体的に大きく設計しなければならない。このた
め、配線層の占有面積を大きく確保しなければならず、
素子の微細化および高集積化を図り難いという問題点が
あった。

【００１９】本発明は、上記のような問題点を解決する
ためになされたもので、第１金属配線層と第２金属配線
層の間で断線を生じず素子の微細化および高集積化に適
した半導体装置およびその製造方法を提供することを目
的とする。

【００２０】

【課題を解決するための手段】請求項１に記載の半導体
装置は、所定の幅を有して延びる第１の配線層と、第１
の配線層の表面を覆い、かつ第１の配線層の一部表面を
露出させる貫通孔を有する絶縁層と、第１の導電層の表
面に接するように貫通孔を充填し、かつ絶縁層の表面と
連続した表面を有する導電層と、導電層と絶縁層の上に
形成された第２の配線層とを備えた半導体装置であっ
て、第１の配線層と接する部分において、導電層は第１
の配線層と整列されて同一の幅を有している。

【００２１】請求項２に記載の半導体装置の製造方法に
おいては、絶縁層が形成される。絶縁層に所定の幅を有
して延びる溝が形成される。第１の配線層とその第１の
配線層の上に接するように形成された導電層とが溝に充
填される。第１の配線層と整列されて同一の幅を有し、
第１の配線層の表面を部分的に露出するように導電層が
選択的に除去される。導電層の表面と連続した表面を有
する絶縁層が露出させた第１の配線層の表面上に形成さ
れる。導電層と絶縁層の上に第２の配線層が形成され
る。

【００２２】請求項３に記載の半導体装置の製造方法に
おいては、第１の配線層が形成される。第１の配線層の
表面上に接するように導電層が形成される。第１の配線
層と導電層が同一の幅を有し、かつ整列されるように導
電層と第１の配線層が選択的に除去される。第１の配線
層と整列されて同一の幅を有し、第１の配線層の表面を
部分的に露出するように導電層が選択的に除去される。
導電層の表面と連続した表面を有する絶縁層が露出させ
た第１の配線層の表面上に形成される。導電層と絶縁層
の上に第２の配線層が形成される。

【００２３】

【作用】請求項１に記載の半導体装置においては、導電
層は第１の配線層の表面と接するように貫通孔を充填し
ている。すなわち、貫通孔は導電層によって埋込まれて
いる。このため、導電層は貫通孔内において断線を生じ
ることはない。よって、導電層を介して第２の配線層と
第１の配線層との電気的な接続は良好となる。

【００２４】また導電層は第１の配線層と接する部分で
第１の配線層と整列させて同一の幅を有している。同一
の幅を有しているため、導電層と第１の配線層のいずれ
か一方の幅が他方の幅に対して大きくなることはない。
すなわち、導電層と第１の配線層のいずれか一方が他方
に対して幅方向に長い形状となることはない。よって、
幅方向に長くなった分だけ占有面積が増大し、高集積化
を図り難くなることはない。言換えれば、導電層と第１
の配線層が同一の幅を有しているため高集積化を図るこ
とは容易となる。また導電層と第１の配線層が同一の幅
を有しているため、導電層もしくは第１の配線層の幅方
向の長さを大きくすることなく、効率的に所定の接触面
積を得ることが可能となる。よって、接触抵抗を緩和す
ることも可能となる。したがって、高集積化を図りやす
く、かつ接触抵抗を小さく抑制することができる。

【００２５】請求項２に記載の半導体装置の製造方法に
おいては、絶縁層の溝に第１の配線層とその第１の配線
層の上に接するように形成された導電層が充填される。
これにより、第１の配線層と導電層とが整列されて、か
つ同一の幅を有するように形成される。また第１の配線
層と整列されて同一の幅を有し、第１の配線層の表面を
部分的に露出するように導電層が選択的に除去される。
この後導電層の表面と連続した表面を有する絶縁層が、
露出させた第１の配線層の表面上に形成される。このよ
うに導電層が選択的に除去された後に、導電層の表面と
連続した表面を有する絶縁層が形成されるため、絶縁層
に導電層を埋込むためのスルーホールを写真製版工程に
より製造する必要はない。このためスルーホールを形成
する際のマスクの重ね合わせ余裕は不要となる。よっ
て、マスクの重ね合わせずれに起因した配線層の段差被
覆性の悪化は生じない。段差被覆性の悪化が生じないた
め、それに伴う配線層の断線も防止することが可能とな
る。したがって、デバイスの電気的信頼性を大幅に改善
することが可能となる。

【００２６】請求項３に記載の半導体装置の製造方法に
おいては、第１の配線層と第１の配線層の上に接するよ
うに形成された導電層とが選択的に除去される。これに
より、第１の配線層と導電層が同一の幅を有し、かつ整
列されるように形成される。また、第１の配線層と整列
されて同一の幅を有し、第１の配線層の表面を部分的に
露出するように導電層が選択的に除去される。この後、
導電層の表面と連続した表面を有する絶縁層が露出させ
た第１の配線層の表面上に形成される。このように、導
電層を選択的に除去した後に、この導電層の表面と連続
した表面を有するように絶縁層が形成される。このた
め、導電層を埋込むためのスルーホールを写真製版工程
により製造する必要はない。よってスルーホールを形成
する際のマスクの重ね合わせ余裕は不要となる。よって
マスクの重ね合わせずれに起因する段差被覆性の悪化は
生じない。段差被覆性の悪化が生じないため、それに伴
う配線層の断線を防止することが可能となる。したがっ
て、デバイスの電気的信頼性を大幅に改善することが可
能となる。

【００２７】

【実施例】以下、本発明の第１の実施例について図を用
いて説明する。

【００２８】図１は、本発明の第１の実施例における半
導体装置の構成を概略的に示す断面図である。図１を参
照して、シリコン基板６の表面には、素子分離用の酸化
膜、すなわち分離酸化膜７が形成されている。この分離
酸化膜７により、シリコン基板６の表面は電気的に分離
されている。この分離された領域に、ＭＯＳトランジス
タが形成されている。このＭＯＳトランジスタは、１対
のソース・ドレイン領域８、ゲート酸化膜９、ゲート電
極１０とを含んでいる。１対のソース・ドレイン領域８
は、シリコン基板６の表面に所定の距離を介して形成さ
れている。この１対のソース・ドレイン領域８に挟まれ
る領域の表面上には、ゲート酸化膜９を介してゲート電
極１０が形成されている。このように、ＭＯＳトランジ
スタが形成されている。

【００２９】ＭＯＳトランジスタを被覆するように、シ
リコン基板６の表面全面には、絶縁層１１が形成されて
いる。この絶縁層１１には、コンタクトホール１２が形
成されている。このコンタクトホール１２からは、対を
なすソース・ドレイン領域８の双方の一部表面が露出し
ている。このコンタクトホール１２は、金属膜によって
埋込まれている。この金属膜は、金属膜１３と金属膜１
４からなっている。金属膜１３は、コンタクトホール１
２の側壁部および底部に沿って形成されている。金属膜
１４はその金属膜１３に接するように、かつコンタクト
ホール１２を埋込むように形成されている。この金属膜
１３、１４に接するように、絶縁膜１１の表面上には第
１金属配線層が形成されている。この第１金属配線層
は、金属材料層２と金属層３よりなっている。なおこの
金属層３は、アルミニウム（Ａｌ）系合金よりなる金属
材料層２の信頼性を改善するために形成されている。こ
の第１金属配線層２、３の一部表面上には、スタッド１
が形成されている。このスタッド１は、導電材料よりな
っている。またスタッド１は第１金属配線層と接する部
分において同一の幅を有している。第１金属配線層２、
３を被覆するように、かつスタッド１とほぼ連続した表
面を有するように絶縁層１１の表面上には層間絶縁膜５
が形成されている。すなわち層間絶縁膜５の同一表面上
にスタッド１の表面が露出している。このスタッド１の
露出した表面と接するように第２金属配線層４が形成さ
れている。

【００３０】次に、本発明の第１の実施例における半導
体装置の製造方法について説明する。

【００３１】図２〜図７は、本発明の第１の実施例にお
ける半導体装置の製造方法を工程順に示す概略断面図で
ある。図２を参照して、シリコン基板６の表面に分離酸
化膜７が形成される。この分離酸化膜７によって分離さ
れる素子形成領域であってシリコン基板６の表面上には
シリコン酸化膜９とゲート電極１０が所定のパターンに
形成される。ゲート電極配線１０は多結晶シリコン、あ
るいは高融点金属珪化物と多結晶シリコンとの二層構造
（ポリサイド構造）が用いられることが多い。この高融
点金属珪化物としては、たとえばＭｏＳｉ、ＷＳｉ、Ｔ
ｉＳｉ、ＣｏＳｉなどが用いられる。素子分離酸化膜７
とゲート電極１０をマスクとして、イオン注入を施した
後に熱処理が施される。これによって、トランジスタの
ソース・ドレイン領域８がシリコン基板６の表面に形成
される。このようにしてＭＯＳトランジスタが形成され
る。

【００３２】このＭＯＳトランジスタを被覆するよう
に、シリコン基板６の表面全面に絶縁膜１１が形成され
る。この絶縁膜１１には、写真製版処理およびエッチン
グが施され、所定の箇所にコンタクトホール１２が形成
される。コンタクトホール１２からは、ソース・ドレイ
ン領域８の一部表面が露出する。なお、絶縁膜１１は、
ＳｉＨ₄あるいはＴＥＯＳを主材料としＣＶＤ法によっ
て形成される酸化膜や、これらを主材料とし硼素（Ｂ）
やリン（Ｐ）を含む酸化膜（ＢＰＳＧ膜あるいはＰＳＧ
膜）や同じくＣＶＤ法で形成される窒化膜やＳＯＧ膜あ
るいはこれら複数の膜より形成されていてもよい。この
ように、絶縁膜１１は平坦化されやすい材料が選ばれて
いる。

【００３３】その後、スパッタ法あるいはＣＶＤ法とい
った手法を用いて、絶縁層１１の表面上に金属膜１３と
１４が形成される。この金属膜１３と１４の全面にＲＩ
Ｅのようなエッチングが施される。これによって、金属
膜１３、１４は、コンタクトホール１２の内部のみ選択
的に残される。すなわち、金属膜１３、１４はコンタク
トホール１２を埋込むプラグとなる。このように金属膜
１３、１４をエッチバックする際に絶縁膜１１の平坦性
が良好でないと絶縁膜１１の表面段差部に金属膜１３、
１４のエッチング残渣が発生する。このエッチング残渣
により、各配線層がショートなどする恐れがある。これ
により、デバイスの歩留まりの劣化をきたすため、絶縁
膜１１の表面はできるだけ平坦にしておくことが重要で
ある。金属膜１３は、金属膜１４と絶縁膜１１との密着
層としての役割をもつ。また金属膜１３は、コンタクト
ホール１２の底部において、シリコン基板６と金属膜１
４とのバリアメタル層としての役割を有する。通常、こ
の金属膜１３は、ＴｉＮ、ＴｉＷ、ＷＳｉ、ＭｏＳｉな
どが用いられる。金属膜１４は、ＣＶＤ法あるいは高温
スパッタ法などの段差被覆性のよい膜を形成可能な手法
によって形成されることが多い。この手法を用いること
によって、金属膜１４は、コンタクトホール１２の内部
に空洞を残すことなく埋込形成され得る。また金属膜１
４は、たとえばＷ、ＷＳｉ、Ａｌ、Ｃｕ、ＴｉＳｉ、Ｍ
ｏ、ＴｉＮなどが用いられる。

【００３４】図３を参照して、絶縁層１１の表面全面
に、絶縁膜５ｂと５ａが形成される。この絶縁膜５ａの
表面上にレジスト３１が塗布される。このレジスト３１
は、露光処理などによりパターニングされる。このパタ
ーニングされたレジスト３１をマスクとして、絶縁膜５
ａと５ｂがエッチングされる。このエッチングにより、
絶縁膜５ａと５ｂには、溝パターン２１と２２が形成さ
れる。この溝パターン２１、２２の形成の際におけるエ
ッチングにおいて、絶縁膜５ｂが十分なエッチング選択
比を有することが必要である。このため、絶縁膜５ｂ
は、たとえばＣＶＤ法により形成される窒化膜もしくは
塗布形成可能なＰＰＳＱ（ＰｏｌｙＰｈｅｎｙｌＳ
ｉｌｓｅｓＱｕｉｏｘａｎｅ）膜よりなることが好ま
しい。また絶縁膜５ａは、絶縁膜５ｂとエッチング選択
比がとれる膜、たとえばＳｉＨ₄とＮ ₂Ｏを主材料ガス
に用いるＰＣＣＤ法によって形成可能な酸化膜、あるい
はＳＯＧ膜、あるいはＴＥＯＳを主材料に用いるＣＶＤ
法によって形成される酸化膜などが用いられる。なお、
ここで絶縁膜５ｂを用いるのは、絶縁膜５ａと絶縁膜１
１とはどちらも酸化膜であり、エッチング選択比をとり
難いためである。

【００３５】図４を参照して、金属材料層２、金属膜
３、１ａが、スパッタ法あるいはＣＶＤ法などの手法で
ウエハ全面に形成される。この後、化学・機械的研磨法
（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉ
ｓｈｉｎｇ：ＣＭＰ法）により絶縁膜５ａ上の金属材料
層２と金属膜３、１ａが完全に除去される。このＣＭＰ
法は、ウエハ全面を研磨することにより、ウエハスケー
ルで表面を平坦化することが可能である。これによっ
て、絶縁膜５ａと金属膜１ａとの表面を同一高さに研磨
することが可能である。これにより、絶縁層５ａ、５ｂ
に設けられた溝２１、２２の内部にのみ選択的に金属材
料層２と金属膜３と１ａが形成される。金属材料層２と
金属膜１ａは、Ａｌ、ＡｌＳｉ、ＡｌＣｕ、Ｃｕ、Ａｌ
ＣｕＴｉなどのアルミニウム合金あるいは銅合金などの
低抵抗な金属よりなることが望ましい。また金属膜３
は、金属材料層２の信頼性を改善するために形成される
ものであり、たとえばＷ、ＴｉＮ、ＷＳｉ、Ｔｉ、Ｔｏ
Ｗなどの高融点金属が用いられる。

【００３６】図５を参照して、金属膜１ａの一部表面上
にのみレジストパターン３２が形成される。このレジス
トパターン３２をマスクとして、金属膜１ａにエッチン
グが施される。このエッチングにより、金属膜１ａから
スタッド１が形成される。このスタッド１は、第１の金
属配線層２、３と接する部分において、第１の金属配線
層２、３と同一の幅を有している。

【００３７】図６を参照して、再度、ウエハ全面に絶縁
膜５ｃが形成される。この後、再度ＣＭＰ法あるいはＲ
ＩＥのようなエッチング手法を用いるエッチバックなど
を施すことにより、スタッド１の表面が絶縁層５ａ、５
ｃの表面から露出する。この絶縁膜５ｃは、絶縁膜５ａ
と同様にして形成される膜である。また絶縁膜５ｃに
は、絶縁膜５ａと同じ材料の膜が用いられる。このよう
にして、絶縁膜５ａ、５ｃの表面と同一表面上にスタッ
ド１の表面が露出した構造が得られる。

【００３８】図７を参照して、絶縁層５ａもしくは５ｃ
の表面上に第２金属配線層４がスパッタ法あるいはＣＶ
Ｄ法などの手法を用いて形成される。また第２金属配線
層４は通常の写真製版処理およびエッチング処理を行な
うことによって所定の配線パターンに形成される。これ
により、絶縁層５ａもしくは５ｃの表面上にはスタッド
１の露出した表面と接するように、第２金属配線層４が
形成される。さらに、最上層にはパッシベーション膜が
形成されることによって、本発明の第１の実施例による
半導体装置の製造工程は完了する。

【００３９】次に、図５に示すスタッド１の形成時にお
ける写真製版工程について詳細に説明する。

【００４０】図８は、配線層とレジストパターンの位置
関係を示す平面図である。図８を参照して、金属膜をエ
ッチングしてスタッド１を形成する場合、マスクとなる
レジストパターン３２は幅方向にφ＋２ｄ₁の長さを有
していればいい。すなわち、φはスタッド１の幅方向の
長さであり、ｄ₁は重ね合わせのずれ量ｄよりも大きい
値である。レジストパターン３２の幅方向の長さを上記
のように設定した場合、重ね合わせのずれが生じた場合
でも、そのずれはｄ₁よりも小さいため、形成されるス
タッド１の幅方向の長さφは配線層２の幅ｗと同じ長さ
となる。またレジストパターン３２の長さ方向の寸法φ
については、重ね合わせのずれが生じた場合でもスタッ
ド１の長さがなくならない程度に長さ方向の寸法をとっ
ていればよい。

【００４１】図９は、図５の破線で囲んだ領域Ｑの構成
を概略的に示す部分平面図である。図９を参照して、金
属材料層２を含む第１金属配線層の端部にスタッド１を
形成する場合、レジストパターン３２の幅方向の寸法は
図８に示したフォトレジスト３２の寸法と同様、φ＋２
ｄ₁であれば十分である。また、長さ方向のレジスト３
２の寸法φはｄよりも大きい値であればよい。このよう
にレジスト３２の長さ方向の寸法を設定しておくことに
より、仮にレジストパターン３２が長さ方向に重ね合わ
せずれｄが生じた場合でも、スタッド１の長さ方向の寸
法はφ−ｄの寸法を確保することができる。すなわち、
スタッド１と金属材料層２を含む第１金属配線層との接
触面積はφ×（φ−ｄ）を確保することができる。

【００４２】図１０と図１１は、レジストパターン３２
に重ね合わせずれが生じた場合の本発明の第１の実施例
における半導体装置の製造方法を工程順に示す図９のＸ
−Ｘ線に沿う断面図である。図１０を参照して、図８と
図９に示すようにレジストパターン３２の寸法を設定す
ることにより、レジストパターン３２に重ね合わせずれ
ｄが生じた場合でも、スタッド１は第１金属配線層２、
３との接触面積φ×（φ−ｄ）を有している。

【００４３】図１１を参照して、スタッド１の形成後、
絶縁膜５ｃが堆積された後にスタッド１の表面が露出す
るまで研磨などの平坦化処理が施される。その後、スタ
ッド１と電気的に接続するように、第２金属配線層４が
形成される。このように、スタッド１が重ね合わせずれ
を生じたマスク３２により形成された場合でも、スタッ
ド１は絶縁層５ａ、５ｃに設けられた孔を充填するよう
な構成を有している。このことより、スタッド１の形成
時において重ね合わせずれが生じた場合でも、第１金属
配線層２、３と第２金属配線層４との接続において断線
不良を生じることはなく、良好な電気的接続が得られ
る。

【００４４】次に、本発明の第２の実施例における半導
体装置の構成について説明する。本発明の第２の実施例
における半導体装置の構成は、図１に示す第１の実施例
の構成とほぼ同様である。このため、その説明は省略す
る。

【００４５】次に、本発明の第２の実施例における半導
体装置の製造方法について説明する。

【００４６】図１２〜図１４は、本発明の第２の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。図１２を参照して、ここまでの工程は、図２
に示す第１の実施例における製造工程とほぼ同様である
ためその説明は省略する。

【００４７】図１３を参照して、絶縁膜１１の表面上
に、金属材料層２、金属膜３、１ｃ、反射防止膜５２が
この順で形成される。反射防止膜５２は、たとえば窒化
チタン（ＴｉＮ）や多結晶シリコンなどが用いられるこ
とが多いが、特にこれらの材料に限定されるものではな
く、金属膜１ｃに比べて反射率の小さな材料であればよ
い。この反射防止膜５２の表面上にフォトレジスト６１
が塗布される。このフォトレジスト６１は、露光処理な
どにより、パターニングされる。このレジストパターン
６１をマスクとして、ＲＩＥなどの異方性エッチングを
施すことにより、反射防止膜５２、金属膜１ｃ、３およ
び金属材料層２が同時にエッチングされる。これによっ
て、第１金属配線層２、３が形成される。またこの第１
金属配線層２、３と整列され、かつ同一の幅を有するよ
うに金属膜１ｃが形成される。なお、反射防止膜５２が
本実施例において採用されるのは、第１金属配線層２、
３と金属膜１ｃのパターニングを写真製版処理とエッチ
ング処理によって行なうためである。すなわち、反射防
止膜５２は、ハレーションなどを防止することにより、
微細パターンの形成を可能とする上で必要である。

【００４８】図１４を参照して、レジストパターン６１
を除去した後、第１金属配線層２、３、金属膜１ｃと反
射防止膜５２を被覆するように絶縁層１１の表面全面に
は絶縁膜５ｅが厚く形成される。この絶縁膜５ｅは、Ｃ
ＭＰ法によって研磨処理が施される。これによって、絶
縁膜５ｅと反射防止膜５２が除去され、絶縁膜５ｅの表
面とほぼ同一の表面上に金属膜１ｃの表面が露出する。
すなわち、図４に示す第１の実施例における工程図とほ
ぼ同様の構造となる。ただ、絶縁膜５ｂがない点で相違
する。なお、図４と図１４は同一物は対応する符号で示
してある。また図１４の絶縁膜５ｅと金属膜１ｃは、図
４の絶縁膜５ａと金属膜１ａに各々対応する。

【００４９】この後の工程については、第１の実施例と
ほぼ同様であるためその説明は省略する。

【００５０】上記のように、本発明の第２の実施例にお
ける半導体装置は構成され、かつ製造される。

【００５１】本発明の第２の実施例における半導体装置
およびその製造方法は、本発明の第１の実施例における
半導体装置およびその製造方法の示す効果と同一の効果
を得ることができる。

【００５２】なお、本発明の第１または第２の実施例に
おいては、金属配線層は第一層と第二層の二層だけであ
ったが、三層以上の金属配線層を有する半導体装置にも
この発明は適用可能である。また、三層以上の金属配線
層を有する半導体装置に適用した場合、本発明の第１お
よび第２の実施例で得られた効果と同一の効果を得るこ
とができる。

【００５３】本発明の第１および第２の実施例において
は、金属材料層２と金属膜１ｃが、アルミニウムを主と
するアルミニウム合金よりなっており、金属膜３はＷ、
ＴｉＮ、Ｔｉ、ＴｉＷ、ＷＳｉなどの高融点金属である
としたが、金属材料層２とスタッド１は必ずしも同一の
材料である必要はない。たとえば金属材料層２はアルミ
ニウム（Ａｌ）合金、スタッド１は窒化チタン（Ｔｉ
Ｎ）で、金属膜３はタングステン（Ｗ）といった構造で
あってもいい。また金属材料層２はタングステン、スタ
ッド１は窒化チタン、金属膜３はアルミニウムといった
構造であってもよい。さらに金属膜３とスタッド１の膜
は互いにエッチング選択比の大きな膜であれば、どのよ
うな組合せの構造であってもよい。

【００５４】また本発明の第１および第２の実施例にお
いては、第１金属配線層２、３は、少なくとも金属材料
層２と金属膜３の２種類の膜を含む構成を有している。
しかし、単に金属材料層２のみより構成されている場合
であっても金属材料層２と金属膜１ｃのエッチング選択
比が大きければ、同一の効果を得ることが可能である。

【００５５】

【発明の効果】請求項１に記載の半導体装置において
は、導電層は第１の配線層の表面と接するように貫通孔
を充填している。このため、導電層を介して第２の配線
層と第１の配線層との電気的接続は良好となる。

【００５６】また導電層は、第１の配線層と接する部分
で第１の配線層と整列されて同一の幅を有している。こ
のため、導電層と第１の配線層のいずれか一方の幅が他
方の幅に対して大きくなることはない。したがって、高
集積化を容易に図ることができ、かつ接触抵抗も抑制す
ることが可能となる。

【００５７】請求項２に記載の半導体装置の製造方法に
おいては、絶縁層に形成された溝に第１の配線層とその
第１の配線層の上に接するように形成された導電層とが
充填される。また第１の配線層と整列されて同一の幅を
有し、第１の配線層の表面を部分的に露出するように導
電層が選択的に除去される。この後、導電層の表面と連
続した表面を有する絶縁層が露出をさせた第１の配線層
の表面上に形成される。このため、導電層を埋込むべき
スルーホールを写真製版工程により製造する必要はな
い。したがって、段差被覆性が悪化することがなく、そ
れに伴う配線層の断線も防止することが可能となる。

【００５８】請求項３に記載の半導体装置の製造方法に
おいては、第１の配線層の上に接するように、導電層が
形成される。第１の配線層と導電層が同一の幅を有し、
かつ整列されるように導電層と第１の配線層が選択的に
除去される。また第１の配線層と整列されて同一の幅を
有し、第１の配線層の表面を部分的に露出するように導
電層が選択的に除去される。導電層の表面と連続した表
面を有する絶縁層が露出させた第１の配線層の表面上に
形成される。このため、導電層を埋込むべきスルーホー
ルを写真製版工程により製造する必要はない。したがっ
て、段差被覆性が悪化することはなく、それとともに配
線層の断線を防止することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体装置の構
造を概略的に示す断面図である。

【図２】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。

【図３】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。

【図４】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。

【図５】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。

【図６】本発明の第１の実施例における半導体装置ほ製
造方法の第５工程を示す概略断面図である。

【図７】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図である。

【図８】スタッドを形成する際の配線層とレジストパタ
ーンの位置関係を示す平面図である。

【図９】図５の破線で囲まれた領域Ｑの構成を示す部分
平面図である。

【図１０】スタッド形成時にマスクの重ね合わせずれが
生じた場合の本発明の第１の実施例における半導体装置
の製造方法を示す図９のＸ−Ｘ線に沿う断面図である。

【図１１】スタッドを形成時にマスクの重ね合わせずれ
が生じた場合の本発明の第１の実施例における半導体装
置の製造方法を示す図９のＸ−Ｘ線に沿う断面図であ
る。

【図１２】本発明の第２の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。

【図１３】本発明の第２の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。

【図１４】本発明の第２の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。

【図１５】従来の半導体装置の構成を概略的に示す断面
図である。

【図１６】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。

【図１７】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。

【図１８】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。

【図１９】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。

【図２０】従来の半導体装置の製造方法の第５工程を示
す概略断面図である。

【図２１】マスクの重ね合わせずれを考慮しない場合の
配線層とスルーホールの位置関係を示す図１５の破線で
囲む領域Ｐの部分平面図である。

【図２２】スルーホール内で断線が生じた様子を示す図
１５の破線で囲んだ領域Ｐの拡大断面図である。

【図２３】スルーホールの径を小さくした場合に弊害の
生じた様子を示す図１５の破線で囲む領域Ｐの部分断面
図である。

【図２４】マスクの重ね合わせずれを考慮した場合の配
線層とスルーホールの位置関係を概略的に示す図１５の
破線で囲む領域Ｐの平面図である。

【符号の説明】

１スタッド２金属材料層３金属膜４第２金属配線層５層間絶縁層

Claims

【特許請求の範囲】

【請求項１】所定の幅を有して延びる第１の配線層
と、前記第１の配線層の表面を多い、かつ前記第１の配線層
の一部表面を露出させる貫通孔を有する絶縁層と、前記第１の配線層の表面に接するように前記貫通孔を充
填し、かつ前記絶縁層の表面と連続した表面を有する導
電層と、前記導電層と前記絶縁層の上に形成された第２の配線層
とを備えた半導体装置であって、前記第１の配線層と接する部分において、前記導電層は
前記第１の配線層と整列されて同一の幅を有する半導体
装置。
【請求項２】絶縁層を形成する工程と、前記絶縁層に所定の幅を有して延びる溝を形成する工程
と、第１の配線層とその第１の配線層の上に接するように形
成された導電層とを前記溝に充填する工程と、前記第１の配線層と整列されて同一の幅を有し、前記第
１の配線層の表面を部分的に露出するように前記導電層
を選択的に除去する工程と、前記導電層の表面と連続した表面を有する絶縁層を前記
露出させた第１の配線層の表面上に形成する工程と、前記導電層と前記絶縁層の上に第２の配線層を形成する
工程とを備えた、半導体装置の製造方法。
【請求項３】第１の配線層を形成する工程と、前記第１の配線層の表面上に接するように導電層を形成
する工程と、前記第１の配線層と前記導電層が同一の幅を有し、かつ
整列されるように前記導電層と前記第１の配線層を選択
的に除去する工程と、前記第１の配線層と整列されて同一の幅を有し、前記第
１の配線層の表面を部分的に露出するように前記導電層
を選択的に除去する工程と、前記導電層の表面と連続した表面を有する絶縁層を前記
露出させた第１の配線層の表面上に形成する工程と、前記導電層と前記絶縁層の上に第２の配線層を形成する
工程とを備えた、半導体装置の製造方法。