JPH10173051A - 配線形成方法 - Google Patents
配線形成方法Info
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- JPH10173051A JPH10173051A JP8332412A JP33241296A JPH10173051A JP H10173051 A JPH10173051 A JP H10173051A JP 8332412 A JP8332412 A JP 8332412A JP 33241296 A JP33241296 A JP 33241296A JP H10173051 A JPH10173051 A JP H10173051A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】
【課題】 製造工程数を増加させずに、しかも埋め込み
プラグ部にボイドを発生させない多層配線構造の高集積
化した半導体装置における配線形成方法を提供する。 【解決手段】 下層配線膜としての第１層のＡｌ合金膜
１６と、埋め込みプラグ形成時のエッチング阻止層とす
るエッチング阻止導電膜としてのＴｉ膜３２と、埋め込
みプラグにする導電膜としてのＡｌ合金膜を堆積した後
に、Ｔｉ膜３２をエッチング阻止に使用したＡｌ合金膜
をパターニングにより埋め込みプラグ３５を形成し、そ
の後フォトレジスト３６をマスクとして第１層のＡｌ合
金膜１６をパターニングを行って下層配線３７を形成
し、更にその後第２の層間絶縁３８を堆積し、ＣＭＰ法
等により第２の層間絶縁膜３８表面を平坦化して、埋め
込みプラグ３５表面を露呈させる。
プラグ部にボイドを発生させない多層配線構造の高集積
化した半導体装置における配線形成方法を提供する。 【解決手段】 下層配線膜としての第１層のＡｌ合金膜
１６と、埋め込みプラグ形成時のエッチング阻止層とす
るエッチング阻止導電膜としてのＴｉ膜３２と、埋め込
みプラグにする導電膜としてのＡｌ合金膜を堆積した後
に、Ｔｉ膜３２をエッチング阻止に使用したＡｌ合金膜
をパターニングにより埋め込みプラグ３５を形成し、そ
の後フォトレジスト３６をマスクとして第１層のＡｌ合
金膜１６をパターニングを行って下層配線３７を形成
し、更にその後第２の層間絶縁３８を堆積し、ＣＭＰ法
等により第２の層間絶縁膜３８表面を平坦化して、埋め
込みプラグ３５表面を露呈させる。
Description
【０００１】
【発明の属する技術分野】本発明は配線形成方法に関
し、さらに詳しくは、高集積化された半導体装置におけ
る多層配線の形成方法に関する。
し、さらに詳しくは、高集積化された半導体装置におけ
る多層配線の形成方法に関する。
【０００２】
【従来の技術】近年、半導体装置は益々高集積化が進
み、構成素子の微細化や多層配線等に対する技術が要求
されている。この微細化された構成素子間等の配線は、
層間絶縁膜に形成された、アスペクト比の大きい、微細
なコンタクトホールを介して形成しなければならない。
従来、この様な高集積化した半導体装置の配線形成方法
には、Ａｌ膜のリフロー性を利用して、段差被覆性（ス
テップカバレッジ）の優れた高温スパッタリング法を用
い、コンタクトホール部の配線と層間絶縁膜上の配線を
同時に形成する方法や、構成素子のコンタクトホール部
の配線（埋め込みプラグ）と埋め込みプラグに接続する
層間絶縁膜上の配線とを別々の工程で作製する方法等が
ある。上述した埋め込みプラグの形成法としては、層間
絶縁膜にコンタクトホールを形成後にＴｉＮ膜等のバリ
ア層とブランケットＷ膜を堆積し、その後エッチバック
により、コンタクトホールのみにブランケットＷ膜を残
して、埋め込みプラグとしてのタングステンプラグを形
成する方法や、選択タングステンＣＶＤ法を用いて、コ
ンタクトホール部のみに埋め込みプラグとしてのタング
ステンプラグを形成する方法等がある。
み、構成素子の微細化や多層配線等に対する技術が要求
されている。この微細化された構成素子間等の配線は、
層間絶縁膜に形成された、アスペクト比の大きい、微細
なコンタクトホールを介して形成しなければならない。
従来、この様な高集積化した半導体装置の配線形成方法
には、Ａｌ膜のリフロー性を利用して、段差被覆性（ス
テップカバレッジ）の優れた高温スパッタリング法を用
い、コンタクトホール部の配線と層間絶縁膜上の配線を
同時に形成する方法や、構成素子のコンタクトホール部
の配線（埋め込みプラグ）と埋め込みプラグに接続する
層間絶縁膜上の配線とを別々の工程で作製する方法等が
ある。上述した埋め込みプラグの形成法としては、層間
絶縁膜にコンタクトホールを形成後にＴｉＮ膜等のバリ
ア層とブランケットＷ膜を堆積し、その後エッチバック
により、コンタクトホールのみにブランケットＷ膜を残
して、埋め込みプラグとしてのタングステンプラグを形
成する方法や、選択タングステンＣＶＤ法を用いて、コ
ンタクトホール部のみに埋め込みプラグとしてのタング
ステンプラグを形成する方法等がある。
【０００３】しかし、高温スパッタリング法を用いた配
線形成方法や埋め込みプラグ法を用いた配線形成方法
は、半導体装置の高集積化で、コンタクトホールのアス
ペクト比が更に大きくなってくると、コンタクトホール
部での配線材料の未充填部（ボイド）の発生が起こり、
コンタクトホール部での配線抵抗増加や信頼性の問題が
発生する。この対策の一つとして、上述したコンタクト
ホール部への埋め込みプラグを、層間絶縁膜の堆積する
前に形成し、その後層間絶縁膜を堆積し、埋め込みプラ
グが露呈するまで層間絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等
で平坦化することで、埋め込みプラグを形成する、所謂
ダマシン法等がある。
線形成方法や埋め込みプラグ法を用いた配線形成方法
は、半導体装置の高集積化で、コンタクトホールのアス
ペクト比が更に大きくなってくると、コンタクトホール
部での配線材料の未充填部（ボイド）の発生が起こり、
コンタクトホール部での配線抵抗増加や信頼性の問題が
発生する。この対策の一つとして、上述したコンタクト
ホール部への埋め込みプラグを、層間絶縁膜の堆積する
前に形成し、その後層間絶縁膜を堆積し、埋め込みプラ
グが露呈するまで層間絶縁膜をＣＭＰ（Ｃｈｅｍｉｃａ
ｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等
で平坦化することで、埋め込みプラグを形成する、所謂
ダマシン法等がある。
【０００４】ここで、上述した埋め込みプラグを用い
る、従来の高集積化した半導体装置の多層配線形成方法
の一例を、図３および図４を参照して説明する。まず、
図３（ａ）に示すように、ＭＯＳトランジスタ等が形成
されている半導体基板１１上に、ＣＶＤ法等による第１
の層間絶縁膜１２を堆積し、その後ＣＭＰ法等により第
１の層間絶縁膜１２を平坦化する。次に、フォトリソグ
ラフィ技術と、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）等を用いて、ＭＯＳトランジスタのソー
ス・ドレイン層の不純物拡散層（図示省略）部等の第１
の層間絶縁膜１２にコンタクトホール１３を形成する。
その後Ｔｉ膜とＴｉＮ膜とによるバリア膜を堆積し、更
にブランケットＷ膜を堆積し、これらの堆積膜をプラズ
マエッチング法等によりエッチバックして、コンタクト
ホール１３部に埋め込みプラグとしての第１のタングス
テンプラグ１４を形成する。
る、従来の高集積化した半導体装置の多層配線形成方法
の一例を、図３および図４を参照して説明する。まず、
図３（ａ）に示すように、ＭＯＳトランジスタ等が形成
されている半導体基板１１上に、ＣＶＤ法等による第１
の層間絶縁膜１２を堆積し、その後ＣＭＰ法等により第
１の層間絶縁膜１２を平坦化する。次に、フォトリソグ
ラフィ技術と、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅ
ｔｃｈｉｎｇ）等を用いて、ＭＯＳトランジスタのソー
ス・ドレイン層の不純物拡散層（図示省略）部等の第１
の層間絶縁膜１２にコンタクトホール１３を形成する。
その後Ｔｉ膜とＴｉＮ膜とによるバリア膜を堆積し、更
にブランケットＷ膜を堆積し、これらの堆積膜をプラズ
マエッチング法等によりエッチバックして、コンタクト
ホール１３部に埋め込みプラグとしての第１のタングス
テンプラグ１４を形成する。
【０００５】次に、図３（ｂ）に示すように、スパッタ
リング法等によりバリア膜、例えばＴｉＮ膜１５を堆積
し、その後スパッタリング法等により第１層の配線膜、
例えば１％Ｓｉを含むＡｌ膜による第１層のＡｌ合金膜
１６を堆積する。更にその後フォトレジスト１７を塗布
し、後述する第１層の配線１８形成のためのフォトレジ
スト１７のパターニングをする。
リング法等によりバリア膜、例えばＴｉＮ膜１５を堆積
し、その後スパッタリング法等により第１層の配線膜、
例えば１％Ｓｉを含むＡｌ膜による第１層のＡｌ合金膜
１６を堆積する。更にその後フォトレジスト１７を塗布
し、後述する第１層の配線１８形成のためのフォトレジ
スト１７のパターニングをする。
【０００６】次に、図３（ｃ）に示すように、パターニ
ングされたフォトレジスト１７をマスクとして、ＲＩＥ
法等を用いて第１層のＡｌ合金膜１６およびＴｉＮ膜１
５をエッチングし、第１層の配線１８を形成する。
ングされたフォトレジスト１７をマスクとして、ＲＩＥ
法等を用いて第１層のＡｌ合金膜１６およびＴｉＮ膜１
５をエッチングし、第１層の配線１８を形成する。
【０００７】次に、図４（ｄ）に示すように、ＣＶＤ法
等により第２の層間絶縁膜１９を堆積する。その後、こ
の第２の層間絶縁膜１９表面をＣＭＰ法等を用いて平坦
化する。
等により第２の層間絶縁膜１９を堆積する。その後、こ
の第２の層間絶縁膜１９表面をＣＭＰ法等を用いて平坦
化する。
【０００８】次に、図４（ｅ）に示すように、パターニ
ングしたフォトレジスト２０をマスクとして、ＲＩＥ法
等によるエッチングを行い、第１層の配線と第２層の配
線とを接続する、後述する第２のタングステンプラグ用
の第２の層間絶縁膜１９のコンタクトホール２１を形成
する。
ングしたフォトレジスト２０をマスクとして、ＲＩＥ法
等によるエッチングを行い、第１層の配線と第２層の配
線とを接続する、後述する第２のタングステンプラグ用
の第２の層間絶縁膜１９のコンタクトホール２１を形成
する。
【０００９】次に、図４（ｆ）に示すように、前述した
第１のタングステンプラグ１４形成と同様にして、Ｔｉ
Ｎ膜等によるバリア膜とブランケットＷ膜を堆積した
後、これらの膜をエッチバックして、コンタクトホール
２１に第２のタングステンプラグ２２を形成する。
第１のタングステンプラグ１４形成と同様にして、Ｔｉ
Ｎ膜等によるバリア膜とブランケットＷ膜を堆積した
後、これらの膜をエッチバックして、コンタクトホール
２１に第２のタングステンプラグ２２を形成する。
【００１０】その後は、図面は省略するが、スパッタリ
ング法等によりＴｉＮ膜等によるバリア膜を堆積し、そ
の後スパッタリング法等により第２層のＡｌ合金膜を堆
積する。更にその後これら堆積膜をパターニングして第
２層の配線を形成する。なお、３層以上の多層配線形成
は、上述した工程を繰り返し行えばよい。
ング法等によりＴｉＮ膜等によるバリア膜を堆積し、そ
の後スパッタリング法等により第２層のＡｌ合金膜を堆
積する。更にその後これら堆積膜をパターニングして第
２層の配線を形成する。なお、３層以上の多層配線形成
は、上述した工程を繰り返し行えばよい。
【００１１】上述した多層配線の配線形成方法において
は、第１層の配線１８と上層配線となる第２層の配線と
を接続するコンタクトホール２１のアスペクト比が大き
くなると、コンタクトホール２１部に形成する第２のタ
ングステンプラグ２２にボイドが発生して、第２のタン
グステンプラグ２２部の配線抵抗の増加や、信頼性上の
問題が発生する虞がある。
は、第１層の配線１８と上層配線となる第２層の配線と
を接続するコンタクトホール２１のアスペクト比が大き
くなると、コンタクトホール２１部に形成する第２のタ
ングステンプラグ２２にボイドが発生して、第２のタン
グステンプラグ２２部の配線抵抗の増加や、信頼性上の
問題が発生する虞がある。
【００１２】一方、ブランケットＷ膜による第２のタン
グステンプラグ２２形成の変わりに、前述したダマシン
法による埋め込みプラグの形成は、詳細説明は省略する
が、第１層の配線１８形成後に絶縁膜を堆積し、この絶
縁膜をパターニングしてコンタクトホールを形成し、そ
の後埋め込みプラグとする導電膜を堆積し、この導電膜
をパターニングして埋め込みプラグを形成し、その後第
２の層間絶縁膜１９を形成し、埋め込みプラグの上面が
露呈するまでＣＭＰ法等により第２の層間絶縁膜１９を
除去して平坦化するという工程をとる。従ってダマシン
法を用いる埋め込みプラグ形成では、絶縁膜を堆積、こ
の絶縁膜のパターニングという製造工程数の増加問題が
ある。
グステンプラグ２２形成の変わりに、前述したダマシン
法による埋め込みプラグの形成は、詳細説明は省略する
が、第１層の配線１８形成後に絶縁膜を堆積し、この絶
縁膜をパターニングしてコンタクトホールを形成し、そ
の後埋め込みプラグとする導電膜を堆積し、この導電膜
をパターニングして埋め込みプラグを形成し、その後第
２の層間絶縁膜１９を形成し、埋め込みプラグの上面が
露呈するまでＣＭＰ法等により第２の層間絶縁膜１９を
除去して平坦化するという工程をとる。従ってダマシン
法を用いる埋め込みプラグ形成では、絶縁膜を堆積、こ
の絶縁膜のパターニングという製造工程数の増加問題が
ある。
【００１３】
【発明が解決しようとする課題】本発明は、上述した配
線形成方法における問題点を解決することをその目的と
する。即ち本発明の課題は、製造工程数を増加させず
に、しかも埋め込みプラグ部にボイドを発生させない多
層配線構造の高集積化した半導体装置における配線形成
方法を提供することを目的とする。
線形成方法における問題点を解決することをその目的と
する。即ち本発明の課題は、製造工程数を増加させず
に、しかも埋め込みプラグ部にボイドを発生させない多
層配線構造の高集積化した半導体装置における配線形成
方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の配線形成方法
は、上述の課題を解決するために提案するものであり、
多層配線構造の高集積化した半導体装置の配線形成方法
において、下層配線膜を堆積する工程と、下層配線膜上
に、埋め込みプラグ形成時のエッチング阻止層とするエ
ッチング阻止導電膜を堆積する工程と、エッチング阻止
導電膜上に、埋め込みプラグにする導電膜を形成する工
程と、導電膜をパターニングして埋め込みプラグを形成
する工程と、エッチング阻止導電膜および下層配線膜を
パターニングして下層配線を形成する工程と、層間絶縁
膜を堆積する工程と、層間絶縁膜を平坦化して、前記埋
め込みプラグ表面を露呈させる工程とを有することを特
徴とするものである。
は、上述の課題を解決するために提案するものであり、
多層配線構造の高集積化した半導体装置の配線形成方法
において、下層配線膜を堆積する工程と、下層配線膜上
に、埋め込みプラグ形成時のエッチング阻止層とするエ
ッチング阻止導電膜を堆積する工程と、エッチング阻止
導電膜上に、埋め込みプラグにする導電膜を形成する工
程と、導電膜をパターニングして埋め込みプラグを形成
する工程と、エッチング阻止導電膜および下層配線膜を
パターニングして下層配線を形成する工程と、層間絶縁
膜を堆積する工程と、層間絶縁膜を平坦化して、前記埋
め込みプラグ表面を露呈させる工程とを有することを特
徴とするものである。
【００１５】本発明によれば、下層配線膜と、埋め込み
プラグ形成時のエッチング阻止層とするエッチング阻止
導電膜と、埋め込みプラグにする導電膜とを堆積した後
に、エッチング阻止導電膜をエッチングの阻止に使用し
て埋め込みプラグにする導電膜のパターニングを行っ
て、埋め込みプラグを形成し、その後下層配線膜をパタ
ーニングして下層配線を形成し、層間絶縁膜を堆積し、
この層間絶縁膜を平坦化して、埋め込みプラグ表面を露
呈させる配線形成方法を採るために、製造工程数を増加
させずに、しかも埋め込みプラグ部にボイドを発生させ
ない多層配線構造の高集積化した半導体装置が作製でき
る。
プラグ形成時のエッチング阻止層とするエッチング阻止
導電膜と、埋め込みプラグにする導電膜とを堆積した後
に、エッチング阻止導電膜をエッチングの阻止に使用し
て埋め込みプラグにする導電膜のパターニングを行っ
て、埋め込みプラグを形成し、その後下層配線膜をパタ
ーニングして下層配線を形成し、層間絶縁膜を堆積し、
この層間絶縁膜を平坦化して、埋め込みプラグ表面を露
呈させる配線形成方法を採るために、製造工程数を増加
させずに、しかも埋め込みプラグ部にボイドを発生させ
ない多層配線構造の高集積化した半導体装置が作製でき
る。
【００１６】
【実施例】以下、本発明の具体的実施例につき、添付図
面を参照して説明する。なお従来技術の説明で参照した
図３および図４中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
面を参照して説明する。なお従来技術の説明で参照した
図３および図４中の構成部分と同様の構成部分には、同
一の参照符号を付すものとする。
【００１７】本実施例は多層配線構造の高集積化した半
導体装置における配線形成方法に本発明を適用した例で
あり、これを図１および図２を参照して説明する。ま
ず、図１（ａ）に示すように、従来例と同様にして、Ｍ
ＯＳトランジスタ等が形成されている半導体基板１１上
に、ＣＶＤ法等による第１の層間絶縁膜１２を堆積し、
その後ＣＭＰ法等により第１の層間絶縁膜１２を平坦化
する。次に、フォトリソグラフィ技術と、ＲＩＥ等を用
いて、ＭＯＳトランジスタのソース・ドレイン層の不純
物拡散層（図示省略）部等の第１の層間絶縁膜１２にコ
ンタクトホール１３を形成する。その後、Ｔｉ膜とＴｉ
Ｎ膜とによるバリア膜を堆積し、更にブランケットＷ膜
を堆積し、これらの堆積膜をプラズマエッチング法等に
よりエッチバックして、コンタクトホール１３部に埋め
込みプラグとしてのタングステンプラグ３１を形成す
る。なお、上述したタングステンプラグ３１の代わり
に、ダマシン法により、導電膜、例えば１％のＳｉを含
むＡｌ膜（Ａｌ合金膜）を用いた埋め込みプラグの形成
しをしてもよい。
導体装置における配線形成方法に本発明を適用した例で
あり、これを図１および図２を参照して説明する。ま
ず、図１（ａ）に示すように、従来例と同様にして、Ｍ
ＯＳトランジスタ等が形成されている半導体基板１１上
に、ＣＶＤ法等による第１の層間絶縁膜１２を堆積し、
その後ＣＭＰ法等により第１の層間絶縁膜１２を平坦化
する。次に、フォトリソグラフィ技術と、ＲＩＥ等を用
いて、ＭＯＳトランジスタのソース・ドレイン層の不純
物拡散層（図示省略）部等の第１の層間絶縁膜１２にコ
ンタクトホール１３を形成する。その後、Ｔｉ膜とＴｉ
Ｎ膜とによるバリア膜を堆積し、更にブランケットＷ膜
を堆積し、これらの堆積膜をプラズマエッチング法等に
よりエッチバックして、コンタクトホール１３部に埋め
込みプラグとしてのタングステンプラグ３１を形成す
る。なお、上述したタングステンプラグ３１の代わり
に、ダマシン法により、導電膜、例えば１％のＳｉを含
むＡｌ膜（Ａｌ合金膜）を用いた埋め込みプラグの形成
しをしてもよい。
【００１８】次に、図１（ｂ）に示すように、スパッタ
リング法等によりバリア膜、例えばＴｉＮ膜１５を膜厚
約５０ｎｍ程度堆積し、その後スパッタリング法等によ
り、多層配線の下層配線膜である第１層の配線膜、例え
ば１％Ｓｉを含むＡｌ膜による第１層のＡｌ合金膜１６
を膜厚約５００ｎｍ程度堆積する。次に、後述する埋め
込みプラグ３５形成時のエッチング阻止層とするエッチ
ング阻止導電膜、例えばＴｉ膜３２をスパッタリング法
等により膜厚約１００ｎｍ程度堆積する。その後、後述
する埋め込みプラグ３５とする導電膜、例えば１％のＳ
ｉを含むＡｌ膜のＡｌ合金膜３３を膜厚約６００ｎｍ程
度堆積する。
リング法等によりバリア膜、例えばＴｉＮ膜１５を膜厚
約５０ｎｍ程度堆積し、その後スパッタリング法等によ
り、多層配線の下層配線膜である第１層の配線膜、例え
ば１％Ｓｉを含むＡｌ膜による第１層のＡｌ合金膜１６
を膜厚約５００ｎｍ程度堆積する。次に、後述する埋め
込みプラグ３５形成時のエッチング阻止層とするエッチ
ング阻止導電膜、例えばＴｉ膜３２をスパッタリング法
等により膜厚約１００ｎｍ程度堆積する。その後、後述
する埋め込みプラグ３５とする導電膜、例えば１％のＳ
ｉを含むＡｌ膜のＡｌ合金膜３３を膜厚約６００ｎｍ程
度堆積する。
【００１９】次に、図１（ｃ）に示すように、フォトレ
ジスト３４を塗布し、その後このフォトレジスト３４を
パターニングして、下層配線である第１層のＡｌ合金膜
１６と上方配線を接続するための、後述する埋め込みプ
ラグ３５形成時のエッチング用マスクを形成する。
ジスト３４を塗布し、その後このフォトレジスト３４を
パターニングして、下層配線である第１層のＡｌ合金膜
１６と上方配線を接続するための、後述する埋め込みプ
ラグ３５形成時のエッチング用マスクを形成する。
【００２０】次に、図２（ｄ）に示すように、パターニ
ングされたフォトレジスト３４をマスクとし、Ａｌ合金
膜３３をＥＣＲエッチング装置を用いてエッチングし、
埋め込みプラグ３５を形成する。このＥＣＲエッチング
装置によるＡｌ合金膜３３のエッチング条件は、例えば
下記のようなものである。 〔Ａｌ合金膜３３のエッチング条件〕 ＢＣｌ3 ガス流量 ： ４０ ｓｃｃｍ Ｃｌ2 ガス流量 ： ６０ ｓｃｃｍ 圧力 ： １ Ｐａ マイクロ波パワー ： ８００ Ｗ ＲＦ基板バイアスパワー ： ５０ Ｗ 上述したエッチング条件でＡｌ合金膜３３をエッチング
する時のＡｌ合金膜３３のエッチングレートとＴｉ膜３
２のエッチングレートとの比（エッチング選択比）は５
程度あるので、このエッチングの際、Ｔｉ膜３２は埋め
込みプラグ３５を形成する時のエッチング阻止層とな
り、下層配線膜である第１層のＡｌ合金膜１６はエッチ
ングされずに残る。
ングされたフォトレジスト３４をマスクとし、Ａｌ合金
膜３３をＥＣＲエッチング装置を用いてエッチングし、
埋め込みプラグ３５を形成する。このＥＣＲエッチング
装置によるＡｌ合金膜３３のエッチング条件は、例えば
下記のようなものである。 〔Ａｌ合金膜３３のエッチング条件〕 ＢＣｌ3 ガス流量 ： ４０ ｓｃｃｍ Ｃｌ2 ガス流量 ： ６０ ｓｃｃｍ 圧力 ： １ Ｐａ マイクロ波パワー ： ８００ Ｗ ＲＦ基板バイアスパワー ： ５０ Ｗ 上述したエッチング条件でＡｌ合金膜３３をエッチング
する時のＡｌ合金膜３３のエッチングレートとＴｉ膜３
２のエッチングレートとの比（エッチング選択比）は５
程度あるので、このエッチングの際、Ｔｉ膜３２は埋め
込みプラグ３５を形成する時のエッチング阻止層とな
り、下層配線膜である第１層のＡｌ合金膜１６はエッチ
ングされずに残る。
【００２１】次に、図２（ｅ）に示すように、フォトレ
ジスト３６を塗布し、その後下層配線膜である第１層の
Ａｌ合金膜１６をパターニングして、後述する下層配線
３７を形成するための、フォトレジスト３６のパターニ
ングを行う。次に、パターニングされたフォトレジスト
３６をマスクとして、Ｔｉ膜１５、第１層のＡｌ合金膜
１６およびＴｉＮ膜１５を、ＥＣＲエッチング装置を用
いてエッチングし、下層配線３７を形成する。なお、こ
のＥＣＲエッチング装置によるエッチング条件は、例え
ば上述した埋め込みプラグ３５形成時の条件と同様にす
る。
ジスト３６を塗布し、その後下層配線膜である第１層の
Ａｌ合金膜１６をパターニングして、後述する下層配線
３７を形成するための、フォトレジスト３６のパターニ
ングを行う。次に、パターニングされたフォトレジスト
３６をマスクとして、Ｔｉ膜１５、第１層のＡｌ合金膜
１６およびＴｉＮ膜１５を、ＥＣＲエッチング装置を用
いてエッチングし、下層配線３７を形成する。なお、こ
のＥＣＲエッチング装置によるエッチング条件は、例え
ば上述した埋め込みプラグ３５形成時の条件と同様にす
る。
【００２２】次に、図２（ｆ）に示すように、ＣＶＤ法
によりＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）膜等による第２の層間絶縁膜３
８を約１．５μｍ程度堆積する。その後、埋め込みプラ
グ３５の表面が露呈するまで第２の層間絶縁膜３８表面
を、ＣＭＰ法により平坦化する。
によりＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏ Ｓｉｌｉ
ｃａｔｅ Ｇｌａｓｓ）膜等による第２の層間絶縁膜３
８を約１．５μｍ程度堆積する。その後、埋め込みプラ
グ３５の表面が露呈するまで第２の層間絶縁膜３８表面
を、ＣＭＰ法により平坦化する。
【００２３】その後は、図面は省略するが、スパッタリ
ング法等によりＴｉＮ膜等によるバリア膜を堆積し、そ
の後スパッタリング法等により上層配線膜である、例え
ば第２層のＡｌ合金膜を堆積する。更にその後これら堆
積膜をパターニングして、上層配線である第２層の配線
を形成する。なお、３層以上の多層配線形成を行う場合
は、第２層のＡｌ合金膜を第３層のＡｌ合金膜に対する
下層配線膜と見なして、上述したと同様に、上層配線で
ある第３層の配線と下層配線である第２層の配線を接続
するための埋め込みプラグを形成した後、第２層のＡｌ
合金膜をパターニングして、下層配線である第２層の配
線を形成する。この工程の繰り返し行って、多層配線を
形成し、最後に、最上層膜をパターニングして最上層配
線を形成して多層配線構造を完成させる。
ング法等によりＴｉＮ膜等によるバリア膜を堆積し、そ
の後スパッタリング法等により上層配線膜である、例え
ば第２層のＡｌ合金膜を堆積する。更にその後これら堆
積膜をパターニングして、上層配線である第２層の配線
を形成する。なお、３層以上の多層配線形成を行う場合
は、第２層のＡｌ合金膜を第３層のＡｌ合金膜に対する
下層配線膜と見なして、上述したと同様に、上層配線で
ある第３層の配線と下層配線である第２層の配線を接続
するための埋め込みプラグを形成した後、第２層のＡｌ
合金膜をパターニングして、下層配線である第２層の配
線を形成する。この工程の繰り返し行って、多層配線を
形成し、最後に、最上層膜をパターニングして最上層配
線を形成して多層配線構造を完成させる。
【００２４】上述した配線形成方法を採れば、下層配線
膜、エッチング阻止導電膜および埋め込みプラグとする
導電膜を堆積し、その後埋め込みプラグ３５の形成、続
いて下層配線３７の形成を行い、更にその後第２の層間
絶縁膜３８を埋め込みプラグ３５や下層配線３７の周囲
に配するので、製造工程数を増加させず、しかも埋め込
みプラグ部にボイドを発生させない多層配線構造の高集
積化した半導体装置が作製できる。
膜、エッチング阻止導電膜および埋め込みプラグとする
導電膜を堆積し、その後埋め込みプラグ３５の形成、続
いて下層配線３７の形成を行い、更にその後第２の層間
絶縁膜３８を埋め込みプラグ３５や下層配線３７の周囲
に配するので、製造工程数を増加させず、しかも埋め込
みプラグ部にボイドを発生させない多層配線構造の高集
積化した半導体装置が作製できる。
【００２５】以上、本発明を実施例により説明したが、
本発明はこの実施例に何ら限定されるものではない。例
えば、本発明の実施例では、下層配線膜として、１％の
Ｓｉを含むＡｌ膜によるＡｌ合金膜を用いて説明した
が、ＳｉとＣｕとを少量含むＡｌ膜によるＡｌ合金膜、
Ａｌ膜、Ｃｕ膜およびＷやＭｏ等の高融点金属膜でもよ
い。また、本発明の実施例では、埋め込みプラグとする
導電膜として、１％のＳｉを含むＡｌ膜によるＡｌ合金
膜を用いて説明したが、ＳｉとＣｕとを少量含むＡｌ膜
によるＡｌ合金膜、Ａｌ膜、Ｃｕ膜およびＷやＭｏ等の
高融点金属膜でもよい。更に、本発明の実施例では、エ
ッチング阻止導電膜としてＴｉ膜を用いて説明したが、
埋め込みプラグとする導電膜とエッチング阻止導電膜と
のエッチング選択比がある程度大きいエッチング条件が
設定できるエッチング阻止導電膜、例えばＴｉＮ膜、Ｔ
ｉＯＮ膜、ＴｉＷ膜でもよい。その他、本発明の技術的
思想の範囲内で、プロセス装置やプロセス条件は適宜変
更が可能である。
本発明はこの実施例に何ら限定されるものではない。例
えば、本発明の実施例では、下層配線膜として、１％の
Ｓｉを含むＡｌ膜によるＡｌ合金膜を用いて説明した
が、ＳｉとＣｕとを少量含むＡｌ膜によるＡｌ合金膜、
Ａｌ膜、Ｃｕ膜およびＷやＭｏ等の高融点金属膜でもよ
い。また、本発明の実施例では、埋め込みプラグとする
導電膜として、１％のＳｉを含むＡｌ膜によるＡｌ合金
膜を用いて説明したが、ＳｉとＣｕとを少量含むＡｌ膜
によるＡｌ合金膜、Ａｌ膜、Ｃｕ膜およびＷやＭｏ等の
高融点金属膜でもよい。更に、本発明の実施例では、エ
ッチング阻止導電膜としてＴｉ膜を用いて説明したが、
埋め込みプラグとする導電膜とエッチング阻止導電膜と
のエッチング選択比がある程度大きいエッチング条件が
設定できるエッチング阻止導電膜、例えばＴｉＮ膜、Ｔ
ｉＯＮ膜、ＴｉＷ膜でもよい。その他、本発明の技術的
思想の範囲内で、プロセス装置やプロセス条件は適宜変
更が可能である。
【００２６】
【発明の効果】以上の説明から明らかなように、本発明
の配線形成方法は、製造工程数を増加させず、しかも埋
め込みプラグ部にボイドを発生させない多層配線構造の
高集積化した半導体装置が作製できる。
の配線形成方法は、製造工程数を増加させず、しかも埋
め込みプラグ部にボイドを発生させない多層配線構造の
高集積化した半導体装置が作製できる。
【図１】本発明を適用した実施例の工程の前半を工程順
に説明する、多層配線構造をとる半導体装置の概略断面
図で、（ａ）は第１の層間絶縁膜に形成したコンタクト
ホールにタングステンプラグを形成した状態、（ｂ）は
第１層のＡｌ合金膜、Ｔｉ膜およびＡｌ合金膜を堆積し
た状態、（ｃ）はフォトレジストをパターニングして、
埋め込みプラグ形成部にフォトレジストを残した状態で
ある。
に説明する、多層配線構造をとる半導体装置の概略断面
図で、（ａ）は第１の層間絶縁膜に形成したコンタクト
ホールにタングステンプラグを形成した状態、（ｂ）は
第１層のＡｌ合金膜、Ｔｉ膜およびＡｌ合金膜を堆積し
た状態、（ｃ）はフォトレジストをパターニングして、
埋め込みプラグ形成部にフォトレジストを残した状態で
ある。
【図２】本発明を適用した実施例の工程の後半を工程順
に説明する、多層配線構造をとる半導体装置の概略断面
図で、（ｄ）は埋め込みプラグを形成した状態、（ｅ）
は下層配線を形成した状態、（ｆ）は第２の層間絶縁膜
を堆積し、その後第２の層間絶縁膜表面を平坦化し、埋
め込みプラグ表面を露呈させた状態である。
に説明する、多層配線構造をとる半導体装置の概略断面
図で、（ｄ）は埋め込みプラグを形成した状態、（ｅ）
は下層配線を形成した状態、（ｆ）は第２の層間絶縁膜
を堆積し、その後第２の層間絶縁膜表面を平坦化し、埋
め込みプラグ表面を露呈させた状態である。
【図３】従来の配線形成方法の工程の前半を工程順に説
明する、多層配線構造をとる半導体装置の概略断面図
で、（ａ）は第１の層間絶縁膜に形成したコンタクトホ
ールに第１のタングステンプラグを形成した状態、
（ｂ）はフォトレジストをパターニングした状態、
（ｃ）は第１層の配線を形成した状態である。
明する、多層配線構造をとる半導体装置の概略断面図
で、（ａ）は第１の層間絶縁膜に形成したコンタクトホ
ールに第１のタングステンプラグを形成した状態、
（ｂ）はフォトレジストをパターニングした状態、
（ｃ）は第１層の配線を形成した状態である。
【図４】従来の配線形成方法の工程の後半を工程順に説
明する、多層配線構造をとる半導体装置の概略断面図
で、（ｄ）は第２の層間絶縁膜を堆積し、その後平坦化
をした状態、（ｅ）は第２の層間絶縁膜にコンタクトホ
ールを形成した状態、（ｆ）は第２のタングステンプラ
グを形成した状態である。
明する、多層配線構造をとる半導体装置の概略断面図
で、（ｄ）は第２の層間絶縁膜を堆積し、その後平坦化
をした状態、（ｅ）は第２の層間絶縁膜にコンタクトホ
ールを形成した状態、（ｆ）は第２のタングステンプラ
グを形成した状態である。
１１…半導体基板、１２…第１の層間絶縁膜、１３，２
１…コンタクトホール、１４…第１のタングステンプラ
グ、１５…ＴｉＮ膜、１６…第１層のＡｌ合金膜、１
７，２０，３４，３６…フォトレジスト、１８…第１層
の配線、１９，３８…第２の層間絶縁膜、２２…第２の
タングステンプラグ、３１…タングステンプラグ、３２
…Ｔｉ膜、３３…Ａｌ合金膜、３５…埋め込みプラグ、
３７…下層配線
１…コンタクトホール、１４…第１のタングステンプラ
グ、１５…ＴｉＮ膜、１６…第１層のＡｌ合金膜、１
７，２０，３４，３６…フォトレジスト、１８…第１層
の配線、１９，３８…第２の層間絶縁膜、２２…第２の
タングステンプラグ、３１…タングステンプラグ、３２
…Ｔｉ膜、３３…Ａｌ合金膜、３５…埋め込みプラグ、
３７…下層配線
Claims (5)
- 【請求項１】 多層配線構造の高集積化した半導体装置
の配線形成方法において、 下層配線膜を堆積する工程と、 前記下層配線膜上に、埋め込みプラグ形成時のエッチン
グ阻止層とするエッチング阻止導電膜を堆積する工程
と、 前記エッチング阻止導電膜上に、埋め込みプラグにする
導電膜を形成する工程と、 前記導電膜をパターニングして埋め込みプラグを形成す
る工程と、 前記エッチング阻止導電膜および前記下層配線膜をパタ
ーニングして下層配線を形成する工程と、層間絶縁膜を
堆積する工程と、 前記層間絶縁膜を平坦化して、前記埋め込みプラグ表面
を露呈させる工程とを有することを特徴とする配線形成
方法。 - 【請求項２】 前記下層配線膜は、Ａｌ膜、Ａｌ合金
膜、Ｃｕ膜および高融点金属膜の内、いずれか一種の膜
であることを特徴とする請求項１に記載の配線形成方
法。 - 【請求項３】 前記エッチング阻止導電膜は、高融点金
属膜、ＴｉＷ膜、ＴｉＮ膜およびＴｉＯＮ膜の内、いず
れか一種の膜であることを特徴とする請求項１に記載の
配線形成方法。 - 【請求項４】 前記導電膜は、Ａｌ膜、Ａｌ合金膜、Ｃ
ｕ膜および高融点金属膜の内、いずれか一種の膜である
ことを特徴とする請求項１に記載の配線形成方法。 - 【請求項５】 前記高融点金属膜は、Ｔｉ膜であること
を特徴とする請求項３に記載の配線形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8332412A JPH10173051A (ja) | 1996-12-12 | 1996-12-12 | 配線形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8332412A JPH10173051A (ja) | 1996-12-12 | 1996-12-12 | 配線形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10173051A true JPH10173051A (ja) | 1998-06-26 |
Family
ID=18254688
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8332412A Pending JPH10173051A (ja) | 1996-12-12 | 1996-12-12 | 配線形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10173051A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548548B1 (ko) * | 1999-12-29 | 2006-02-02 | 주식회사 하이닉스반도체 | 플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법 |
| JP2008277722A (ja) * | 2007-04-27 | 2008-11-13 | Nanya Sci & Technol Co Ltd | ビット線コンタクトプラグを形成する方法及びトランジスタ構造 |
| WO2020056079A1 (en) * | 2018-09-14 | 2020-03-19 | Applied Materials, Inc. | Simultaneous metal patterning for 3d interconnects |
-
1996
- 1996-12-12 JP JP8332412A patent/JPH10173051A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100548548B1 (ko) * | 1999-12-29 | 2006-02-02 | 주식회사 하이닉스반도체 | 플러그 형성 후에 층간 절연막을 증착하는 다층 금속배선의 형성 방법 |
| JP2008277722A (ja) * | 2007-04-27 | 2008-11-13 | Nanya Sci & Technol Co Ltd | ビット線コンタクトプラグを形成する方法及びトランジスタ構造 |
| WO2020056079A1 (en) * | 2018-09-14 | 2020-03-19 | Applied Materials, Inc. | Simultaneous metal patterning for 3d interconnects |
| US10867858B2 (en) | 2018-09-14 | 2020-12-15 | Applied Materials, Inc. | Simultaneous metal patterning for 3D interconnects |
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