JPH0897283A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0897283A JPH0897283A JP6227817A JP22781794A JPH0897283A JP H0897283 A JPH0897283 A JP H0897283A JP 6227817 A JP6227817 A JP 6227817A JP 22781794 A JP22781794 A JP 22781794A JP H0897283 A JPH0897283 A JP H0897283A
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Abstract
(57)【要約】
【目的】多層配線形成時のエッチング工程およびリソグ
ラフィ工程を簡略化する。 【構成】層間絶縁膜４の上に形成した金属膜をパターニ
ングして上層配線６を形成するときに同時に接続用窓５
を形成し、上面を保護膜７で被覆した後、フォトレジス
ト膜８をマスクとして保護膜７と接続用窓５の層間絶縁
膜４を順次異方性エッチングしてスルーホール９を形成
し、且つ同時にパッド部（図示せず）の保護膜７をエッ
チングし、次に、スルーホール９内にＷプラグ１０を埋
込んで上下配線間を電気的に接続する。
ラフィ工程を簡略化する。 【構成】層間絶縁膜４の上に形成した金属膜をパターニ
ングして上層配線６を形成するときに同時に接続用窓５
を形成し、上面を保護膜７で被覆した後、フォトレジス
ト膜８をマスクとして保護膜７と接続用窓５の層間絶縁
膜４を順次異方性エッチングしてスルーホール９を形成
し、且つ同時にパッド部（図示せず）の保護膜７をエッ
チングし、次に、スルーホール９内にＷプラグ１０を埋
込んで上下配線間を電気的に接続する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に多層配線を有する半導体装置の製造方法に関
する。
関し、特に多層配線を有する半導体装置の製造方法に関
する。
【０００２】
【従来の技術】半導体装置に形成する多層配線の微細化
に伴い層間絶縁膜に設けたスルーホールに埋込んだ金属
プラグを介して上下配線を接続する方法が採用されるよ
うになっている。
に伴い層間絶縁膜に設けたスルーホールに埋込んだ金属
プラグを介して上下配線を接続する方法が採用されるよ
うになっている。
【０００３】図２（ａ）〜（ｅ）は従来の半導体装置の
製造方法を説明するための工程順に示した半導体チップ
の平面図およびＢ−Ｂ′線断面図である。
製造方法を説明するための工程順に示した半導体チップ
の平面図およびＢ−Ｂ′線断面図である。
【０００４】まず、図２（ａ），（ｂ）に示すように、
Ｓｉ基板１の上に形成した絶縁膜２の上にＡｌ等からな
る下層配線３を選択的に形成し、下層配線３を含む表面
にプラズマＣＶＤ法により酸化シリコン膜を約２μｍの
厚さに堆積してＣＭＰ（化学・機械的研磨）法により上
面を平坦化した約１μｍの厚さの層間絶縁膜４を形成す
る。次に、層間絶縁膜４の上にＡｌ等からなる上層配線
６を選択的に形成する。
Ｓｉ基板１の上に形成した絶縁膜２の上にＡｌ等からな
る下層配線３を選択的に形成し、下層配線３を含む表面
にプラズマＣＶＤ法により酸化シリコン膜を約２μｍの
厚さに堆積してＣＭＰ（化学・機械的研磨）法により上
面を平坦化した約１μｍの厚さの層間絶縁膜４を形成す
る。次に、層間絶縁膜４の上にＡｌ等からなる上層配線
６を選択的に形成する。
【０００５】次に、図２（ｃ）に示すように、上層配線
６を含む表面にフォトレジスト膜１１を塗布してパター
ニングした後、フォトレジスト膜１１をマスクとして上
層配線６および層間絶縁膜４を順次異方性エッチングし
て口径が約０．９μｍのスルーホール１２を形成する。
６を含む表面にフォトレジスト膜１１を塗布してパター
ニングした後、フォトレジスト膜１１をマスクとして上
層配線６および層間絶縁膜４を順次異方性エッチングし
て口径が約０．９μｍのスルーホール１２を形成する。
【０００６】次に、図２（ｄ）に示すように、フォトレ
ジスト膜１１を除去した後、スルーホール１２を含む表
面にブランケットＷ成長法によりＷ膜を堆積してエッチ
バックし、スルーホール１２内に埋込まれたＷプラグ１
３を形成する。
ジスト膜１１を除去した後、スルーホール１２を含む表
面にブランケットＷ成長法によりＷ膜を堆積してエッチ
バックし、スルーホール１２内に埋込まれたＷプラグ１
３を形成する。
【０００７】次に、図２（ｅ）に示すように、Ｗプラグ
１３を含む表面に保護膜１４を堆積して上層配線６の上
の保護膜１４を選択的エッチングし、パッド部を形成す
る。
１３を含む表面に保護膜１４を堆積して上層配線６の上
の保護膜１４を選択的エッチングし、パッド部を形成す
る。
【０００８】
【発明が解決しようとする課題】この従来の半導体装置
の製造方法では、下層配線上の上層配線および層間絶縁
膜を選択的に順次異方性エッチングしてスルーホールを
形成する際に、アルミニウム等の金属膜をエッチングす
るエッチングガスと、酸化シリコン膜等の絶縁膜をエッ
チングするエッチングガスとを変える必要があり、エッ
チングが複雑になるという問題があり、また、保護膜を
パターニングしてパッド部のみを形成するためのリソグ
ラフィ工程が必要になるという問題点がある。
の製造方法では、下層配線上の上層配線および層間絶縁
膜を選択的に順次異方性エッチングしてスルーホールを
形成する際に、アルミニウム等の金属膜をエッチングす
るエッチングガスと、酸化シリコン膜等の絶縁膜をエッ
チングするエッチングガスとを変える必要があり、エッ
チングが複雑になるという問題があり、また、保護膜を
パターニングしてパッド部のみを形成するためのリソグ
ラフィ工程が必要になるという問題点がある。
【０００９】本発明の目的は、エッチング工程およびリ
ソグラフィ工程を改良して製造工程を簡略化した半導体
装置の製造方法を提供することにある。
ソグラフィ工程を改良して製造工程を簡略化した半導体
装置の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上に形成した下層配線を含む表面
に層間絶縁膜を形成し前記層間絶縁膜の上面を化学・機
械的研磨して平坦化する工程と、前記層間絶縁膜の上に
金属膜を堆積してパターニングし前記下層配線との接続
用窓を有する上層配線を形成する工程と、前記上層配線
を含む表面に保護膜を形成する工程と、前記保護膜の上
に塗布したフォトレジスト膜をパターニングして前記接
続用窓の上に前記接続用窓よりも一回り大きい開口部を
形成する工程と、前記フォトレジスト膜をマスクとして
前記開口部の前記保護膜および前記接続用窓の前記層間
絶縁膜を順次異方性エッチングしてスルーホールを形成
する工程と、前記スルーホールを含む表面にタングステ
ン膜を堆積した後エッチバックして前記スルーホール内
に埋込まれたタングステンプラグを形成し前記下層配線
と前記上層配線とを電気的に接続する工程とを含んで構
成される。
造方法は、半導体基板上に形成した下層配線を含む表面
に層間絶縁膜を形成し前記層間絶縁膜の上面を化学・機
械的研磨して平坦化する工程と、前記層間絶縁膜の上に
金属膜を堆積してパターニングし前記下層配線との接続
用窓を有する上層配線を形成する工程と、前記上層配線
を含む表面に保護膜を形成する工程と、前記保護膜の上
に塗布したフォトレジスト膜をパターニングして前記接
続用窓の上に前記接続用窓よりも一回り大きい開口部を
形成する工程と、前記フォトレジスト膜をマスクとして
前記開口部の前記保護膜および前記接続用窓の前記層間
絶縁膜を順次異方性エッチングしてスルーホールを形成
する工程と、前記スルーホールを含む表面にタングステ
ン膜を堆積した後エッチバックして前記スルーホール内
に埋込まれたタングステンプラグを形成し前記下層配線
と前記上層配線とを電気的に接続する工程とを含んで構
成される。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】図１（ａ）〜（ｅ）は本発明の一実施例を
説明するための工程順に示した半導体チップの平面図お
よびＡ−Ａ′線断面図である。
説明するための工程順に示した半導体チップの平面図お
よびＡ−Ａ′線断面図である。
【００１３】まず、図１（ａ），（ｂ）に示すように、
半導体素子を形成したＳｉ基板１の上に絶縁膜２を形成
し、絶縁膜２の上にスパッタリング法により厚さ６０ｎ
ｍのＴｉ膜，厚さ１００ｎｍのＴｉＮ膜，厚さ４００ｎ
ｍのＡｌ−Ｓｉ−Ｃｕ膜，厚さ５０ｎｍのＴｉＮ膜を順
次堆積してパターニングしたＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ
／ＴｉＮ／Ｔｉ積層膜からなる下層の配線３を形成す
る。次に、下層の配線３を含む表面にプラズマＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）による酸化シリコン膜を約２μｍの厚さに堆積し
てＣＭＰ法により上面を平坦化し、厚さ約１．０μｍの
層間絶縁膜４を形成する。次に、層間絶縁膜４の上に厚
さ３０ｎｍのＴｉ膜，厚さ１００ｎｍのＴｉＮ膜，厚さ
９００ｎｍのＡｌ−Ｓｉ−Ｃｕ膜，厚さ５０ｎｍのＴｉ
Ｎ膜を順次堆積したＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ／ＴｉＮ
／Ｔｉ積層膜を形成してパターニングし、約０．９μｍ
程度の口径からなる下層配線３との接続用窓５を有する
上層配線６を形成する。
半導体素子を形成したＳｉ基板１の上に絶縁膜２を形成
し、絶縁膜２の上にスパッタリング法により厚さ６０ｎ
ｍのＴｉ膜，厚さ１００ｎｍのＴｉＮ膜，厚さ４００ｎ
ｍのＡｌ−Ｓｉ−Ｃｕ膜，厚さ５０ｎｍのＴｉＮ膜を順
次堆積してパターニングしたＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ
／ＴｉＮ／Ｔｉ積層膜からなる下層の配線３を形成す
る。次に、下層の配線３を含む表面にプラズマＴＥＯＳ
（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒｔｈｏ−Ｓｉｌｉｃａ
ｔｅ）による酸化シリコン膜を約２μｍの厚さに堆積し
てＣＭＰ法により上面を平坦化し、厚さ約１．０μｍの
層間絶縁膜４を形成する。次に、層間絶縁膜４の上に厚
さ３０ｎｍのＴｉ膜，厚さ１００ｎｍのＴｉＮ膜，厚さ
９００ｎｍのＡｌ−Ｓｉ−Ｃｕ膜，厚さ５０ｎｍのＴｉ
Ｎ膜を順次堆積したＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ／ＴｉＮ
／Ｔｉ積層膜を形成してパターニングし、約０．９μｍ
程度の口径からなる下層配線３との接続用窓５を有する
上層配線６を形成する。
【００１４】次に、図１（ｃ）に示すように、上層配線
６を含む表面にプラズマＳｉＯＮ（酸化窒化シリコン）
膜からなる保護膜７を約１．０μｍの厚さに形成する。
６を含む表面にプラズマＳｉＯＮ（酸化窒化シリコン）
膜からなる保護膜７を約１．０μｍの厚さに形成する。
【００１５】次に、図１（ｄ）に示すように、保護膜７
の上にフォトレジスト膜８を塗布してパターニングし、
接続用窓５の上に接続用窓５よりも一回り大きい第１の
開口部およびパッド形成部の第２の開口部（図示せず）
のそれぞれを同時に形成する。次に、フォトレジスト膜
８をマスクとして第１の開口部の保護膜７および層間絶
縁膜４を順次エッチングしてスルーホール９を形成する
と同時に第２の開口部のパッド形成部の保護膜７をエッ
チングして上層配線６の表面を露出させパッド部を形成
する。
の上にフォトレジスト膜８を塗布してパターニングし、
接続用窓５の上に接続用窓５よりも一回り大きい第１の
開口部およびパッド形成部の第２の開口部（図示せず）
のそれぞれを同時に形成する。次に、フォトレジスト膜
８をマスクとして第１の開口部の保護膜７および層間絶
縁膜４を順次エッチングしてスルーホール９を形成する
と同時に第２の開口部のパッド形成部の保護膜７をエッ
チングして上層配線６の表面を露出させパッド部を形成
する。
【００１６】ここで、第１の開口部の保護膜７と層間絶
縁膜４は同じエッチングガスで順次エッチングすること
ができる利点がある。
縁膜４は同じエッチングガスで順次エッチングすること
ができる利点がある。
【００１７】次に、図１（ｅ）に示すように、フォトレ
ジスト膜８を除去した後スルーホール９を含む表面にブ
ランケットＷ成長法によりＷ膜を形成してエッチバック
し、スルーホール９内に埋込まれたＷプラグ１０を形成
する。
ジスト膜８を除去した後スルーホール９を含む表面にブ
ランケットＷ成長法によりＷ膜を形成してエッチバック
し、スルーホール９内に埋込まれたＷプラグ１０を形成
する。
【００１８】ここで、スルーホール９に埋込んだＷプラ
グ１０の上面には保護膜を設けていないがＷプラグ１０
の上端で上層配線６の表面を被覆して保護しており、信
頼性を低下させることはない。
グ１０の上面には保護膜を設けていないがＷプラグ１０
の上端で上層配線６の表面を被覆して保護しており、信
頼性を低下させることはない。
【００１９】
【発明の効果】以上説明したように本発明は、上層配線
のパターニングの際に下層配線との接続用窓を設けてそ
の上に保護膜を形成した後スルーホールとパッド部の窓
を同時に形成することにより、フォトリソグラフィ工程
を減らして製造工程を簡略化できるという効果を有す
る。
のパターニングの際に下層配線との接続用窓を設けてそ
の上に保護膜を形成した後スルーホールとパッド部の窓
を同時に形成することにより、フォトリソグラフィ工程
を減らして製造工程を簡略化できるという効果を有す
る。
【図１】本発明の一実施例を説明するための工程順に示
した半導体チップの平面図およびＡ−Ａ′線断面図。
した半導体チップの平面図およびＡ−Ａ′線断面図。
【図２】従来の半導体装置の製造方法を説明するための
工程順に示した半導体チップの平面図およびＢ−Ｂ′線
断面図。
工程順に示した半導体チップの平面図およびＢ−Ｂ′線
断面図。
１ Ｓｉ基板 ２ 絶縁膜 ３ 下層配線 ４ 層間絶縁膜 ５ 接続用窓 ６ 上層配線 ７，１４ 保護膜 ８，１１ フォトレジスト膜 ９，１２ スルーホール １０，１３ Ｗプラグ
Claims (3)
- 【請求項１】 半導体基板上に形成した下層配線を含む
表面に層間絶縁膜を形成し前記層間絶縁膜の上面を化学
・機械的研磨して平坦化する工程と、前記層間絶縁膜の
上に金属膜を堆積してパターニングし前記下層配線との
接続用窓を有する上層配線を形成する工程と、前記上層
配線を含む表面に保護膜を形成する工程と、前記保護膜
の上に塗布したフォトレジスト膜をパターニングして前
記接続用窓の上に前記接続用窓よりも一回り大きい開口
部を形成する工程と、前記フォトレジスト膜をマスクと
して前記開口部の前記保護膜および前記接続用窓の前記
層間絶縁膜を順次異方性エッチングしてスルーホールを
形成する工程と、前記スルーホールを含む表面にタング
ステン膜を堆積した後エッチバックして前記スルーホー
ル内に埋込まれたタングステンプラグを形成し前記下層
配線と前記上層配線とを電気的に接続する工程とを含む
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 上層配線および下層配線の少くとも一方
がＴｉＮ／Ａｌ−Ｓｉ−Ｃｕ／ＴｉＮ／Ｔｉ積層膜から
なる請求項１記載の半導体装置の製造方法。 - 【請求項３】 層間絶縁膜がプラズマＴＥＯＳによる酸
化シリコン膜からなる請求項１記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227817A JP2658899B2 (ja) | 1994-09-22 | 1994-09-22 | 半導体装置の製造方法 |
| US08/531,376 US5726098A (en) | 1994-09-22 | 1995-09-21 | Method of manufacturing semiconductor device having multilevel interconnection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6227817A JP2658899B2 (ja) | 1994-09-22 | 1994-09-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0897283A true JPH0897283A (ja) | 1996-04-12 |
| JP2658899B2 JP2658899B2 (ja) | 1997-09-30 |
Family
ID=16866847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6227817A Expired - Fee Related JP2658899B2 (ja) | 1994-09-22 | 1994-09-22 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5726098A (ja) |
| JP (1) | JP2658899B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6815762B2 (en) * | 1997-05-30 | 2004-11-09 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for manufacturing the same including spacers on bit lines |
| US5985746A (en) * | 1996-11-21 | 1999-11-16 | Lsi Logic Corporation | Process for forming self-aligned conductive plugs in multiple insulation levels in integrated circuit structures and resulting product |
| US5966632A (en) * | 1997-01-21 | 1999-10-12 | Mosel Vitelic Inc. | Method of forming borderless metal to contact structure |
| KR100253392B1 (ko) * | 1997-12-29 | 2000-05-01 | 김영환 | 반도체 소자의 배선 형성 방법 |
| US6245664B1 (en) * | 1998-01-05 | 2001-06-12 | Texas Instruments Incorporated | Method and system of interconnecting conductive elements in an integrated circuit |
| FR2784502B1 (fr) * | 1998-10-09 | 2002-08-30 | St Microelectronics Sa | Structures d'interconnexion de circuits integres |
| US6936531B2 (en) | 1998-12-21 | 2005-08-30 | Megic Corporation | Process of fabricating a chip structure |
| US6965165B2 (en) * | 1998-12-21 | 2005-11-15 | Mou-Shiung Lin | Top layers of metal for high performance IC's |
| JP2000294640A (ja) * | 1999-04-09 | 2000-10-20 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| US6180508B1 (en) * | 1999-09-02 | 2001-01-30 | Micron Technology, Inc. | Methods of fabricating buried digit lines and semiconductor devices including same |
| US7932603B2 (en) * | 2001-12-13 | 2011-04-26 | Megica Corporation | Chip structure and process for forming the same |
| JP4417202B2 (ja) * | 2004-08-19 | 2010-02-17 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| JP5111745B2 (ja) * | 2005-08-24 | 2013-01-09 | イビデン株式会社 | コンデンサ及びその製造方法 |
| US7928577B2 (en) | 2008-07-16 | 2011-04-19 | Micron Technology, Inc. | Interconnect structures for integration of multi-layered integrated circuit devices and methods for forming the same |
| FR3030881A1 (fr) * | 2014-12-22 | 2016-06-24 | Commissariat Energie Atomique | Procede de realisation d'un circuit integre en trois dimensions |
| US11600519B2 (en) * | 2019-09-16 | 2023-03-07 | International Business Machines Corporation | Skip-via proximity interconnect |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59220952A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0618213B2 (ja) * | 1982-06-25 | 1994-03-09 | 松下電子工業株式会社 | 半導体装置の製造方法 |
| JPS62260340A (ja) * | 1986-05-06 | 1987-11-12 | Toshiba Corp | 半導体装置の製造方法 |
| US4900695A (en) * | 1986-12-17 | 1990-02-13 | Hitachi, Ltd. | Semiconductor integrated circuit device and process for producing the same |
| US5204286A (en) * | 1991-10-15 | 1993-04-20 | Micron Technology, Inc. | Method of making self-aligned contacts and vertical interconnects to integrated circuits |
| US5545584A (en) * | 1995-07-03 | 1996-08-13 | Taiwan Semiconductor Manufacturing Company | Unified contact plug process for static random access memory (SRAM) having thin film transistors |
-
1994
- 1994-09-22 JP JP6227817A patent/JP2658899B2/ja not_active Expired - Fee Related
-
1995
- 1995-09-21 US US08/531,376 patent/US5726098A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5726098A (en) | 1998-03-10 |
| JP2658899B2 (ja) | 1997-09-30 |
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