JP2000294640A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 良好なデバイス特性を確保した半導体装置の
製造方法を提供することを目的とする。 【解決手段】 シリコン酸化膜４に対して等方性エッチ
ングを施した後、リアクティブイオンエッチング（ＲＩ
Ｅ）等の異方性エッチングを施すことにより、ヴィアホ
ール１３を開孔する。ヴィアホール１３をＷ膜１０で埋
め込んだ後、シリコン酸化膜４、ＴｉＮ膜９そしてヴィ
アホール１３内のＷ膜１０を一緒にＣＭＰを用いて研磨
し削除することによって、Ｗプラグ１１を形成する。
製造方法を提供することを目的とする。 【解決手段】 シリコン酸化膜４に対して等方性エッチ
ングを施した後、リアクティブイオンエッチング（ＲＩ
Ｅ）等の異方性エッチングを施すことにより、ヴィアホ
ール１３を開孔する。ヴィアホール１３をＷ膜１０で埋
め込んだ後、シリコン酸化膜４、ＴｉＮ膜９そしてヴィ
アホール１３内のＷ膜１０を一緒にＣＭＰを用いて研磨
し削除することによって、Ｗプラグ１１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係わり、特に、多層配線構造を持つ半導体装置に
ヴィアホールコンタクトの形成を行う半導体装置の製造
方法に関するものである。
方法に係わり、特に、多層配線構造を持つ半導体装置に
ヴィアホールコンタクトの形成を行う半導体装置の製造
方法に関するものである。
【０００２】
【従来の技術】従来、半導体装置の多層配線は、アルミ
ニウム系合金膜をチタン（Ｔｉ）膜、チタンナイトライ
ド（ＴｉＮ）膜といった高融点金属膜やその積層膜で挟
んだ構造からなる多層金属膜を各層の配線として用いて
いる。各層の配線層を電気的に接続する際は、層間絶縁
膜に開口したヴィアホール内に形成したプラグ、代表的
な例としてタングステン（Ｗ）プラグを用いることで行
っている。Ｗプラグは、層間絶縁膜に開口したヴィアホ
ール内に密着層であるＴｉＮ膜をスパッタ法により形成
した後、６弗化タングステン（ＷＦ６）ガスをシラン
（ＳｉＨ４）ガスあるいは水素（Ｈ２）ガスによって還
元する化学気相成長（ＣＶＤ）法によりヴィアホールが
完全に埋め込まれるようにＷ膜を成膜する。
ニウム系合金膜をチタン（Ｔｉ）膜、チタンナイトライ
ド（ＴｉＮ）膜といった高融点金属膜やその積層膜で挟
んだ構造からなる多層金属膜を各層の配線として用いて
いる。各層の配線層を電気的に接続する際は、層間絶縁
膜に開口したヴィアホール内に形成したプラグ、代表的
な例としてタングステン（Ｗ）プラグを用いることで行
っている。Ｗプラグは、層間絶縁膜に開口したヴィアホ
ール内に密着層であるＴｉＮ膜をスパッタ法により形成
した後、６弗化タングステン（ＷＦ６）ガスをシラン
（ＳｉＨ４）ガスあるいは水素（Ｈ２）ガスによって還
元する化学気相成長（ＣＶＤ）法によりヴィアホールが
完全に埋め込まれるようにＷ膜を成膜する。
【０００３】Ｗ膜の成膜は、最初にＳｉＨ４ガスを多く
流す条件下でＷの核生成層の成膜を５ｎｍ−５０ｎｍ程
度行う。この核生成層は、Ｗ膜を均一な膜厚に成長させ
るための下地膜となる。このような条件下におけるＷ膜
の成膜は、ＷＦ６ガスの供給に律速される。この結果、
ヴィアホールの端部では、Ｗ膜が他の部分より厚く成膜
される傾向がある。引き続き、Ｈ２ガスを多く流す条件
下でヴィアホールを埋め込むためのＷ膜の成膜を行う。
このような条件下におけるＷ膜の成膜は、ＷＦ６ガスの
還元反応に律速される。この結果、ヴィアホール内のど
の部分においてもＷ膜の成膜を均一に行うことができ
る。ヴィアホールの埋め込み終了後、ヴィアホール以外
の部分のＷ膜をエッチバックあるいはＣＭＰ（Chemical
Mechanical Polishing）により除去し、ヴィアホール
内にＷプラグを形成する。
流す条件下でＷの核生成層の成膜を５ｎｍ−５０ｎｍ程
度行う。この核生成層は、Ｗ膜を均一な膜厚に成長させ
るための下地膜となる。このような条件下におけるＷ膜
の成膜は、ＷＦ６ガスの供給に律速される。この結果、
ヴィアホールの端部では、Ｗ膜が他の部分より厚く成膜
される傾向がある。引き続き、Ｈ２ガスを多く流す条件
下でヴィアホールを埋め込むためのＷ膜の成膜を行う。
このような条件下におけるＷ膜の成膜は、ＷＦ６ガスの
還元反応に律速される。この結果、ヴィアホール内のど
の部分においてもＷ膜の成膜を均一に行うことができ
る。ヴィアホールの埋め込み終了後、ヴィアホール以外
の部分のＷ膜をエッチバックあるいはＣＭＰ（Chemical
Mechanical Polishing）により除去し、ヴィアホール
内にＷプラグを形成する。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
半導体装置の製造方法は、次のような課題を持っていた
ため、良好なデバイス特性を確保することが困難であっ
た。デバイスの微細化に伴いヴィアホールの径が小さく
なると、密着層であるＴｉＮ膜がヴィアホール内に十分
成膜されない。これは、ヴィアホール端部には他の部分
よりも厚くＴｉＮ膜が成膜されてしまうことに起因して
いる。ヴィアホール端部にはＴｉＮ膜が厚く成膜される
ため、ヴィアホール端部の径が小さくなる。仮に、均一
なＷ膜を成膜することができても、ヴィアホール内にボ
イドが残存してしまう。
半導体装置の製造方法は、次のような課題を持っていた
ため、良好なデバイス特性を確保することが困難であっ
た。デバイスの微細化に伴いヴィアホールの径が小さく
なると、密着層であるＴｉＮ膜がヴィアホール内に十分
成膜されない。これは、ヴィアホール端部には他の部分
よりも厚くＴｉＮ膜が成膜されてしまうことに起因して
いる。ヴィアホール端部にはＴｉＮ膜が厚く成膜される
ため、ヴィアホール端部の径が小さくなる。仮に、均一
なＷ膜を成膜することができても、ヴィアホール内にボ
イドが残存してしまう。
【０００５】内部にボイドが残存するヴィアホールで
は、エッチバックの際、ヴィアホール内部においてエッ
チングが急速に進み、下層配線までオーバーエッチング
してしまう。また、Ｗ膜ーＣＭＰの際に用いる酸化剤が
ボイド内に入り込んでＷ膜を溶解してしまう。さらに
は、配線とヴィアホールに十分な合わせ余裕を設定する
ことができない微細なデバイスでは、上層配線のエッチ
ングと並行してヴィアホール内のボイド部分のエッチン
グが進んでしまうこともあり、良好なデバイス特性を確
保することができない。
は、エッチバックの際、ヴィアホール内部においてエッ
チングが急速に進み、下層配線までオーバーエッチング
してしまう。また、Ｗ膜ーＣＭＰの際に用いる酸化剤が
ボイド内に入り込んでＷ膜を溶解してしまう。さらに
は、配線とヴィアホールに十分な合わせ余裕を設定する
ことができない微細なデバイスでは、上層配線のエッチ
ングと並行してヴィアホール内のボイド部分のエッチン
グが進んでしまうこともあり、良好なデバイス特性を確
保することができない。
【０００６】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体装置の製造方法は、半導体基板上
に第１の絶縁膜、第１の配線層そして単層または２層以
上の積層膜からなる第２の絶縁膜を順次形成する工程
と、第２の絶縁膜上にパターニングされたレジストマス
クを準備し、等方性エッチングおよび異方性エッチング
を順次施し、複数のヴィアホールを形成する工程と、複
数のヴィアホール内が十分埋め込まれるような高融点金
属膜を形成する工程と、隣り合う複数のヴィアホール内
の高融点金属膜が互いに絶縁されるまで高融点金属膜お
よび第２の絶縁膜を研磨する工程と、第１の配線層とヴ
ィアホール内の高融点金属膜を介して電気的に接続され
る第２の配線層を形成する工程とを有するものである。
めに、本発明の半導体装置の製造方法は、半導体基板上
に第１の絶縁膜、第１の配線層そして単層または２層以
上の積層膜からなる第２の絶縁膜を順次形成する工程
と、第２の絶縁膜上にパターニングされたレジストマス
クを準備し、等方性エッチングおよび異方性エッチング
を順次施し、複数のヴィアホールを形成する工程と、複
数のヴィアホール内が十分埋め込まれるような高融点金
属膜を形成する工程と、隣り合う複数のヴィアホール内
の高融点金属膜が互いに絶縁されるまで高融点金属膜お
よび第２の絶縁膜を研磨する工程と、第１の配線層とヴ
ィアホール内の高融点金属膜を介して電気的に接続され
る第２の配線層を形成する工程とを有するものである。
【０００７】
【発明の実施の形態】第１の実施形態 図１および図２は、本発明の第１の実施形態を示す工程
図である。図示しないトランジスタ等を有する半導体基
板１上に、シリコン酸化膜２、下層配線である第１の配
線層３、上層配線と下層配線間の層間絶縁膜であるシリ
コン酸化膜４を順次形成する。その後、シリコン酸化膜
４上に、所望の径を持つヴィアホールパターンがパター
ニングされたレジストマスク５を準備する（図１ａ）。
第１の配線層３は、アルミニウム系合金膜をＴｉやＴｉ
Ｎといった高融点金属膜でサンドイッチした構造、ある
いは、高融点金属膜の積層によりサンドイッチした構造
からなる。シリコン酸化膜２、４は、ＣＶＤ法や塗布法
よって形成され、単層または積層構造からなる。シリコ
ン酸化膜４上にレジストマスク５を準備する前に、ＣＭ
Ｐ等によりシリコン酸化膜４の表面を平坦化処理してお
く。
図である。図示しないトランジスタ等を有する半導体基
板１上に、シリコン酸化膜２、下層配線である第１の配
線層３、上層配線と下層配線間の層間絶縁膜であるシリ
コン酸化膜４を順次形成する。その後、シリコン酸化膜
４上に、所望の径を持つヴィアホールパターンがパター
ニングされたレジストマスク５を準備する（図１ａ）。
第１の配線層３は、アルミニウム系合金膜をＴｉやＴｉ
Ｎといった高融点金属膜でサンドイッチした構造、ある
いは、高融点金属膜の積層によりサンドイッチした構造
からなる。シリコン酸化膜２、４は、ＣＶＤ法や塗布法
よって形成され、単層または積層構造からなる。シリコ
ン酸化膜４上にレジストマスク５を準備する前に、ＣＭ
Ｐ等によりシリコン酸化膜４の表面を平坦化処理してお
く。
【０００８】次に、パターニングしたレジストマスク５
を用いて、シリコン酸化膜４に対して等方性エッチング
を施した後、リアクティブイオンエッチング（ＲＩＥ）
等の異方性エッチングを施すことにより、ヴィアホール
１３を開孔する（図１ｂ）。図１ｂに示されるように、
ヴィアホール１３は等方性エッチングにより形成される
部分６と異方性エッチングにより形成される部分７とを
持つワイングラス形状である。ヴィアホール１３の端部
８の径は、他の部分の径に比べて大きい。
を用いて、シリコン酸化膜４に対して等方性エッチング
を施した後、リアクティブイオンエッチング（ＲＩＥ）
等の異方性エッチングを施すことにより、ヴィアホール
１３を開孔する（図１ｂ）。図１ｂに示されるように、
ヴィアホール１３は等方性エッチングにより形成される
部分６と異方性エッチングにより形成される部分７とを
持つワイングラス形状である。ヴィアホール１３の端部
８の径は、他の部分の径に比べて大きい。
【０００９】レジストマスク５を除去した後、開孔した
ヴィアホール１３内をスパッタエッチングによりクリー
ニングした上で密着層であるＴｉＮ膜９を成膜する（図
１ｃ）。次に、ＷＦ６ガスを用いたＣＶＤ法により、ヴ
ィアホール１３内が十分に埋め尽くされる量のＷ膜１０
を成膜する（図１ｄ）。
ヴィアホール１３内をスパッタエッチングによりクリー
ニングした上で密着層であるＴｉＮ膜９を成膜する（図
１ｃ）。次に、ＷＦ６ガスを用いたＣＶＤ法により、ヴ
ィアホール１３内が十分に埋め尽くされる量のＷ膜１０
を成膜する（図１ｄ）。
【００１０】次に、ヴィアホール１３部分以外のＷ膜１
０、言い換えれば、ヴィアホール１３の端部８までのＷ
膜１０をＣＭＰを用いて研磨し削除する。ここでは、Ｃ
ＭＰを用いる例を説明しているが、異方性エッチングを
用いることもできる。さらに、シリコン酸化膜４、Ｔｉ
Ｎ膜９そしてヴィアホール１３内のＷ膜１０を一緒にＣ
ＭＰを用いて研磨し削除することによって、Ｗプラグ１
１を形成する（図２ａ）。この時の研磨／削除は、半導
体チップ上の最も狭いピッチで隣接するＷプラグ１１
が、互いに十分絶縁されるまで行われるとともに表面も
平坦化される。なお、ＣＭＰを制御することにより、Ｗ
プラグ１１の形成を一度のＣＭＰ工程により行うことも
できる。
０、言い換えれば、ヴィアホール１３の端部８までのＷ
膜１０をＣＭＰを用いて研磨し削除する。ここでは、Ｃ
ＭＰを用いる例を説明しているが、異方性エッチングを
用いることもできる。さらに、シリコン酸化膜４、Ｔｉ
Ｎ膜９そしてヴィアホール１３内のＷ膜１０を一緒にＣ
ＭＰを用いて研磨し削除することによって、Ｗプラグ１
１を形成する（図２ａ）。この時の研磨／削除は、半導
体チップ上の最も狭いピッチで隣接するＷプラグ１１
が、互いに十分絶縁されるまで行われるとともに表面も
平坦化される。なお、ＣＭＰを制御することにより、Ｗ
プラグ１１の形成を一度のＣＭＰ工程により行うことも
できる。
【００１１】最後に、第１の配線層３と同様、アルミニ
ウム系合金膜をＴｉやＴｉＮといった高融点金属膜でサ
ンドイッチした構造、あるいは、高融点金属膜の積層に
よりサンドイッチした構造からなる上層配線である第２
の配線層１２を形成する。第２の配線層１２は、スパッ
タ法による積層金属膜の堆積後、フォトリソグラフィ／
エッチングにより形成される。
ウム系合金膜をＴｉやＴｉＮといった高融点金属膜でサ
ンドイッチした構造、あるいは、高融点金属膜の積層に
よりサンドイッチした構造からなる上層配線である第２
の配線層１２を形成する。第２の配線層１２は、スパッ
タ法による積層金属膜の堆積後、フォトリソグラフィ／
エッチングにより形成される。
【００１２】本実施形態においては、２層の多層配線構
造を持つ半導体装置の製造方法を説明したが、３層以上
の配線層を持つ多層配線構造の半導体装置においても、
本実施形態と同様の工程を繰り返すことにより製造する
ことが可能である。
造を持つ半導体装置の製造方法を説明したが、３層以上
の配線層を持つ多層配線構造の半導体装置においても、
本実施形態と同様の工程を繰り返すことにより製造する
ことが可能である。
【００１３】本実施形態によれば、ヴィアホール形成時
に等方性エッチングと異方性エッチングを順次施すこと
により、ヴィアホール端部に密着層であるＴｉＮ膜が厚
く付いてしまうことを防止することができる。この結
果、次の工程において、ヴィアホール内へＷＦ６ガスを
十分供給することができるので、ヴィアホール内へのＷ
膜の良好な埋め込みが可能となる。
に等方性エッチングと異方性エッチングを順次施すこと
により、ヴィアホール端部に密着層であるＴｉＮ膜が厚
く付いてしまうことを防止することができる。この結
果、次の工程において、ヴィアホール内へＷＦ６ガスを
十分供給することができるので、ヴィアホール内へのＷ
膜の良好な埋め込みが可能となる。
【００１４】さらに、本実施形態によれば、ヴィアホー
ル内に形成する密着層である高融点金属膜が斜めに形成
されるため、後の上層配線を形成する工程における異方
性エッチングの際にヴィアホール内の密着層である高融
点金属膜がエッチングされてしまうことはない。この結
果、Ｗプラグ周辺にボイドのない良好なデバイス構造を
得ることができる。
ル内に形成する密着層である高融点金属膜が斜めに形成
されるため、後の上層配線を形成する工程における異方
性エッチングの際にヴィアホール内の密着層である高融
点金属膜がエッチングされてしまうことはない。この結
果、Ｗプラグ周辺にボイドのない良好なデバイス構造を
得ることができる。
【００１５】
【発明の効果】以上詳細に説明したように、本発明によ
れば、良好な形状の微細配線を持つ半導体装置を製造す
ることができる。言い換えれば、良好なデバイス特性を
確保した半導体装置を提供することができる。
れば、良好な形状の微細配線を持つ半導体装置を製造す
ることができる。言い換えれば、良好なデバイス特性を
確保した半導体装置を提供することができる。
【図１】本発明の第１の実施形態を示す工程図である。
【図２】本発明の第１の実施形態を示す工程図である。
１ 半導体基板 ２、４ シリコン酸
化膜 ３、１２ 配線層 １０ レジストマ
スク １１ Ｗプラグ １３ ヴィアホー
ル
化膜 ３、１２ 配線層 １０ レジストマ
スク １１ Ｗプラグ １３ ヴィアホー
ル
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１２年３月２１日（２０００．３．２
１）
１）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 BB14 BB30 CC01 5F033 HH09 HH18 HH33 JJ19 JJ33 KK09 KK18 KK33 MM08 NN06 NN07 NN32 PP03 PP06 PP15 QQ09 QQ13 QQ16 QQ18 QQ22 QQ37 QQ48 RR04 SS11 SS21 XX02
Claims (4)
- 【請求項１】 半導体基板上に第１の絶縁膜、第１の配
線層そして単層または２層以上の積層膜からなる第２の
絶縁膜を順次形成する工程と、 前記第２の絶縁膜上にパターニングされたレジストマス
クを準備し、等方性エッチングおよび異方性エッチング
を順次施し、複数のヴィアホールを形成する工程と、 前記複数のヴィアホール内が十分埋め込まれるような高
融点金属膜を形成する工程と、 隣り合う前記複数のヴィアホール内の前記高融点金属膜
が互いに絶縁されるまで前記高融点金属膜および前記第
２の絶縁膜を研磨する工程と、 前記第１の配線層と前記ヴィアホール内の前記高融点金
属膜を介して電気的に接続される第２の配線層を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記研磨工程は、ＣＭＰ法を用いて行う
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 半導体基板上に第１の絶縁膜、第１の配
線層そして単層または２層以上の積層膜からなる第２の
絶縁膜を順次形成する工程と、 前記第２の絶縁膜上にパターニングされたレジストマス
クを準備し、等方性エッチングおよび異方性エッチング
を順次施し、複数のヴィアホールを形成する工程と、 前記複数のヴィアホール内が十分埋め込まれるような高
融点金属膜を形成する工程と、 前記高融点金属膜を前記ヴィアホールの端部までエッチ
ングする工程と、 隣り合う前記複数のヴィアホール内の前記高融点金属膜
が互いに絶縁されるまで前記高融点金属膜および前記第
２の絶縁膜を研磨する工程と、 前記第１の配線層と前記ヴィアホール内の前記高融点金
属膜を介して電気的に接続される第２の配線層を形成す
る工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記研磨工程は、ＣＭＰ法を用いて行う
ことを特徴とする請求項３記載の半導体装置の製造方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102603A JP2000294640A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置の製造方法 |
| US09/358,367 US6368959B1 (en) | 1999-04-09 | 1999-07-21 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102603A JP2000294640A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000294640A true JP2000294640A (ja) | 2000-10-20 |
Family
ID=14331823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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