[go: up one dir, main page]

KR100253852B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR100253852B1
KR100253852B1 KR1019960043399A KR19960043399A KR100253852B1 KR 100253852 B1 KR100253852 B1 KR 100253852B1 KR 1019960043399 A KR1019960043399 A KR 1019960043399A KR 19960043399 A KR19960043399 A KR 19960043399A KR 100253852 B1 KR100253852 B1 KR 100253852B1
Authority
KR
South Korea
Prior art keywords
film
insulating film
stopper
groove
contact hole
Prior art date
Application number
KR1019960043399A
Other languages
English (en)
Other versions
KR970018091A (ko
Inventor
마사히로 이노하라
히데키 시바타
다다시 마츠노
Original Assignee
니시무로 타이죠
가부시끼가이샤 도시바
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 니시무로 타이죠, 가부시끼가이샤 도시바 filed Critical 니시무로 타이죠
Publication of KR970018091A publication Critical patent/KR970018091A/ko
Application granted granted Critical
Publication of KR100253852B1 publication Critical patent/KR100253852B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/7681—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving one or more buried masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53214—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being aluminium
    • H01L23/53223—Additional layers associated with aluminium layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

배선폭이나 배선 간격의 축소에 대응할 수 있는 차세대 배선 형성 방법을 제공한다. 기판(11)상에는 스토퍼막(13a)과 절연막(13b)이 형성된다. 스토퍼막(13a)은 절연막(13b)에 대해 RIE에 의한 선택비가 큰 것이 선택된다. 절연막(13b)상에는 스토퍼막(14a)과 절연막(14b)이 형성된다. 스토퍼막(14a)에는 접촉홀(32)의 패턴이 형성되어 있다. 레지스트막(35)에는 배선 패턴이 형성되어 있다. 레지스트막(35) 및 스토퍼막(14a)을 마스크로 하여 RIE법에 의해 절연막(13b,14b)을 에칭하면 배선 형성을 위한 홈(31)과 접촉 플러그 형성을 위한 접촉홀(32)이 자기 정합적으로 동시에 형성된다.

Description

반도체 장치 및 그 제조 방법
본 발명은 특히 다층 배선 구조를 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
현재, 가장 많이 사용되고 있는 배선 형성 방법은 절연막상에 균일하게 도포한 도전막을 리소그라피 기술과 에칭 기술에 의해 가공한 후에 화학기상증착(chemical vapor deposition : CVD) 기술에 의해 배선 사이 및 그 위에 절연막을 형성하는 것이다.
그러나, 이러한 배선의 형성 방법에서는 반도체 집적회로가 고집적화됨에 따라 배선폭이나 배선 간격의 축소가 진행되어, 정확한 배선의 가공이 곤란해지거나 또는 배선 사이에 절연막을 채우는 것이 곤란해진다고 하는 결점이 있다.
그래서, 절연막에 형성된 홈 내에 도전막을 채움으로써 배선을 형성하는 배선 형성 방법(이하, '매립 배선 형성 방법'이라 함)이 검토되고 있다.
도 39 내지 도 42는 매립 배선 형성 방법의 각 공정을 나타내는 것이다.
우선, 도 39에 나타낸 것과 같이, 실리콘 기판(11)상에 필드 산화막(12)을 형성한다. 필드 산화막에 둘러싸여진 소자 영역에, 예컨대 MOS 트랜지스터를 형성한다. 실리콘 기판(11)상의 일면 전체에 실리콘 산화막(13, 14)을 형성한다.
다음으로, 사진 식각 공정에 의해 실리콘 산화막(14)을 가공하여 배선이 형성되는 홈(31) 및 접촉홀(32)을 형성한다. 계속해서, 사진 식각 공정에 의해 실리콘 산화막(13)을 가공하고, 홈(31)의 바닥부에서 각각 MOS 트랜지스터의 게이트 전극(21)과 소오스 및 드레인 영역(22a, 22b)에 이르는 접촉홀(32)을 형성한다.
이어서, 도 40에 나타낸 것과 같이, 실리콘 기판(11)상의 일면 전체에 도전막(16)을 형성하고, 또한 CMP(화학기계적 연마) 기술을 이용하여 도전막(16)을 홈(31) 및 접촉홀(32)내에만 남긴다.
이어서, 도 41에 나타낸 것과 같이 실리콘 산화막(14) 및 도전막(16)상에 실리콘 산화막(17, 18)을 형성한다. 다음으로, 사진 식각 공정에 의해 실리콘 산화막(18)을 가공하여 배선이 형성되는 홈(33) 및 접촉홀(34)을 형성한다. 계속해서, 사진 식각 공정에 의해 실리콘 산화막(17)을 가공하여 홈(33)의 바닥부에서 도전막(14)에 이르는 접촉홀(34)을 형성한다.
다음으로, 실리콘 기판(11)상의 일면 전체에 도전막(20)을 형성하고, 또한 CMP 기술을 이용하여 이 도전막(20)을 홈(33) 및 접촉홀(34)내에만 남긴다. 그리고, 실리콘 산화막(18) 및 도전막(20)상에 배선 보호막(19)을 형성한다.
상술한 배선 형성 방법에 있어서는, 배선을 형성하기 위한 홈(31, 33)과, 이 홈(31,33)내에 형성되어 하층 배선과 상층 배선을 접속하기 위한 접촉홀(32, 34)은 사진식각공정에 의해 각각 형성된다.
이 경우, 도 42에 나타낸 것과 같이, 접촉홀(32, 34)을 형성하기 위한 사진식각 공정에 있어서는 배선을 형성하기 위한 홈(31,33)의 단차에 의해 레지스트막(35)의 정확한 해상이 곤란하다고 하는 문제점이 있다.
또, 실리콘 산화막(14,18)에 형성된 홈(31, 33)의 바닥면과 측면은 직각으로 교차하며, 또 실리콘 산화막(13, 17)에 형성된 접촉홀(32, 34)의 바닥면과 측면도 직각으로 교차하고 있기 때문에, 도전막(16, 20)의 커버리지가 나빠진다고 하는 문제점이 있다.
본 발명은 상기 기술한 문제점을 해결하기 위해 이루어진 것으로, 그 목적은 반도체 집적회로의 고집적화에 의해 배선폭이나 배선 간격이 좁아지더라도 높은 완벽성, 높은 수율, 낮은 비용으로 다층 배선의 반도체 장치를 제공할 수 있는 차세대 배선 형성 방법을 제공하는 것과, 도전막을 접촉홀내에 또는 배선을 형성하기 위한 홈내에 완전히 채우기 위한 반도채 장치 및 그 제조 방법을 제공하는 것이다.
제1도는 본 발명의 제1 실시형태에 따른 반도체 장치를 나타내는 단면도.
제2도는 본 발명의 제2 실시형태에 따른 반도체 장치를 나타내는 단면도.
제3도는 본 발명의 제3 실시형태에 따른 반도체 장치를 나타내는 단면도.
제4도는 본 발명의 제4 실시형태에 따른 반도체 장치를 나타내는 단면도.
제5도는 본 발명의 제1 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제6도는 본 발명의 제1 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제7도는 본 발명의 제1 실시형태에 따른 제조 방법의 한 공정을 나타내는 사시도.
제8도는 본 발명의 제1 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제9도는 본 발명의 제1 실시형태에 따른 제조 방법의 한 공정을 나타내는 사시도.
제10도는 본 발명의 제1 실시형태에 따른 제조 방법의 한 공정을 나타내는 사시도.
제11도는 본 발명의 제1 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제12도는 본 발명의 제2 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제13도는 본 발명의 제3 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면투영도.
제14도는 본 발명의 제3 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면투영도.
제15도는 본 발명의 제3 설시형태애 따른 제조 방법의 한 공정을 나타내는 단면투영도.
제16도는 본 발명의 제3 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면투영도.
제17도는 본 발명의 제4 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면투영도.
제18도는 본 발명의 제4 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면투영도.
제19도는 본 발명의 제4 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면투영도.
제20도는 본 발명의 제4 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면투영도.
제21도는 본 발명의 제4 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면투영도.
제22도는 본 발명의 제3 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제23도는 본 발명의 제4 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제24도는 본 발명의 제5 실시형태에 따른 병행하여 연장된 2개의 배선상에 대향하는 2개의 플러그를 형성하는 경우의 배선용 홈 및 접촉홀을 나타내는 평면도
제25도는 제24도의 F25 - F25선에 따른 단면투영도.
제26도는 본 발명의 제5 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제27도는 본 발명의 제5 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제28도는 본 발명의 제5 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제29도는 본 발명의 제5 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제30도는 본 발명의 제6 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도.
제31도는 본 발명의 제6 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도.
제32도는 본 발명의 제7 실시형태에 따른 제조 방법을 설명하기 위한 단면도
제33도는 본 발명의 제8 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도.
제34도는 본 발명의 제8 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제35도는 본 발명의 제8 실시형태에 따른 제조 방법의 한 공정을 나타내는 단면도
제36도는 본 발명의 제9 실시형태에 따른 제조 방법을 설명하기 위한 단면도
제37도는 본 발명의 실시형태에 따른 응용예를 설명하기 위한 단면도.
제38도는 본 발명의 실시형태에 따른 응용예를 설명하기 위한 단면도.
제39도는 종래의 제조 방법의 한 공정을 나타내는 단면도.
제40도는 종래의 제조 방법의 한 공정을 나타내는 단면도.
제41도는 종래의 제조 방법의 한 공정을 나타내는 단면도.
제42도는 종래의 제조 방법의 한 공정을 나타내는 단면도.
제43도는 접촉홀 형성에 따른 종래의 제조 방법의 한 공정을 나타내는 단면도
제44도는 접촉홀 형성에 따른 종래의 제조 방법의 한 공정을 나타내는 단면도
제45도는 접촉홀 형성에 따른 종래의 제조 방법의 한 공정을 나타내는 단면도
제46(a)도 및 제46(b)도는 각각 배선홈과 접촉홀의 관계를 나타내는 평면도.
제47(a)도 및 제47(b)도는 각각 배선홈과 접촉홀의 관계를 나타내는 평면도.
제48도는 리소그라피 공정의 해상 한계 스페이스를 갖고 형성된 배선홈과 접촉홀의 관계를 나타내는 평면도.
제49도는 리소그라피 공정에서 위치의 어긋남에 대처할 수 있는 접촉홀을 갖는 배선홈과 접촉홀의 관계를 나타내는 평면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 실리콘 기판 12 : 필드 산화막
13a, 14a, 44, 54, 64 : 스토퍼막
l3b, 14b, 17 ∼ 19, 41, 43, 45 : 절연막
16a : 기초막 16b, 16c, 49, 69 : 도전막
21 : 게이트 전극 22a, 22b : 소오스·드레인 영역
23,24 : 스토퍼막의 테이퍼부
25 : 실리사이드층 31, 33, 46 : 홈(배선 형성용)
32, 34, 48 : 접촉홀(플러그 형성용)
35, 47, 56 : 레지스트막 42,62 : 하층 배선
51 : 개구 영역 또는 슬릿 영역
71,72,73,74 : 확산 방지막 81 : 접촉 영역
본 발명의 주된 목적을 달성하기 위해 본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판상에 형성되는 제1 스토퍼막과, 상기 제1 스토퍼막상에 형성되는 제1 절연막과, 상기 제1 절연막상에 형성되는 제2 스토퍼막과, 상기 제2 스토퍼막상에 형성되는 제2 절연막과, 상기 제2 스토퍼막과 상기 제2 절연막에 설치된 홈 및 상기 제1 스토퍼막과 상기 제1 절연막에 설치되며 상기 홈의 바닥부에서부터 상기 반도체 기판에까지 이르는 접촉홀 내에 채워지는 도전 부재를 구비하고, 상기 접촉홀의 바닥면과 측면의 각부(角部 : corner portion)에 있어서의 상기 제1 스토퍼막은 상기 접촉홀의 바닥면 또는 측면과 상기 제1 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 지니며, 또한 상기 홈의 바닥면과 측면의 각부에 있어서의 상기 제2 스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 재2 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 지니고 있는 것을 특징으로 한다.
또, 본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판상에 형성되는 배선과, 상기 배선상에 형성되는 제1 스토퍼막과, 상기 제1 스토퍼막상에 형성되는 제1 절연막과, 상기 제1 절연막상에 형성되는 제2 스토퍼막과, 상기 제2 스토퍼막상에 형성되는 제2 절연막과, 상기 제2 스토퍼막과 상기 제2 절연막에 형성된 홈, 및 상기 제1 스토퍼막과 상기 제1 절연막에 실치되며, 상기 홈의 바닥부에서부터 상기 배선에까지 이르는 접촉홀 내에 채워지는 도전 부재를 구비하고, 상기 접촉홀의 바닥면과 측면의 각부에 있어서의 상기 제1 스토퍼막은 상기 접촉홀의 바닥면 또는 측면과 상기 제1 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 지니며, 또한 상기 홈의 바닥면과 측면의 각부에 있어서의 상기 제2 스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 제2 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼형상을 지니고 있는 것을 특징으로 한다.
본 발명의 반도체 장치의 제조 방법은 반도체 기판상에 스토퍼막을 형성하는 공정과, 상기 스토퍼막상에 절연막을 형성하는 공정과, 상기 절연막을 에칭하여 상기 절연막의 표면에서 상기 반도체 기판에까지 이르는 접촉홀을 형성하는 공정과, 상기 접촉홀의 바닥부의 상기 스토퍼막을 에칭 중에 측벽 보호막이 도포되는 조건하에서 실시하는 반응성 이온 에칭에 의해 제거하고, 상기 접촉홀의 바닥면과 측면의 각부에 테이퍼 형상을 갖는 상기 스토퍼막을 잔존시키는 공정과, 상기 접촉홀 내에 도전 부재를 채우는 공정을 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판상에 제1 절연막을 형성하는 공정과, 상기 제1 절연막상에 스토퍼막을 형성하는 공정과, 상기 스토퍼막상에 제2 절연막을 형성하는 공정과, 상기 제2 절연막을 에칭하여 상기 제2 절연막의 표면에서 상기 제1 절연막의 표면에까지 이르는 홈을 형성하는 공정과, 상기 홈의 바닥부의 상기 스토퍼막을 에칭 중에 측벽 보호막이 퇴적하는 조건하에서 실시하는 반응성 이온 에칭에 의해 제거하고, 상기 홈의 바닥면과 측면의 각부에 테이퍼형상을 갖는 상기 스토퍼막을 잔존시키는 공정과, 상기 홈 내에 도전 부재를 채우는 공정을 포함하는 것을 특징으로 한다.
게다가, 상기 제1 목적을 달성하기 위해, 층간 절연막을 사이에 두고 설치된 제1 도전 영역과 그 상층의 제2 도전 영역의 일부분끼리를 전기적으로 접속하는 매립 전극을 갖는 반도체 장치의 제조 방법에 있어서, 상기 층간 절연막의 일부인 제1 절연막을 형성하는 공정과, 상기 제1 절연막상에 이 제1 절연막과 에칭 선택비가 다른 절연성의 보호막을 형성하는 공정과, 상기 보호막에 대해 미리 상기 매립 전극의 구조 영역을 포함한 개구 영역을 형성하는 공정과, 상기 보호막 및 개구 영역을 덮는 상기 층간 절연막의 일부인 제2 절연막을 형성하는 공정과, 상기 보호막이 바닥부가 되는 상기 제2 도전 영역용의 홈을 형성함과 더불어, 이 홈의 형성시에 있어서 겹쳐지는 상기 보호막의 개구 영역 부분을 매개로 상기 제1 도전 영역에 도달하는 접촉홀을 형성하는 상기 제1 절연막에 대한 에칭 공정과, 상기 접촉홀 및 홈에 도전 부재를 매립하는 공정을 포함하는 것을 특징으로 한다.
상기 제2 목적을 달성하기 위해, 특히 상기 보호막에 대한 개구 영역은 상기 홈의 에칭폭보다 큰 치수로 형성하는 것을 특징으로 한다.
이하, 도면을 참조하면서 본 발명의 실시형태에 대해 상세하게 설명한다.
도 1은 본 발명의 제1 실시형태에 따른 반도체 장치를 나타내고 있다.
실리콘 기판(11)상에는 필드 산화막(12)이 형성되어 있다. 이 필드 산화막(12)에 둘러싸여진 소자 영역에는 애컨대 MOS 트랜지스터가 형성되어 있다.
실리콘 기판(11)상의 일면 전체에는 약 0.2㎛의 두께를 갖는 스토퍼막(예컨대, SiN, SiON, 불순물을 함유하는 SiO2등)(13a)이 형성되어 있다. 스토퍼막(13a)상에는 약 1.2㎛의 두께를 갖는 유전율이 낮은 절연막(예컨대, 불소를 포함하는 SiO2등)(13b)이 형성되어 있다.
한편, 스토퍼막(13a)은 절연막(13b)에 대해 RIE(reactive ion etching : 반응성 이온 에칭)의 선택비가 큰 것을 이용할 필요가 있다. 또, 절연막(13b)의 표면은 평탄하게 되어 있다.
절연막(13)상에는 약 0.2㎛의 두께를 갖는 스토퍼막(예컨대, SiN, SiON, 불순물을 함유하는 SiO2등)(14a)이 형성되어 있다. 스토퍼막(14a)상에는 약 1.5㎛의 두께를 갖는 유전율이 낮은 절연막(예컨대, 불소를 포함하는 SiO2등)(14b)이 형성되어 있다.
한편, 스토퍼막(14a)은 절연막(14b)에 대해 RIE의 선택비가 큰 것을 이용할 필요가 있다. 또, 절연막(14b)의 표면은 평탄하게 되어 있다.
절연막(14b) 및 스토퍼막(14a)에는 배선을 형성하기 위한 홈(31)이 형성되어 있다. 이 홈(31)의 바닥면과 측면의 각부에 있어서의 스토퍼막(14a)은 테이퍼형상을 지니어, 홈(31)의 바닥면과 측면의 각부를 없애고 있다. 즉, 홈(31)의 바닥면 또는 측면과 스토퍼막(14a)의 테이퍼면은 둔각으로 교차하도록 구성되어 있다.
절연막(13b) 및 스토퍼막(13a)에는 배선을 형성하기 위한 홈(31)의 바닥면으로부터 MOS 트랜지스터의 게이트 전극(21) 또는 소오스 및 드레인 영역(22a)에 이르는 접촉홀(32)이 형성되어 있다. 또, 절연막(14b,13b) 및 스토퍼막(14a, 13a)에는 절연막(14a)의 표면으로부터 소오스 및 드레인 영역(22a)에 이르는 접촉홀(32)이 형성되어 있다.
접촉홀(32)의 바닥면과 측면의 각부에 있어서의 스토퍼막(13a)은 테이퍼 형상을 지니어, 접촉홀(32)의 바닥면과 측면의 각부를 없애고 있다. 즉, 접촉홀(32)의 바닥면 또는 측면과 스토퍼막(13a)의 테이퍼면은 둔각으로 교차하도록 구성되어 있다.
홈(31)의 내면 및 접촉홀(32)의 내면에는 약 0.1㎛의 두께를 갖는 배선의 기초막(예컨대, Ti, Co, W 등)(16a)이 형성되어 있다. 이 기초막(16a)은 홈(31)의 내면(스토퍼막(14a)의 테이퍼면을 포함) 및 접촉홀(32)의 내면(스토퍼막(13a)의 테이퍼면을 포함)에 균일한 막 두께와 양호한 커버리지로 형성되어 있다.
기초막(16a)상에는 홈(31) 또는 접촉홀(32)을 완전히 채우는 도전막(예컨대, Al-Cu-Si, Al-Cu, Cu 등)(16b)이 형성되어 있다. 한편, 기초막(16a)과 도전막(16b)에 의해 배선 및 접촉 플러그가 구성된다.
절연막(14b) 및 도전막(16b)상에는 배선을 보호하기 위한 배선 보호막(19)이 형성되어 있다.
상기와 같은 구성의 반도체 장치에 의하면, 배선과 상하 배선의 접촉 플러그가 일체화되어 있어서, 이들 배선과 접촉 플러그를 동시에 형성할 수 있기 때문에 제조 비용이 낮아지는 이점이 있다. 또, 홈의 각부 및 접촉홀의 각부에 있어서의 스토퍼막(13a,14a)은 테이퍼 형상을 지니고 있다. 즉, 홈(31) 또는 접촉홀(32)의 바닥면 또는 측면과 스토퍼막(13a)의 테이퍼면은 둔각으로 교차하도록 구성되어 있다.
따라서, 배선의 기초막(16a)을 홈(31)의 내면(스토퍼막(14a)의 테이퍼면을 포함) 및 접촉홀(32)의 내면(스토퍼막(13a)의 테이퍼면을 포함)에 균일한 막 두께와 양호한 커버리지로 형성할 수 있다.
도 2는 본 발명의 제2 실시형태에 따른 반도체 장치를 나타내고 있다.
실리콘 기판(11)상에는 필드 산화막(12)이 형성되어 있다. 이 필드 산화막(12)에 둘러싸여진 소자 영역에는 예컨대 MOS 트랜지스터가 형성되어 있다.
실리콘 기판(11)상의 일면 전체에는 약 0.2㎛의 두께를 갖는 스트퍼막(예컨대, SiN, SiON. 불순물을 함유하는 SiO2등)(13a)이 형성되어 있다. 스토퍼막(13a)상에는 약 1.2㎛의 두께를 갖는 유전율이 낮은 절연막(예컨대, 불소를 포함하는 SiO2) 등)(13b)이 형성되어 있다.
한편, 스토퍼막(13a)은 절연막(13b)에 대해 RIE의 선택비가 큰 것을 이용할 필요가 있다. 또, 절연막(13b)의 표면은 평탄하게 되어 있다.
절연막(13)상에는 약 0.2㎛의 두께를 갖는 스토퍼막(예컨대, SiN, SiON, 불순물을 함유하는 SiO2등)(14a)이 형성되어 있다. 스토퍼막(14a)상에는 약 1.5㎛의 두께를 갖는 유전율이 낮은 절연막(예컨대, 불소를 포함하는 SiO2) 등)(14b)이 형성되어 있다.
한편, 스토퍼막(14a)은 절연막(14b)에 대해 RIE의 선택비가 큰 것을 이용할 필요가 있다. 또, 절연막(14b)의 표면은 평탄하게 되어 있다.
접촉홀(14b) 및 스토퍼막(14a)에는 배선을 형성하기 위한 홈(31)이 형성되어 있다. 이 홈(31)의 바닥면과 측면의 각부에 있어서의 스토퍼막(14a)은 테이퍼형상을 지니어, 홈(31)의 바닥면과 측면의 각부를 없애고 있다. 즉, 홈(31)의 바닥면 또는 측만과 스토퍼막(14a)의 테이퍼면은 둔각으로 교차하도록 구성되어 있다.
절연막(13b) 및 스토퍼막(13a)에는 배선을 형성하기 위한 홈(31)의 바닥면에서 MOS 트랜지스터의 게이트 전극(21) 또는 소오스·드레인 영역(22a)에 이르는 접촉홀(32)이 형성되어 있다. 또, 절연막(14b,13b) 및 스토퍼막(14a,13a)에는 절연막(14a)의 표면에서부터 소오스·드레인 영역(22a)에 이르는 접촉홀(32)이 형성되어 있다.
접촉홀(32)의 바닥면과 측면의 각부에 있어서의 스토퍼막(13a)은 테이퍼 형상을 지니어, 접촉홀(32)의 바닥면과 측면의 각부를 없애고 있다. 즉, 접촉홀(32)의 바닥면 또는 측면과 스토퍼막(13a)의 테이퍼면은 둔각으로 교차하도록 구성되어있다.
절연막(13)에 설치된 접촉홀(32) 내에는 이 접촉홀(32)을 완전히 채우는 도전막(예컨대 W 등)(16c)이 형성되어 있다. 도전막(16c) 아래의 소오스·드레인 영역(22a,22b)에는 실리사이드층(예컨대, 텅스텐 실리사이드)(25)이 형성되어 있다.
절연막(13)에 설치된 홈(31)의 내면 및 접촉홀(32)의 내면에는 약 0.1㎛의 두께를 갖는 배선의 기초막(예컨대, Ti, Co, W 등)(16a)이 형성되어 있다. 이 기초막(16a)은 홈(31)의 내면(스토퍼막(14a)의 테이퍼면을 포함) 및 접촉홀(32)의 내면에 균일한 막 두께와 양호한 커버리지로 형성되어 있다.
기초막(16)상에는 홈(31) 또는 접촉홀(32)을 완전히 채우는 도전막(예컨대, Al-Cu-Si, Al-Cu, Cu 등)(16b)이 형성되어 있다. 한편, 기초막(16a)과 도전막(16b)에 의해 배선 및 접촉 플러그가 구성된다.
절연막(14b) 및 도전막(16b)상에는 배선을 보호하기 위한 배선 보호막(19)이 형성되어 있다.
상기와 같은 구성의 반도체 장치에 의하면, 홈의 각부 및 접촉홀의 각부에 있어서의 스토퍼막(13a,14a)은 테이퍼 형상을 지니고 있다. 즉, 홈(31) 또는 접촉홀(32)의 바닥면 또는 측면과 스토퍼막(13a)의 테이퍼면은 둔각으로 교차하도록 구성되어 있다.
따라서, 배선의 기초막(16a)을 홈(31)의 내면(스토퍼막(14a)의 테이퍼면을 포함)에 균일한 막 두께와 양호한 커버리지로 형성할 수 있으며, 도전막(16b,16c)을 홈(31) 및 접촉홀(32) 내에 완전히 채울 수 있다.
도 3은 본 발명의 제3 실시형태에 따른 반도체 장치를 나타내는 것이다.
이 반도체 창치는 도 1의 반도체 장치의 변형예이다.
즉, 이 실시형태에 따른 반도체 장치는 필드 산화막 대신에 실리콘 기판(11)내에 매립된 매립 산화막을 이용하고 있다는 점에서 제1 실시형태에 따른 반도체장치와 상이하다.
한편, 본 실시형태에 있어서의 반도체 장치의 다른 구성은 제1 실시형태에 있어서의 반도체 장치의 구성과 같다.
상기와 같은 구성에 있어서도 제1 실시형태의 반도체 장치와 같은 효과를 얻을 수 있다.
도 4는 본 발명의 제4 실시형태에 따른 반도체 장치를 나타내고 있다.
이 반도체 장치는 도 2의 반도체 장치의 변형예이다.
즉, 이 실시형태에 따른 반도체 창치는 필드 산화막 대신에 실리콘 기판(11)내에 매립된 매립 산화막을 이용하고 있다는 점에서 제2 실시형태에 따른 반도체장치와 상이하다.
한편, 이 실시형태에 있어서의 반도체 장치의 다른 구성은 제2 실시형태에 있어서의 반도체 장치의 구성과 같다.
상기와 같은 구성에 있어서도 제2 실시형태의 반도체 장치와 같은 효과를 얻을 수 있다.
이어서, 본 발명의 제1 실시형태에 따른 반도체 장치의 제조 방법에 대해 상세하게 설명한다. 한편, 이 실시형태에서는 상술한 제1 실시형태에 따른 반도체 장치를 예로 들어 설명하기로 한다.
우선, 도 5에 나타낸 것과 같이 로코스(LOCOS)법을 이용하여 실리콘 기판(11)상에 필드 산화막(12)을 형성한다. 필드 산화막(12)에 둘러싸여진 소자 영역에 에컨대 MOS 트랜지스터를 형성한다. 한편 21은 MOS 트랜지스터의 게이트 전극이며, 22a,22b는 MOS 트랜지스터의 소오스·드레인 영역이다.
이어서, 도 6에 나타낸 것과 같이 플라즈마 CVD법을 이용하어 실리콘 기판(11)상의 일면 전체에 스토퍼막(예컨대, SiN, SiON, 불순물을 함유하는 SiO2등)(13a)을 약 0.2㎛의 막 두께로 형성한다.
계속해서. 플라즈마 CVD법을 이용하여 스토퍼막(13a)상에 유전율이 낮은 절연막(예컨대, SiO2, 불소를 포함하는 SiO2등)(13b)을 약 1.2㎛의 막 두께로 형성한다.
이런 다음, CMP(화학기계적 연마)법 및 레지스트 에칭법 등의 평탄화 기술을 이용하여 절연막(13b)의 표면(상면)을 평탄하게 한다.
한편, 스토퍼막(13a)은 절연막(13b)에 대해 RIE의 선택비가 큰 것을 이용할 필요가 있다. 또, 절연막(13b)의 평탄화 공정은 절연막(13b)의 두께가 충분히 두꺼운 경우에는 반드시 필요하지는 않다.
이어서, 도 7에 나타낸 것과 같이 플라즈마 CVD법을 이용하여 절연막(13b)상에 스토퍼막(예컨대, SiN, SiON, 불순물을 포함하는 SiO2등)(14a)을 약 0.2㎛의 막 두께로 형성한다.
또, 리소그라피 기술과 RIE 기술을 이용한 사진 식각 공정을 실시하고, 접촉 플러그 형성용의 개구(36)를 스토퍼막(14a)에 형성한다.
이어서, 도 8에 나타낸 것과 같이 플라즈마 CVD법을 이용하여 스토퍼막(14a)상에 유전율이 낮은 절연막(예컨대, SiO2, 불소를 포함하는 SiO2등)(14b)을 약 1.5㎛의 막 두께로 형성한다.
이런 다음, CMP법 및 레지스트 에칭법 등의 평탄화 기술을 이용하여 절연막(14b)의 표면(상면)을 평탄하게 한다.
한편, 스토퍼막(14a)은 절연막(14b)에 대해 RIE의 선택비가 큰 것을 이용할 필요가 있다. 또, 절연막(14b)의 평탄화 공정은 절연막(14b)의 두께가 충분히 두꺼운 경우에는 반드시 필요하지는 않다.
이어서, 도 9에 나타낸 것과 같이 절연막(14b)상에 레지스트막(35)을 형성하고, 리소그라피 기술을 이용하어 여 레지스트막(35)을 패턴화함으로써 레지스트막(35)에 배선 패턴을 형성한다.
이런 다음, RIE를 이용하여 절연막(14b)과 절연막(13b)을 동시에 에칭한다. 그 결과, 절연막(14b)에는 배선 패턴과 같은 패턴을 갖는 홈(31)이 형성되고, 절연막(13b)에는 접촉 플러그를 형성하기 위한 접촉홀(32)이 형성된다.
이 때, 스토퍼막(13a,14a)은 절연막(13b,14b)에 대해 RIE의 선택비가 크다. 즉, 스토퍼막(13a,14a)은 RIE의 스토퍼가 되는 동시에 스토퍼막(14a)은 접촉홀(32)을 형성하기 위한 마스크가 된다.
따라서, 배선을 형성하기 위한 홈(31)과, 상하 배선(또는 기판과 배선)을 접속하는 접촉 플러그를 형성하기 위한 접촉홀(32)을 동시에 형성할 수 있다. 즉, 접촉홀(32)을 자기 정합(self align)적으로 형성할 수 있기 때문에 제조 비용을 절감시킬 수 있다.
또, 레지스트막(35)은 표면이 평탄한 절연막(14b)상에 형성되기 때문에 정확한 배선 패턴(홈)을 절연막(14b)에 형성할 수 있다. 즉, 정확한 위치에 홈(31) 및 접촉홀(32)을 형성할 수 있기 때문에 소자의 미세화에도 충분히 대응할 수 있다.
이어서, 도 10에 나타낸 것과 같이 에칭 중에 측벽 보호막이 형성되는 조건하에서 RIE를 실시하고, 홈(31)의 바닥부 및 접촉홀(32)의 바닥부의 스토퍼막(13a,14a)을 제거한다.
그 결과, 홈(31)의 바닥면과 측면의 각부에 있어서의 스토퍼막(14a)의 형상은 테이퍼 형상이 된다. 즉, 스토퍼막(14a)와 테이퍼면과 홈(31)의 바닥면 또는 측면은 둔각으로 교차하게 된다.
마찬가지로, 접촉홀(32)의 바닥면과 측면의 각부에 있어서의 스토퍼막(13a)의 형상은 테이퍼 형상이 된다. 즉, 스토퍼막(13a)의 테이퍼면과 접촉홀(32)의 바닥면 또는 측면은 둔각으로 교차하게 된다.
한편, 에칭 중에 측벽 보호막이 형성되는 조건으로는 예컨대 탄소(C)를 포함하는 가스 분위기 중에서 RIE를 실시하는 것을 들 수 있다. 이런 다음, 레지스트막(35)을 박리한다.
이어서, 도 11에 나타낸 것과 같이, 스패터법이나 CVD법을 이용하여 배선 및 접촉 플러그의 기초막(예컨대, Ti, Co. W 등)(16a)을 약 0.1㎛의 막 두께로 형성한다.
이 때, 홈(31) 및 접촉홀(32)의 각부의 스토퍼막(13a,14a)의 형상은 테이퍼 형상이기 때문에, 기초막(16a)은 홈(31)의 내면 및 접촉홀(32)의 내면에 균일한 두께와 양호한 커버리지로 피착한다.
또, 스패터법이나 CVD법을 이용하여 기초막(16a)상에 도전막(예컨대, Al-Cu-Si, Al-Cu, Cu 등)(16b)을 약 2.0㎛의 막 두께로 형성한다.
또, CMP법을 이용하여 도전막(16b)을 에칭하고, 홈(31) 및 접촉홀(32) 내에만 도전막(16b)을 잔존시킨다. 그 결과, 배선 및 접촉 플러그가 동시에 형성된다.
이런 다음, 플라즈마 CVD법을 이용하여 배선 보호막(예컨대, SiO2등)을 약 0.3㎛의 막 두께로 형성한다.
상기한 제조 방법에 의하면 레지스트막(35)을 마스크로 하여 배선이 형성되는 홈(31)을 형성함과 더불어, 이 레지tm트막(35) 및 스토퍼막(14a)을 마스크로 하여 자기 정합적으로 접촉 플러그가 형성되는 접촉홀(32)을 형성하고 있다.
따라서, 배선 패턴(홈)과 접촉 플러그 패턴(접촉홀)을 동시에 형성할 수 있으며, 공정의 간략화에 의한 제조 비용의 절감에 공헌할 수 있다.
또, 홈(31)의 각부 및 접촉홀(32)의 각부에 있어서의 스토퍼막(13a,14a)을 테이퍼 형상으로 가공하고 있다. 즉, 홈(31) 또는 접촉홀(32)의 바닥면 또는 스토퍼막(13a)의 테이퍼면은 둔각으로 교차하도록 하고 있다.
따라서, 배선의 기초막(16a)을 홈(31)의 내면(스토퍼막(14a)의 테이퍼면을 포함) 및 접촉홀(32)의 내면(스토퍼막(13a)의 테이퍼면을 포함)에 균일한 막 두께와 양호한 커버리지로 형성할 수 있으며, 도전막(16b,16c)을 홈(31) 및 접촉홀(32) 내에 완전히 채울 수 있다.
이어서, 본 발명의 제2 실시형태에 따른 반도체 장치의 제조 방법에 대해 상세하게 설명한다. 한편, 이 실시형태에서는 상술한 제2 실시형태에 따른 반도체 장치를 예를 들어 설명하기로 한다.
우선, 상술한 제1 실시형태에 따른 제조 방법과 같은 방법에 의해 홈(31) 및 접촉홀(32)을 형성하는 단계까지 실시한다.
즉, 도 5에 나타낸 것과 같이 LOCOS법을 이용하여 실리콘 기판(11)상에 필드 산화막(12)을 형성한다. 필드 산화막(12)에 둘러싸여진 소자 영역에 예컨대 MOS 트랜지스터를 형성한다. 한편 (21)은 MOS 트랜지스터의 게이트 전극이며, (22a 및 22b)는 MOS 트랜지스터의 소오스·드레인 영역이다.
이어서, 도 6에 나타낸 것과 같이 플라즈마 CVD법을 이용하여 실리콘 기판(11)상의 일면 전체에 스토퍼막(예컨대, SiN, SiON, 불순물을 함유하는 SiO2등)(13a)을 약 0.2㎛의 막 두께로 형성한다.
계속해서, 플라즈마 CVD법을 이용하여 스토퍼막(13a)상에 유전율이 낮은 절연막(예컨대, SiO2, 불소를 포함하는 SiO2등)(13b)을 약 1.2㎛의 막 두께로 형성한다.
이런 다음, CMP법 및 레지스트 에칭법 등의 평탄화 기술을 이용하여 절연막(13b)의 표면(상면)을 평탄하게 한다.
한편, 스토퍼막(13a)은 절연막(13b)에 대해 RIE의 선택비가 큰 것을 이용할 필요가 있다. 또, 절연막(13b)의 평탄화 공정은 절연막(13b)의 두께가 충분히 두꺼운 경우에는 반드시 필요하지는 않다.
이어서, 도 7에 나타낸 것과 같이 플라즈마 CVD법을 이용하여 절연막(13b)상에 스토퍼막(예컨대, SiN, SiON, 불순물을 포함하는 SiO2등)(14a)을 약 0.2㎛의 막 두께로 형성한다.
또, 리소그라피 기술과 RIE 기술을 이용하여 사진 식각 공정을 실시하여, 접촉 플러그 형성용의 개구(36)를 스토퍼막(14a)에 형성한다.
이어서, 도 8에 나타낸 것과 같이 플라즈마 CVD법을 이용하여 스토퍼막(14a)상에 유전율이 낮은 절연막(예컨대, SiO2, 불소를 포함하는 SiO2등)(14b)을 약 1.5㎛의 막 두께로 형성한다.
이런 다음, CMP법 및 레지스트 에칭법 등의 평탄화 기술을 이용하여 절연막(14b)의 표면(상면)을 평탄하게 한다.
한편, 스토퍼막(14a)은 절연막(14b)에 대해 RIE의 선택비가 큰 것을 사용할 필요가 있다. 또, 절연막(14b)의 평탄화 공정은 절연막(14b)의 두께가 충분히 두꺼운 경우에는 반드시 필요하지는 않다.
이어서, 도 9에 나타낸 것과 같이 절연막(14b)상에 레지스트막(35)을 형성하고, 리소그라피 기술을 이용하여 이 레지스트막(35)을 패턴화함으로써 레지스트막(35)에 배선 패턴을 형성한다.
이런 다음, RIE를 이용하여 절연막(14b)과 절연막(13b)을 동시에 에칭한다. 그 결과, 절연막(14b)에는 배선 패턴과 같은 패턴을 갖는 홈(31)이 형성되고, 절연막(13b)에는 접촉 플러그를 형성하기 위한 접촉홀(32)이 형성된다.
이 때, 스토퍼막(13a,14a)은 절연막(13b.14b)에 대해 RIE의 선택비가 크다. 즉, 스토퍼막(13a,14a)은 RIE의 스토퍼가 되는 동시에 스토퍼막(14a)은 접촉홀(32)을 형성하기 위한 마스크가 된다.
따라서, 배선을 형성하기 위한 홈(31)과, 상하 배선(또는 기판과 배선)을 접속하는 접촉 플러그를 형성하기 위한 접촉홀(32)을 동시에 형성할 수 있다. 즉, 접촉홀(32)을 자기 정합적으로 형성할 수 있기 때문에 제조 비용을 절감시킬 수 있다.
또, 레지스트막(35)은 표면이 평탄한 절연막(14b)상에 형성되기 때문에 정확한 배선 패턴(홈)을 절연막(14b)에 형성할 수 있다. 즉, 정확한 위치에 홈(31) 및 접촉홀(32)을 형성할 수 있기 때문에 소자의 미세화에도 충분히 대응할 수 있다.
이어서, 도 10에 나타낸 것과 같이 에칭 중에 측벽 보호막이 형성되는 조건하에서 RIE를 실시하여, 홈(31)의 바닥부 및 접촉홀(32)의 바닥부의 스토퍼막(13a, 14,a)을 제거한다.
그 결과, 홈(31)의 바닥면과 측면의 각부에 있어서의 스토퍼막(14a)의 형상은 테이퍼 형상이 된다. 스토퍼막(14a)의 테이퍼면과 홈(31)의 바닥면 또는 측면은 둔각으로 교차하게 된다.
마찬가지로, 접촉홀(32)의 바닥면과 측면의 각부에 있어서의 스토퍼막(13a)의 형상은 테이퍼 형상이 된다. 즉, 스토퍼막(13a)의 테이퍼면과 접촉홀(32)의 바닥면 또는 측면은 둔각으로 교차하게 된다.
한편, 에칭 중에 측벽 보호막이 형성되는 조건으로는 예컨대 탄소(C)를 포함하는 가스 분위기 중에서 RIE를 실시하는 것을 들 수 있다. 이런 다음, 레지스트막(35)을 박리한다.
이어서, 도 12에 나타낸 것과 같이, 스패터법이나 CVD법을 이용하여 적어도 접촉홀(32) 내에 고융점 금속막(예컨대, Ti, Co, W 등)(16a)을 형성한다.
이런 다음, 예컨대 온도 약 600℃, 시간 약 30분의 어닐을 행하여 접촉홀(32) 바닥부의 게이트 전극(21) 및 소오스·드레인 영역(22a,22b)에 실리사이드층(25)을 형성한다.
이런 다음, 에컨대 H2SO4와 H2O2의 혼합액을 이용하여 실리콘 기판(11)과 반응하지 않고 잔존한 고융점 금속막을 완전히 제거한다.
플라즈마 CVD법을 이용하여 도전막(예컨대, 텅스텐)(16c)을 접촉홀(32)내에만 선택적으로 형성한다. 그 결과, 접촉홀(32) 내에는 접촉 플러그가 형성된다.
한편, 본 실시형태에서는 도전막(16c)의 기초막은 형성하지 않는 것이 좋다.
스패터법이나 CVD법을 이용하여 배선 및 접촉 플러그의 기초막(예컨대, Ti, Co, W 등)(16a)을 약 0.1㎛의 막 두께로 형성한다.
이 때, 홈(31) 각부의 수토퍼막(14a)의 형상은 테이퍼 형상이기 때문에 기초막(16a)은 홈(31)의 내면에 균일한 두께와 양호한 커버리지로 피착된다.
또, 스패터법이나 CVD법을 이용하여 기초막(16a)상에 도전막(예컨대, Al-Cu-Si, Al-Cu, Cu 등)(16b)을 약 2.0㎛의 막 두께로 형성한다.
또, CMP법을 이용하여 도전막(16b)을 에칭하고, 홈(31) 및 접촉홀(32) 내에만 도전막(16b)을 잔존시킨다. 그 결과, 배선 및 접촉 플러그가 동시에 형성된다.
이런 다음, 플라즈마 CVD법을 이용하여 배선 보호막(예컨대, SiO2등)을 약 0.3㎛의 막 두께로 형성한다.
상기한 제조 방법에 의하면 레지스트막(35)을 마스크로 하여 배선이 형성되는 홈(31)을 형성함과 더불어 이 레지스트막(35) 및 스토퍼막(14a)을 마스크로 하여 자기 정합적으로 접촉 플러그를 형성하는 접촉홀(32)을 형성하고 있다.
때라서, 배선 패턴(홈)과 접촉 플러그 패턴(접촉홀)을 동시에 형성할 수 있으며, 공정의 간략화에 의한 제조 비용의 절감에 공헌할 수 있다.
또, 홈(31)의 각부 및 접촉홀(32)의 각부에 있어서의 스토퍼막(13a,14a)을 테이퍼 형상으로 가공하고 있다. 즉, 홈(31) 또는 접촉홀(32)의 바닥면 또는 측면과 스토퍼막(13a)의 테이퍼면은 둔각으로 교차하도록 하고 있다.
따라서, 배선의 기초막(16a)을 홈(31)의 내면(스토퍼막(14a)의 테이퍼면을 포함)에 균일한 막 두께와 양호한 커버리지로 형성할 수 있으며, 도전막(16b,16c)을 홈(31) 및 접촉홀(32) 내에 완전히 채울 수 있다.
이어서, 본 발명의 반도체 장치의 제조 방법의 제3 실시형태에 대해 설명한다.
도 13 내지 도 16은 상기 제3 실시형태에 따른 접촉홀의 형성 공정을 차례로 나타내는 단면투영도이다.
도 13에 나타낸 것과 같이, 반도체 기판상에 절연막(41), 하층 배선(42)이 형성되어 있다. 이 하층 배선(42)을 포함하는 절연막(41)상에 절연막(43), 스토퍼막(44)을 순차로 적층한다. 스토퍼막(44)은 후에 실시되는 배선홈의 에칭에 대한 절연성의 보호막이다.
상기 스토퍼막(44)에 대해 포토리소그라피 공정, 에칭 공정에 의해 후에 형성하는 (접촉 플러그 형성용)접촉홀 영역을 포함한 개구 영역(51)을 미리 형성한다. 이 개구 영역(51)은 후에 형성하는 상층 배선용 홈의 에칭폭보다 큰 치수로 형성한다.
이어서, 도 14에 나타낸 것과 같이, 스토퍼막(44) 및 개구 영역(51)을 덮도록 절연막(45)을 형성한다. 이어서, 절연막(45)의 소정 영역 즉, 하층 배선(42)상측을 포함하는 영역에 상층 배선용 홈을 형성하기 의한 레지스트막(47)을 형성한다.
레지스트막(47)은 포토리소그라피 공정에 의해 패턴화된다. 이 때에, 스토퍼막(44)은 절연막(45)에 비해 매우 얇고, 절연막(45)은 두껍게 형성되어 있기 때문에, 개구 영역(51)의 단차의 영향은 거의 없으며, 절연막(45)의 평탄성은 손상되지 않는다. 따라서, 레지스트막(47)은 커의 평탄한 절연막(45)상에 균일한 두께로 형성되어 해상도의 저하를 초래하지 않고, 정확한 패턴화가 실현된다.
이어서, 도 15에 나타낸 것과 같이, 레지스트막(47)을 마스크로 하여 절연막(45)을 RIE법에 의해 에칭한다. 에칭의 진행은 스토퍼막(44)에 의해 저지된다. 따라서, 스토퍼막(44)이 노출되는 배선용의 홈(46)이 형성된다. 게다가 홈(46)에는 스토퍼막(44)의 개구 영역(51)과 겹쳐지는 영역이 있으며, 이 홈(46)과 공유한 개구 영역(51) 부분을 매개로 해야만 RIE가 진행된다. 이로써, 홈(46)의 형성과 함께 하층 배선(42)에 도달하는 접촉홀(48)을 형성한다.
이어서, 도 16에 나타낸 것과 같이, 상기 홈(46) 및 접촉홀(48)에 도전 부재(예컨대, Al-Cu, Al-Cu-Si 합금 등)(49)를 동시 공정으로 매립한다. 이어서, CMP법을 이용하여 여분의 도전 부재(49)를 제거하고, 홈(46) 및 접촉홀(48) 내에만 도전 부재(49)를 잔존시킨다. 이로써, 접촉홀(48) 내의 접촉 플러그(491), 홈(46)에 매립된 상층 배선(492)이 형성된다.
이러한 제조 방법에 의하면, 상층 배선(492)과, 하층 배선(42)으로의 접촉플러그(491)가 일체화되어 동시 공정에서 형성될 수 있으므로 제조 비용이 낮아지는 이점이 있다.
상술한 공정 중에서 스토퍼막(44)은 절연막(43,45)에 대해 RIE의 선택비가 큰 것을 이용한다. 예컨대, 절연막(43,45)은 실리콘 산화막(F(불소), C(탄소)등을 함유하는 경우도 있다), 스토퍼막(44)은 실리콘 질화막 등이다.
게다가, 이 실시형태에서는 첫째로, 접촉홀(48)은 홈(46)과 공유한 개구 영역(51) 부분을 매개로 홈(46)에 대해 자기 정합적으로 형성된다. 둘쌔로, 스토퍼막(44)의 개구 영역(51)의 치수를 배선의 폭방향에 있어서 크게 하여, 상하층의 배선에 대해 위치에 어긋나는것젓에 대한 여유분을 가질 수 있다. 셋째로, 레지스트막(47)은 균일한 두께로 형성되어 패턴화의 정도(精度)가 양호하기 때문에, 해상도를 저하시키지 않는다. 이상에서, 미세한 배선층간의 접촉 플러그의 접촉 면적이 위치가 어긋나는 것 등에 의해 작아지지 않도록 충분히 배려한 제조 공정을 실현하고 있다.
이어서, 본 발명의 반도체 장치의 제조 방법의 제4 실시형태에 대해 설명한다.
도 17 내지 도 21은 상기 제4 실시형태에 따른 접촉홀의 형성 공정을 차례로 나타내는 단면투영도이다. 상기 제3 실시형태와 다른 점은 스토퍼막을 하층 배선(42)상에도 설치하는 구성으로 되어 있다는 것이다.
도 17에 나타낸 것과 같이, 반도체 기판상에 절연막(41), 하층 배선(42)이 형성되어 있다. 이 하층 배선(42)을 포함하는 절연막(41)상에 스토퍼막(54), 절연막(43), 스토퍼막(44)을 순차로 적층한다. 스토퍼막(44,54)은 후에 실시되는 배선홈의 에칭과 접촉홀의 에칭에 대한 절연성의 보호막이다. 스토퍼막(44,54)은 동등한 성질을 지닌다.
상기 스토퍼막(44)에 대해, 포토리소그라피 공정, 에칭 공정에 의해 미리 접촉홀(접촉 플러그 형성용으로서의)영역을 포함한 개구 영역(51)을 형성한다. 이 개구 영역(51)은 후에 형성하는 상층 배선용 홈의 에칭폭보다도 큰 치수로 형성한다.
이어서, 도 18에 나타낸 것과 같이, 스토퍼막(44) 및 개구 영역(51)을 덮는 절연막(45)을 형성한다. 이어서, 절연막(45)의 소정 영역 즉, 하층 배선(42) 상측을 포함하는 영역에 상층 배선용 홈을 형성하기 위한 레지스트막(47)을 형성한다.
레지스트막(47)은 포토리소그라피 공정에 의해 패턴화된다. 이 때에, 스토퍼막(44)은 절연막(45)에 비해 매우 얇고, 절연막(45)은 두껍게 형성되어 있기 때문에, 개구 영역(51)의 단차의 영향은 거의 없으며, 절연막(45)의 평탄성은 손상되지 않는다. 따라서, 레지스트막(47)은 거의 평탄한 절연막(45)상에 균일한 두께로 형성되어 해상도의 저하를 초래하지 않고서 정확한 패턴화가 실현된다.
이어서, 도 19에 나타낸 것과 같이, 레지스트막(47)을 마스크로 하여 절연막(45)을 RIE법에 의해 에칭한다. 에칭의 진행은 스토퍼막(44)에 의해 저지된다. 따라서, 스토퍼막(44)이 노출되는 배선용 홈(46)이 형성된다. 게다가 홈(46)에는 스토퍼막(44)의 개구 영역(51)과 겹쳐지는 영역이 있으며, 이 홈(46)과 공유한 개구 영역(51) 부분을 매개로 해야만 RIE가 진행된다. 이로써, 홈(46)의 형성과 함께 하층 배선(42)에 도달하는 접촉홀(48)을 형성한다.
이어서, 도 20에 나타낸 것과 같이, 상기 홈(46) 및 접촉홀(48) 바닥부에 노출되어 있는 스토퍼막(44 및 54)을 동시에 에칭 제거하여, 접촉홀(48) 바닥부에 하층 배선(42)을 노출시킨다.
이어서, 도 21에 나타낸 것과 같이, 홈(46) 및 접촉홀(48)에 도전 부재(예컨대, Al-Cu, A1-Cu-Si 합금 등)(49)를 동시 공정으로 매립한다. 이어서, CMP법을 이용하여 여분의 도전 부재(49)를 제거하고, 홈(46) 및 접촉홀(48) 내에만 도전 부재(49)를 잔존시킨다. 이로써, 접촉홀(48) 내의 접촉 플러그(491), 홈(46)에 매립된 상층 배선(492)이 형성된다.
상술한 공정 중에서 스토퍼막(54,44)은 절연막(43,45)에 대해 RIE의 선택비가 큰 것을 이용한다. 예컨대, 절연막(43,45)은 실리콘 산화막(F(불소), C(탄소) 등을 함유하는 경우도 있음), 스토퍼막(54,44)은 실리콘 질화막 등이다.
상기 제4 실시형태의 방법에 의하면, 제3 실시형태와 같은 효과를 얻을 수 있다. 또, 이 제4 실시형태에서는 제3 실시형태에 비해 스토퍼막(54)이 있는 만큼, 에칭 공정이 1회 늘어난다. 그러나, 접촉홀(48)의 오버에칭의 위험성은 줄어든다고 생각된다.
즉, 가령 홈(46)의 형성 위치가 어긋나서 그 결과 접촉홀(48)과의 위치도 어긋났다고 하면 제3 실시형태에서는 도 22와 같이 오버에칭될 가능성이 있다(55). 그러나, 제4 실시형태에서는 스토퍼막(54)의 제거가 선택적인 에칭 공정으로 존재하므로, 도 23과 같이 오버에칭되지 않는다. 제3 실시형태에 있어서는 접촉 플러그의 구성으로서 도 22와 같은 형상이 되는 것을 허용한다면 접촉홀(48)의 위치가 어긋나는 일이 생기더라도 하층 배선(42)과 도전 부재(49)의 접촉면적이 줄지않고 마무리된다고 하는 이점도 있다.
이어서, 본 발명의 반도체 장치의 제조 방법의 제5 실시형태에 대해 설명한다.
도 24는 평행하여 뻗은 2개의 배선상에 대향하는 2개의 플러그를 형성하는 경우의 배선용 홈 및 접촉홀을 나타내는 평면도이며, 도 25는 도 24의 F25 - F25선을 따른 단면투영도이다. 단, 도 25는 설명을 위해 홈(46) 및 접촉홀(48)의 바닥부에 노출된 스토퍼막을 제거하기 전의 상태를 나타내고 있다.
도 24, 도 25에 있어서, 도 17 내지 도 21과 같은 곳은 동일한 부호를 붙이고 있다. 주목해야 할 것은 스토퍼막(44)의 개구 영역(51)이 2개의 배선용 홈(46)을 가로지르도록 형성되어 있는 구성이다(도 24에서는 파선으로 나타냄). 이 개구영역(51)을 여기에서는 슬릿 영역(51)이라 부른다. 이하, 이러한 구조를 형성하기 위한 제조 방법에 대해 설명한다.
도 26 내지 도 29는 각각 상기 제5 실시형태에 따른 접촉홀 및 매립 배선의 형성 공정을 차례대로 나타내는 단면도이다.
도 26에 나타낸 것과 같이, 절연막(41) 내의 배선홈에 알루미늄(Al)합금(예컨대, A1-Cu-Si, A1-Cu 등)으로 이루어지는 하층 배선(42)이 2개 형성되어 있다. 이들 하층 배선(42)을 포함하는 절연막(41)상에 스토퍼막(54), 절연막(43), 스토퍼막(44)을 순차로 적층한다. 스토퍼막(54, 44)은 후에 실시되는 배선홈의 에칭에 대한 절연성의 보호막이다.
이어서, 도 27에 나타낸 것과 같이, 스토퍼막(44)상에 레지스트막(56)을 도포하고, 리소그라피 기술을 이용하여 2개의 각 배선(42)에 있어서 대향하는 2개의 접촉홀(접촉 플러그 형성용) 영역을 포함한 슬릿 영역(51)의 레지스트 패턴을 행한다. 여기서, 레지스트막(56)은 평탄한 스토퍼막(44)상에 균일한 두께로 도포된다. 따라서, 이 레지스트 패턴화에 있어서 광노광(廣露光)(D.O. F(Donlain of Focus))과 높은 해상성이 실현된다.
이어서, 도 28에 나타낸 것과 같이, 레지스트막(56)을 마스크로 하여 스토퍼막(44)을 에칭한다. 즉, 스토퍼막(44) 쪽이 절연막(43)에 비해 에칭 속도가 대폭적으로 빠른 조건이 되는 RIE를 이용한다. 이로써. 슬릿 영역(51)을 형성한다. 그런 다음, 스토퍼막(44) 및 슬릿 영역(51)을 덮는 절연막(45)을 형성한다.
이어서, 절연막(45)의 소정 영역, 즉 하층 배선(42) 각각의 상측을 포함하는 영역에 상층 배선용 홈을 형성하기 위한 레지스트막(47)을 패턴화한다. 이 때에, 스토퍼막(44)은 절연막(45)에 비해 매우 얇고, 절연막(45)은 두껍게 형성되기 때문에, 슬릿 영역(51)의 단차의 영향은 거의 없으며, 절연막(45)의 평탄성은 손상되지 않는다. 따라서, 레지스트막(47)은 거의 평탄한 절연막(45)상에 균일한 두께로 형성되며, 해상도의 저하를 초래하지 않고. 정확한 패턴화가 실현된다.
이어서, 레지스트막(47)을 마스크로 하여 절연막(45)을 RIE법에 의해 에칭한다. 에칭의 진행은 슬릿 영역(51)을 제외하고 스토퍼막(44)에 의해 저지된다. 따라서, 스토퍼막(44)이 노출되는 배선용 홈(46)이 형성된다. 또한 홈(46)에는 스토퍼막(44)에 있어서의 슬릿 영역(51)과 겹쳐지는 영역이 있으며, 이 홈(46)과 공유한 슬릿 영역(51) 부분을 매개로 해서만 RIE가 진행된다. 이로써, 홈(46)의 형성과 함께 스토퍼막(54)에 도달하는 접촉홀(48)을 형성한다(도 25 참조). 그런 다음, 접촉홀(48) 바닥부에 노출되어 있는 스토퍼막(54)이 선택적으로 제거되는 조건의 에칭 공정을 실시하여 접촉홀(48) 바닥부에 하충 배선(42)을 노출시킨다. 이 때에, 홈(46)의 바닥부에 노출되어 있는 스토퍼막(44)도 동시에 에칭되도록 하여도 된다.
이어서, 도 29에 나타낸 것과 같이, 상기 홈(46) 및 접촉홀(48)에 도전 부재(예컨대, A1-Cu, A1-Cu-Si 합금 등)(49)를 동시공정으로 매립한다. 이어서, CMP기술, RIE기술, CDE(Chemical Dry Etching) 기술을 이용하여 여분의 도전 부재(49)를 제거하고, 홈(46) 및 접촉홀(48) 내에만 도전 부재(49)를 잔존시킨다. 이로써, 접촉홀(48) 내의 접촉 플러그(491), 홈(46)에 매럽된 상층 배선(492)이 형성된다.
상술한 공정 중에서 스토퍼막(54,44)은 절연막(43,45)에 대해 RIE의 선택비가 큰 것을 이용한다. 예컨대, 절연막(43,45)은 실리콘 산화막(F(불소), C(탄소) 등을 함유하는 경우도 있음), 스토퍼막(44)은 실리콘 질화막 등이다. 여기서, 상기 스토퍼막(44)의 에칭 속도를 E3, 상기 절연막(43)의 두께를 T, 이 절연막(43)의 에칭 속도를 E2로 하면, 스토퍼막(44)의 막 두께는 (E3/E2)×T세 의해 산출되는 값보다 커야 한다.
절연막(43,45) 스토퍼막(54,44)은 실리콘계 막 이외의 재료를 사용할 수도 있는데, 예컨대 유기계 절연막 등을 들 수 있다. 절연막(43,45)이나 스토퍼막(54,44)은 동일한 재료로 할 필요성은 없지만, 배선용 홈(46) 및 접촉홀(48)의 형성을 위한 에칭 공정에 있어서 스토퍼막(54,44)의 에칭 속도는 절연막(43,45)의 에칭 속도보다 늦어야 한다.
상기 제5 실시형태에 의하면 제3 실시형태와 같은 효과를 얻을 수 있으며, 또한 슬릿 영역(51)의 구성에서 다음과 같은 장점이 강조된다. 슬릿 영역(51)은 2개의 배선을 가로지르도록 위치맞춤의 여유분을 가지고 형성할 수 있다. 레지스트막(47)은 균일한 두께로 형성되어 패턴화의 정도가 양호하기 때문에 해상력이 떨어지지 않는다. 게다가, 대향하는 접촉홀(48)의 간격은 필연적으로 배선홈(46)의 간격과 같아진다. 이로써, 병행하는 각 배선에 대향하는 접촉홀을 형성하는 경우라도, 배선홈(46)의 간격을 해상 한계 스폐이스(L1)로 형성할 수 있게 된다.(도 24 참조). 이 결과, 반도체 장치의 집적도를 종래보다 향상시킬 수 있다.
상기한 제5 실시형태의 변형예로서, 스토퍼막(54)을 형성하지 않는 구성을 제6 실시형태로 도 30에 나타낸다. 가령, 홈(46)의 형성 위치가 어긋나서 그 결과 접촉홀(48)의 위치가 어긋났다고 하면, 도면과 같이 오버에칭될 가눙성이 있다 (55). 이러한 형상으로 되는 것을 허용한다면 접촉홀(48)의 위치가 어긋나더라도 하층 배선(42)과 도전 부재(49)의 접촉 면적이 줄지 않고 마무리되는 구성을 실현할 수 있다.
이어서, 본 발명의 반도체 장치의 제조 방법의 제7 실시형태에 대해 설명한다.
배선의 매립 재료로는 A1 합금보다 저항율이 낮은 구리(Cu)를 채용한다. Cu는 실리콘 산화막 중에서 확산 속도가 매우 큰 재료이기 때문에, 실리콘 산화막중에 배선을 형성하는 경우에는 Cu의 실리콘 산화막 속으로의 확산을 저지하기 위한 확산 방지막이 필요하다.
도 31은 상기 제7 실시형태에 따른 단면도이다. 하층 배선(62)은 Cu로 구성되기 때문에 Cu의 주위는 확산 방지막(71)으로 덮힌다. 이 하층 배선(62)을 포함하는 절연막(41)상에 확산 방지막(72)이 형성된다. 이 확산 방지막(72)상에는 스토퍼막(54), 절연막(43), 스토퍼막(44)(슬릿 영역(51)을 지닌다), 절연막(45)이 순차로 적층되며, 제조 공정은 상기 제5 실시형태와 같다.
즉, 배선홈(46) 및 접촉홀(48)을 형성한 후, Cu을 매립하기 전에 CVD기술, 스패터링 기술 등을 이용하여, 기초적으로 배선홈 및 접촉홀 내벽면에 확산 방지막(73)을 피복한다. 그런 다음, 홈(46) 및 접촉홀(48)에 도전 부재(69)(Cu)를 동시공정으로 매립한다.
이어서, CMP기술, RIE기술, CDE 기술 등을 이용하여 여분의 도전 부재(69)를 제커하고, 홈(46) 및 접촉홀(48) 내에만 도전 부재(69)를 잔존시킨다. 이로써, 접촉홀(48) 내의 접촉 플러그(691), 홈(46)에 매립된 상층 배선(692)이 형성된다.
이어서, 상층 배선(692)을 포함하는 절연막(45)상에 확산 방지막(74)을 피복한다. 이 도면에서는 확산 방지막(74)상에 또한 상층 배선을 위한 스토퍼막(64)이 형성된다.
상기 확산 방지막(71,73)은 도전성이며, Ti계, W계, Co계 금속을 사용할수 있다. 확산 방지막(71,73)의 막 두께로는 10nm 내지 100nm이다. 싱기 확산방지막(72,74)은 절연성이며, 실리콘 질화막 혹은 Ti 혹은 W의 미결정(微結晶)을 포함하는 실리콘 질화막을 사용할 수 있다. 이 미결정이란 SiN 중에 Ti(혹은 W)이 분리되어 존재하는 구성이며, Cu원자를 트랩할 목적으로 도입된다.
도 31의 구성에서는 확산 방지막과 스토퍼막을 각각 만들었지만, 에칭 스토퍼와 확산 방지의 양쪽 기능을 겸비하는 재료라면 1개의 막으로 구성하어도 된다. 예컨대, 도 31의 스토퍼막(54)이 실리콘 질화막이라면 확산 방지막(72)을 형성하지 않을 수도 있다.
이어서, 본 발명의 반도체 장치의 제조 방법의 제8 실시형태에 대해 설명한다. 상층의 배선홈의 형성과 함께 접촉홀의 형성을 결정하는 스토퍼막(44)을 설계와 같은 접촉홀의 크기로 가공해 두는 방법이다.
도 32 내지 도 35는 상기 제8 실시형태에 따른 접촉홀 및 매립 배선의 형성공정을 차례로 나타내는 단면도이다. 기본적인 제조 공정은 상기 제5 실시형태와 같으며, 동일한 부호를 붙인다.
도 32에 나타낸 것과 같이, 절연막(41)의 배선홈에 Al 합금으로 이루어지는 하층 배선(42)이 2개 형성되어 있다. 이 하층 배선(42)을 포함하는 절연막(41)상에 스토퍼막(54), 절연막(43), 스토퍼막(44)를 순차로 적층한다. 스토퍼막(54,44)은 후에 실시되는 배선홈의 에칭에 대한 절연성의 보호막이다.
이어서, 도 33에 나타낸 것과 같이, 스토퍼막(44)상에 레지스트막(56)을 도포하고, 리소그라피 기술을 이용하어 2개의 각 배선(42)에 대향하는 2개의 접촉홀(접촉 플러그 형성용) 영역의 레지스트 패턴화를 실시한다. 여기서, 레지스트막(56)은 평탄한 스토퍼막(44)상에 균일한 두께로 도포되기 때문에, 레지스트 패턴화에 있어서 광노광(D.O. F.(Domain of Focus))과 높은 해상성이 실현된다.
이어서, 도 34에 나타낸 것과 같이, 레지스트막(56)을 마스크로 하여 스토퍼막(44)을 에칭한다. 이로써, 하층 배선(42) 각각의 상측에 접촉 영역(81)을 형성한다. 그런 다음, 스토퍼막(44) 및 접촉 영역(81)을 덮는 절연막(45)을 형성한다.
이어서, 절연막(45)의 소정 영역, 즉 접촉 영역(81)을 통과하는 상층 배선용의 홈을 형성하기 위한 레지스트막(47)을 패턴화한다. 이 때에, 스토퍼막(44)은 절연막(45)에 비해 매우 얇고, 절연막(45)은 두껍게 형성되기 때문에 슬릿 영역(51)의 단차의 영향은 거의 없으며, 절연막(45)의 평탄성은 손상되지 않는다. 따라서, 레지스트막(47)은 거의 평탄한 절연막(45)상에 균일한 두께로 형성되며, 해상도의 저하를 초래하지 않고서 정확한 패턴화가 실현된다.
이어서, 레지스트막(47)을 마스크로 하여 절연막(45)을 RIE법에 의해 에칭한다. 에칭의 진행은 접촉 영역(81)을 제외하고 스토퍼막(44)에 의해 저지된다. 따라서, 스토퍼막(44)이 노출되는 배선용 홈(46)이 형성된다. 이에 따라, 접촉 영역(51)과 겹쳐지는 영역을 매개로 또한 RIE가 진행된다. 이로써, 홈(46)의 형성과 함께 스토퍼막(54)에 이르는 접촉홀(48)을 형성한다.
그런 다음, 접촉홀(48) 바닥부에 노출되어 있는 스토퍼막(54)을 선택적으로 제거하여, 접촉홀(48)의 바닥부에 하층 배선(42)을 노출시킨다. 이 때에, 홈(46)의 바닥부에 노출되어 있는 스토퍼막(44)도 동시에 제거되도록 하여도 된다.
이어서, 도 35에 나타낸 것과 같이, 홈(46) 및 접촉홀(48)에 도전 부재(예컨대, Al-Cu, Al-Cu-Si합금 등)(49)를 동시공정으로 매립한다. 이어서, CMP기술, RIE기술, CDE기술 등을 이용하여 여분의 도전 부재(49)를 제거하고, 홈(46) 및 접촉홀(48) 내에만 도전 부재(49)를 잔존시킨다. 이로써, 접촉홀(48) 내의 접촉플러그(491), 홈(46)에 매립된 상층 배선(492)이 형성된다.
상기 제조 방법에서는 다른 실시형태와 마찬가지로 제조 비용이 낮아지는 이점이 있다. 또한, 이 실시형태는 제조 중의 위치맞춤의 정도가 매우 양호하며, 신뢰성이 높은 제조 공정에 적당하다. 물론, 본 발명의 방법에 의해 레지스트막(47이나 56)은 패턴화의 정도가 양호하기 때문에 해상도가 떨어지지 않는다. 이로써, 위치맞춤이 정확하다면 설계대로 접촉홀을 형성할 수 있다.
이어서, 본 발명의 반도체 장치의 제조 방법의 제9 실시형태로서 도 36을 참조한다. 도 36은 상기 제8 실시형태를 상기 제7 실시형태의 구성에 응용한 것이다.
도 36애 있어서, 상층 배선(62)은 Cu로 구성되기 때문에 Cu의 주위는 확산 방지막(71)으로 덮힌다. 이 하층 배선(62)을 포함하는 절연막(41)상에 확산 방지막(72)이 형성된다. 이 확산 방지막(72)상에는 스토퍼막(54), 절연막(43), 스토퍼막(44)(접촉 영역(81)을 지닌다), 절연막(45)이 순차로 적층되며, 제조 공정은 상기 제8 실시형태와 같다.
즉, 배선홈(46) 및 접촉홀(48)을 형성한 후, Cu을 매립하기 전에 CVD기술, 스패터링 기술 등을 이용하여 기초적으로 배선홈 및 접촉홀 내벽면에 확산 방지막(73)을 피복한다. 그런 다음, 홈(46) 및 접촉홀(48)에 도전 부재(69)(Cu)를 동시공정으로 매립한다.
이어서, CMP기술. RIE기술, CDE기술 등을 이용하여 여분의 도전 부재(69)를 제거하고, 홈(46) 및 접촉홀(48) 내에만 도전 부재(69)를 잔존시킨다. 이로써, 접촉홀(48) 내의 접촉 플러그(691), 홈(46)에 매립된 상층 배선(692)이 형성된다.
이어서, 상층 배선(692)을 포함하는 절연막(45)상에 확산 방지막(74)을 피복한다. 이 도면에서는 확산 방지막(72)상에 또한 상층 배선을 위한 스토퍼막(64)이 형성된다.
도 36의 구성에서는 확산 방지막과 스토퍼막을 각각 만들었지만, 에칭 스토퍼와 확산 방지 양쪽 기능을 겸비하는 재료라면 1개의 막으로 구성하여도 된다.
각 실시형태에 있어서의 하층 배선은 일반적으로 도전 영역으로서 여러 종류의 구성을 생각할 수 있다. 즉, 층간 절연막 사이의 배선층 뿐만 아니라, 기판상의 불순물 확산층, 소자의 게이트 전극이라도 된다. 도 37, 도 38은 그 응용예로서 나타내는 단면도이다.
도 37에 있어서, MOS 트랜지스터의 게이트 전극(91), 기판(90)상의 확산층(92), 절연막(93)상의 배선층(94)상에 각각 접촉 플러그(491)가 형성되어 있다. 층간 절연막(절연막(43,45)) 중에는 상층 배선홈(46)의 형성과 함께 접촉홀(48)의 위치를 결정하는 개구 영역을 지닌 스토퍼막(44)이 형성된다. 또, 스토퍼막(54)은 접촉홀(48)의 에칭 공정의 보호막이며, 최종적으로 접촉홀(48)에 따른 크기에 의해 각각 선택적으로 에칭제거되는 것이다. 도 38은 도 37 구성의 도전 부재(49) 대신에 Cu로 이루어지는 도전 부재(69)를 채용하고 있다. Cu의 주위는 확산 방지막(73)에 의해 덮힌다.
이상 설명한 것과 같이 본 발명의 반도체 장치 및 그 제조 방법에 의하면, 다음과 같은 효과를 발휘할 수 있다.
(1) 레지스트막을 마스크로 하여 배선이 형성되는 홈을 형성하는 동시에, 이 레지스트막 및 스토퍼막을 마스크로 하여, 상층 배선홈에 대해 자기 정합적으로 접촉홀이 형성된다. 따라서, 배선 패턴(홈)과 접촉 플러그 패턴(접촉홀)을 동시에 형성할 수 있고, 공정의 간략화에 의한 제조 비용의 절감에 공헌할 수 있다.
(2) 상기 스토퍼막과 상기 배선용 홈 각각을 형성하는 레지스트막은 균일한 두께로 형성되기 때문에 패턴화의 정도가 양호하므로 해상도가 떨어지는 일은 매우 일어나기 어렵게 된다.
(3) 배선홈 하부의 스토퍼막에 슬릿 영역을 배선홈의 폭보다 크게 개공하고 있기 때문에 리소그라피 공정에서 위치가 어긋나는 일이 생기더라도 접촉 플러그와 그 상층 배선의 접촉 면적의 감소를 피할 수 있다.
(4) 병행하는 배선 아래에 대향하는 접촉홀을 형성하는 경우에, 병행하는 양배선을 가로지르도록 슬릿 영역을 형성함으로써, 접촉홀의 간격은 필연적으로 배선홈의 간격과 같게 된다. 이로써, 상기 (3)의 방법을 이용하여 각 배선에 대향하는 접촉홀을 형성하는 경우라도, 배선홈의 간격을 해상 한계 스페이스로 형성할 수 있게 된다. 이 결과, 반도체 장치의 고집적화에 기여한다.
(5) 홈의 각부 및 접촉홀의 각부에 있어서의 스토퍼막은 테이퍼 형상으로 가공하고 있다. 즉, 홈 또는 접촉홀의 바닥면 또는 측면과 스토퍼막의 테이퍼면은 둔각으로 교차하도록 구성되어 있다. 따라서, 배선의 기초막을 홈의 내면 및 접촉홀의 내면에 균일한 막 두께와 양호한 커버리지로 형성할 수 있다.

Claims (37)

  1. 반도체 기판과:
    상기 반도체 기판상에 형성되는 제1 스토퍼막과;
    상기 제1 스토퍼막상에 형성되는 제1 절연막과;
    상기 제1 절연막상에 형성되는 제2 스토퍼막과;
    상기 제2 스토퍼막상에 형성되는 제2 절연막과;
    상기 제2 스토퍼막과 제2 절연막에 설치되는 홈 및 상기 제1 스토퍼막과 상기 제1 절연막에 설치되어 상기 홈의 바닥부에서부터 상기 반도체 기판에까지 이르는 접촉홀 내에 채워지는 도전 부재룰 구비하고,
    상기 접촉홀의 바닥면과 측면의 각부에서의 상기 제1 스토퍼막은 상기 접촉홀의 바닥면 또는 측면과 상기 제1 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼형상을 지니며, 상기 홈의 바닥면과 측면의 각부에서의 상기 제2 스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 제2 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼형상을 갖는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판과;
    상기 반도체 기판상애 형성되는 배선과;
    상기 배선상에 형성되는 제1 스토퍼막과;
    상기 제1 스토퍼막상에 형성되는 제1 절연막과;
    상기 제1 절연막상에 형성되는 제2 스토퍼막과;
    상기 제2 스토퍼막상에 형성되는 제2 절연막과;
    상기 제2 스토퍼막과 상기 제2 절연막에 설치된 홈 및 상기 제1 스토퍼막과 상기 제1 절연막에 설치되어 상기 홈의 바닥부에서부터 상기 배선에까지 이르는 접촉홀 내에 채워지는 도전 부재를 구비하고,
    상기 접촉홀의 바닥면과 측면의 각부에서의 상기 제1 스토퍼막은 상기 접촉홀의 바닥면 또는 측면과 상기 제1 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼형상을 지니며, 상기 홈의 바닥면과 측면의 각부에서의 상기 제2 스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 제2 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 도전 부재는 상기 접촉홀의 바닥면과 측면 및 상기 홈의 바닥면과 측면에 형성되는 기초막과, 상기 접촉홀 및 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 도전 부재는 상기 접촉홀을 채우는 금속막과, 상기 홈의 바닥면, 측면 및 접촉홀을 채우는 금속막상에 형성되는 기초막과, 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서, 상기 도전 부재는 상기 접촉홀의 바닥면과 측면 및 상기 홈의 바닥면과 측면에 형성되는 기초막과, 상기 접촉홀 및 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체 장치.
  6. 제2항에 있어서, 상기 도전 부재는 상기 접촉홀을 채우는 금속막과, 상기 홈의 바닥면, 측면 및 접촉홀을 채우는 금속막상에 형성되는 기초막과, 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체 장치.
  7. 반도체 기판과;
    상기 반도체 기판상에 형성되는 스토퍼막과:
    상기 스토퍼막상에 형성되는 절연막과;
    상기 스토퍼막과 상기 절연막에 설치되며, 상기 절연막의 표면에서부터 상기 반도체 기판에까지 이르는 접촉홀 내에 채워지는 도전 부재를 구비하며,
    상기 접촉홀의 바닥면과 측면의 각부에서의 상기 스토퍼막은 상기 접촉홀의 바닥면 또는 측면과 상기 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서. 상기 도전 부재는 상기 접촉홀의 바닥면 및 측면에 형성되는 기초막과, 상기 접촉홀 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체 장치.
  9. 반도체 기판과;
    상기 반도체 기판상에 형성되는 제1 절연막과;
    상기 제1 절연막상에 형성되는 스토퍼막과:
    상기 스토퍼막상에 형성되는 제2 절연막과;
    상기 스토퍼막과 상기 제2 절연막에 설치되며, 상기 제2 절연막의 표면에서 부터 상기 제1 절연막의 표면에까지 이르는 홈 내에 채워지는 도전 부재를 구비하며,
    상기 홈의 바닥면과 측면의 각부에 있어서의 상기 스토퍼막은 상기 홈의 바닥면 또는 측면과 상기 스토퍼막의 표면이 둔각으로 교차하도록 테이퍼 형상을 갖는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서, 상기 도전 부재는 상기 홈의 바닥면 및 측면에 형성되는 초막과, 상기 홈 내를 채우는 금속막으로 구성된 것을 특징으로 하는 반도체 장치.
  11. 층간 절연막을 사이에 두고 실치된 제1 도전 영역과 제2 도전 영역의 일부끼리를 전기적으로 접속하는 접촉 플러그를 갖는 반도체 장치를 제조하는 방법에 있어서,
    상기 층간 절연막의 일부를 구성하는 제1 절연막을 형성하는 공정과;
    상기 제1 절연막상에 이 제1 절연막과 에칭 선택비가 상이한 절연 보호막을 제공하는 공정과;
    상기 보호막에 접촉 플러그를 위한 구조 영역을 포함하는 개구 영역을 형성하는 공정과;
    상기 보호막 및 개구 영역을 덮고 상기 층간 절연막의 일부를 구성하는 제2절연막을 형성하는 공정과;
    상기 보호막이 바닥부가 되는 상기 제2 도전 영역을 위한 홈을 형성하기 위해 제2 절연막을 에칭하고 상기 제1 도전 영역에 도달하는 접촉홀을 형성하기 위해 상기 홈과 겹쳐지는 상기 보호막의 개구 영역을 통해 상기 제1 절연막을 에칭하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  12. 제11항에 있어서, 상기 접촉홀 및 홈내에 도전 부재를 동시에 매립하는 공정을 추가로 포함하며,
    상기 도전 부재는 상기 접촉홀내에서는 접촉 플러그가 되고, 상기 홈내에서 는 제2 도전 영역이 되는 것을 특징으로 하는 반도체 장치 제조 방법.
  13. 제11항에 있어서, 상기 접촉홀 및 홈내에 도전 부재를 개별적으로 매립하는 공정을 추가로 포함하며,
    상기 도전 부재는 상기 접촉홀내에서는 접촉 플러그가 되고, 상기 홈내에서는 제2 도전 영역이 되는 것을 특징으로 하는 반도체 장치 제조 방법.
  14. 제11항에 있어서. 상기 제1 절연막을 형성하는 공정을 행하기에 앞서, 상기 제1 도전 영역상의 보호막과 동일한 특성을 갖는 부가적인 보호막을 제공하는 공정과;
    상기 부가적인 보호막에 접촉홀과 동일한 치수로 접촉하기 위한 개구 영역을 형성하는 공정을 추가로 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  15. 제11항에 있어서, 상기 에칭 단계는 상기 제2 절연막상의 패턴화된 레지스트막을 마스크로 이용하여 이방성으로 에칭하는 것을 특징으로 하는 반도체 장치 제조 방법.
  16. 제14항에 있어서, 상기 부가적인 보호막에 접촉을 위한 개구 영역을 형성하는 공정은 상기 홈의 바닥에 노출된 보호막의 일부를 에칭하는 공정과 동시에 수행되는 것을 특징으로 하는 반도체 장치 제조 방법.
  17. 제14항에 있어서, 상기 개구 영역 및 접촉용 개구 영역은 상기 보호막 및 부가적 보호막의 측벽상에 반응성막을 형성하기 위해 반응성 이온 에칭에 의해 상기 보호막 및 부가적 보호막에 형성되며,
    상기 보호막의 테이퍼면은 상기 홈의 바닥면 및 측면에 의해 한정된 각부에 형성되고,
    상기 부가적 보호막의 테이퍼면은 상기 접촉홀의 바닥면 및 측면에 의해 한정된 각부에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  18. 제11항, 제14항 및 제17항 중 어느 한 항에 있어서, 상기 접촉홀 및 홈에 도전 부재를 동시에 매립하는 공정을 추가로 포함함으로써, 상기 접촉홀의 바닥면 및 측면과 상기 홈의 바닥면 및 측면상에 형성된 기초막상에 금속막이 제공되는 것을 특징으로, 하는 반도체 장치 제조 방법.
  19. 제18항에 있어서, 상기 기초막은 Ti, W, Co 중 하나로 구성된 도전체로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  20. 제11항에 있어서, 상기 보호막의 개구 영역은 그 치수가 상기 홈보다 큰 것을 특징으로 하는 반도체 장치 제조 방법.
  21. 제11항에 있어서, 상기 적어도 2개의 배선용 홈은 병렬로 정렬되며, 상기 적어도 2개의 접촉홀은 각각 상기 적어도 2개의 홈의 바닥부를 바라보도록 위치하는 것을 특징으로 하는 반도체 장치 제조 방법.
  22. 제21항에 있어서, 상기 보호막에 상기 적어도 2개의 홈을 가로지르는 슬릿형 개구 영역이 형성되며, 상기 접촉홀은 상기 2개의 홈과 에칭 방향에서 겹치는 상기 슬릿형 개구 영역 부분을 통해 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  23. 제22항에 있어서, 상기 홈은 리소그라피 기술을 이용하여 형성되며, 상기 홈사이의 간격은 리소그라피 기술의 최소 해상 스페이스와 동등한 것을 특징으로 하는 반도체 장치 제조 방법.
  24. 제11항 또는 제14항에 있어서, 상기 보호막의 에칭 속도가 E 이고, 상기 보호막 아래의 제1 절연막의 두께가 T 이며, 상기 제1 절연막의 에칭 속도가 Ei 인 경우, 상기 보호막의 두께는 (Ep/Ei)×T 로 계산된 값보다 큰 것임을 특징으로 하는 반도체 장치 제조 방법.
  25. 반도체 기판상에 제1 절연막을 형성하는 공정과;
    상기 제1 절연막상에 스토퍼막을 형성하는 공정과;
    상기 스토퍼막에 이 스토퍼막으로 둘러싸인 개구 영역을 형성하는 공정과;
    상기 제1 절연막과 스토퍼막상에 제2 절연막을 형성하는 공정과;
    상기 제2 절연막상에 레지스트막을 형성하는 공정과;
    상기 레지스트막상에 상기 스토퍼막의 개구 영역 위의 적어도 일부 영역을 포함하는 제2 절연막의 표면 부분을 노출하는 패턴을 형성하는 공정과:
    상기 레지스트막을 마스크로서 사용하여 상기 제2 절연막을 에칭함으로써 상기 제2 절연막에 홈을 형성하고, 상기 스토퍼막 및 레지스트막을 마스크로서 사용하여 상기 스토퍼막의 개구 영역을 통해 상기 제1 절연막을 에칭함으로써 상기 제1 절연막에 접촉홀을 형성하는데, 상기 스토퍼막에 형성된 개구 영역이 상기 에칭 공정에 의해 형성된 홈보다 더 넓게 되도록 형성하는 공정과;
    상기 접촉홀 및 홈에 도전 부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  26. 반도체 기판상에 배선을 형성하는 공정과;
    상기 배선상에 제1 스토퍼막을 형성하는 공정과;
    상기 제1 스토퍼막상에 제1 절연막을 형성하는 공정과;
    상기 제1 절연막상에 제2 스토퍼막을 형성하는 공정과;
    상기 제2 스토퍼막에 이 제2 스토퍼막에 의해 둘러싸인 개구 영역을 형성하는 공정과;
    상기 제1 절연막과 제2 스토퍼막상에 제2 절연막을 형성하는 공정과;
    상기 제2 절연막상에 레지스트막을 형성하는 공정과;
    상기 레지스트막상에 상기 스토퍼막의 개구 영역 위의 적어도 일부 영역을 포함하는 제2 절연막의 표면 부분을 노출하는 패턴을 형성하는 공정과;
    상기 레지스트막을 마스크로서 사용하여 상기 제2 절연막을 에칭함으로써 상기 제2 절연막에 홈을 형성하고, 상기 스토퍼막 및 래지스트막을 마스크로서 사용하여 상기 스토퍼막의 개구 영역을 통해 상기 제1 절연막을 에칭함으로써 상기 제1절연막에 접촉홀을 형성하는데, 상기 스토퍼막에 형성된 개구 영역이 상기 에칭 공정에 의해 형성된 홈보다 더 넓게 되도록 형성하는 공정과;
    상기 접촉홀의 바닥에 위치한 상기 제1 스토퍼막의 부분을 제거하는 공정과;
    상기 접촉홀 및 홈에 도전 부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  27. 반도체 기판상에 제1 절연막을 형성하는 공정과;
    상기 제1 절연막상에 스토퍼막을 형성하는 공정과;
    상기 스토퍼막에 이 스토퍼막에 의해 둘러싸인 적어도 하나의 개구 영역을 형성하여, 상기 스토퍼막이 상기 개구 영역을 제의한 상기 제1 절연막상에 연속적으로 제공되게 하는 공정과;
    상기 제1 절연막과 스토퍼막상에 제2 절연막을 형성하는 공정과;
    상기 제2 절연막상에 레지스트막을 형성하는 공정과;
    상기 레지스트막상에 상기 스토퍼막의 개구 영역 위의 적어도 일부 영역을 포함하는 제2 절연막의 표면 부분을 노출하는 패턴을 형성하는 공정과;
    상기 레지스트막을 마스크로서 사용하여 상기 제2 절연막을 에칭함으로써 상기 제2 절연막에 홈을 형성하고, 상기 스토퍼막 및 레지스트막을 마스크로서 사용하여 상기 스토퍼막의 개구 영역을 통해 상기 제1 절연막을 에칭함으로써 상기 제1 절연막에 접촉홀을 형성하는데, 상기 스토퍼막에 형성된 개구 영역이 상기 에칭 공정에 의해 형성된 홈보다 더 넓게 되도록 형성하는 공정과;
    상기 접촉홀 및 홈에 도전 부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  28. 제27항에 있어서, 상기 도전 부재는 상기 홈내에서 상기 배선의 상층 배선이되며, 상기 접촉홀내에서 배선 사이의 접촉 플러그가 되는 것을 특징으로 하는 반도체 장치 제조 방법.
  29. 제25항 또는 제27항에 있어서,
    상기 접촉홀의 바닥에 위치한 상기 제1 스토퍼막의 일부와 상기 홈의 바닥에 위치한 상기 제2 스토퍼막의 일부는 측벽 보호막이 에칭 공정 동안 형성되는 조건하에서 반응성 이온 에칭에 의해 제거되며,
    상기 제1 스토퍼막의 테이퍼 부분은 상기 접촉홀의 바닥면과 측면으로 한정된 각부에 형성되고,
    상기 제2 스토퍼막의 테이퍼 부분은 상기 홈의 바닥면과 측면으로 한정된 각부에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  30. 제25항 또는 제27항에 있어서,
    싱기 도전 부재가 상기 접촉홀 및 홈내에 채워짐으로써, 상기 접촉홀의 바닥면 및 측면상과 상기 홈의 바닥면 및 측면상에 형성된 기초막상에 금속막이 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
  31. 반도체 기판상에 제1 절연막을 형성하는 공정과;
    상기 제1 절연막상에 스토퍼막을 형성하는 공정과;
    상기 스토퍼막상에 제2 절연막을 형성하는 공정과;
    상기 제2 절연막의 표면으로부터 상기 제1 절연막의 표면까지 연장하는 홈을 형성하기 위해 상기 제2 절연막을 에칭하는 공정과;
    상기 홈의 바닥에 위치한 상기 스토퍼막의 부분을 측벽 보호막이 에칭 공정동안 형성되는 조건하에서 반응성 이온 에칭에 의해 제거하고, 상기 스토퍼막의 테이퍼 부분을 상기 홈의 바닥면 및 측면으로 한정된 각부에 잔존시키는 공정과;
    상기 홈내에 도전 부재를 채우는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  32. 제31항에 있어서, 상기 도전 부재가 상기 홈내에 채워짐으로써 상기 홈의 바닥면 및 측면상에 형성된 기초막상에 금속막이 제공되는 것을 특징으로 하는 반도체 장치 제조 방법.
  33. 반도체 기판내의 영역과 반도체 기판상의 영역 중 하나에 제공된 도전 영역상에 제1 절연막을 제공하는 공정과;
    상기 제1 절연막상에 이 제1 절연막의 에칭비와 상이한 에칭비를 갖는 제2 절연막을 제공하는 공정과;
    상기 제2 절연막상에 이 제2 절연막의 에칭비와 상이한 에칭비를 갖는 제3 절연막을 제공하는 공정과;
    상기 제2 절연막에 개구를 형성하기 위한 슬릿 영역을 상기 제3 절연막에 형성하는 공정과;
    상기 제3 절연막과 슬릿 영역상에 상기 제3 절연막의 에칭비와 상이한 에칭비를 갖는 제4 절연막을 제공하는 공정과;
    상기 제3 절연막을 에칭 스토퍼로 이용하여 상기 제4 절연막에서 배선 영역이 되는 제1 개구부를 형성하는 동시에, 상기 슬릿 영역과 제1 개구부가 겹쳐지는 영역에 대응하는 상기 제2 절연막 부분에 제2 개구부를 형성하는 제1 에칭 공정과;
    상기 제3 절연막 및 제1 절연막을 제거하여 상기 제2 개구부가 상기 도전영역에 도달하도록 하는 제2 에칭 공정과;
    상기 제1 및 제2 개구부내에 도전 부재를 동시에 매립하는 공정을 포함하는 것을 특징으로 하는 반도체 창치 제조 방법.
  34. 제33항에 있어서, 상기 제3 절연막은 상기 도전 부재에 접촉하여 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  35. 제33항에 있어서, 상기 제1 절연막은 상기 도전 부재에 접촉하여 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  36. 제33항에 있어서, 상기 제3 절연막의 에칭 속도가 E3 이고, 상기 제3 절연막으로부터 제1 절연막까지 상기 제2 절연막의 두께가 T 이며, 상기 제2 절연막의 에칭 속도가 E2 인 경우에, 상기 제3 절연막의 두께는 (E3/E2)×T 에 의해 계산되는 값보다 큰 것임을 특징으로 하는 반도체 장치 제조 방법.
  37. 제33항에 있어서, 상기 제1 및 제3 절연막은 동일한 특성을 가지며, 상기 제2 및 제4 절연막은 동일한 특성을 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
KR1019960043399A 1995-09-29 1996-09-25 반도체 장치 및 그 제조 방법 KR100253852B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
JP95-253736 1995-09-29
JP25373695 1995-09-29
JP8212332A JPH09153545A (ja) 1995-09-29 1996-08-12 半導体装置及びその製造方法
JP96-212332 1996-08-12

Publications (2)

Publication Number Publication Date
KR970018091A KR970018091A (ko) 1997-04-30
KR100253852B1 true KR100253852B1 (ko) 2000-05-01

Family

ID=26519157

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960043399A KR100253852B1 (ko) 1995-09-29 1996-09-25 반도체 장치 및 그 제조 방법

Country Status (8)

Country Link
US (2) US5976972A (ko)
EP (1) EP0766303B1 (ko)
JP (1) JPH09153545A (ko)
KR (1) KR100253852B1 (ko)
CN (2) CN1154170C (ko)
DE (1) DE69625975T2 (ko)
MY (1) MY113878A (ko)
TW (1) TW349262B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7727899B2 (en) 2006-04-06 2010-06-01 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device and semiconductor storage device including fine contact holes

Families Citing this family (56)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6156149A (en) * 1997-05-07 2000-12-05 Applied Materials, Inc. In situ deposition of a dielectric oxide layer and anti-reflective coating
US6060385A (en) * 1997-02-14 2000-05-09 Micro Technology, Inc. Method of making an interconnect structure
SG70654A1 (en) * 1997-09-30 2000-02-22 Ibm Copper stud structure with refractory metal liner
KR100403357B1 (ko) * 1997-12-16 2003-12-18 주식회사 하이닉스반도체 반도체 소자의 제조방법
JP3305251B2 (ja) 1998-02-26 2002-07-22 松下電器産業株式会社 配線構造体の形成方法
US6197696B1 (en) 1998-03-26 2001-03-06 Matsushita Electric Industrial Co., Ltd. Method for forming interconnection structure
JP3382844B2 (ja) * 1998-04-07 2003-03-04 日本電気株式会社 半導体装置の製造方法
US6166819A (en) * 1998-06-26 2000-12-26 Siemens Aktiengesellschaft System and methods for optically measuring dielectric thickness in semiconductor devices
US6420261B2 (en) * 1998-08-31 2002-07-16 Fujitsu Limited Semiconductor device manufacturing method
JP4226699B2 (ja) 1998-09-11 2009-02-18 株式会社ルネサステクノロジ 半導体装置の製造方法
US6057230A (en) * 1998-09-17 2000-05-02 Taiwan Semiconductor Manufacturing Company, Ltd. Dry etching procedure and recipe for patterning of thin film copper layers
JP4074014B2 (ja) * 1998-10-27 2008-04-09 株式会社東芝 半導体装置及びその製造方法
JP3312604B2 (ja) * 1998-11-06 2002-08-12 日本電気株式会社 半導体装置の製造方法
US6734564B1 (en) * 1999-01-04 2004-05-11 International Business Machines Corporation Specially shaped contact via and integrated circuit therewith
JP2000216247A (ja) 1999-01-22 2000-08-04 Nec Corp 半導体装置及びその製造方法
US20030089987A1 (en) * 1999-02-05 2003-05-15 Suketu A. Parikh Dual damascene misalignment tolerant techniques for vias and sacrificial etch segments
JP3436221B2 (ja) * 1999-03-15 2003-08-11 ソニー株式会社 半導体装置の製造方法
JP2000311939A (ja) 1999-04-27 2000-11-07 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4094174B2 (ja) * 1999-06-04 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2001127169A (ja) * 1999-10-27 2001-05-11 Mitsubishi Electric Corp 半導体装置およびその製造方法
US20020076917A1 (en) * 1999-12-20 2002-06-20 Edward P Barth Dual damascene interconnect structure using low stress flourosilicate insulator with copper conductors
JP3626058B2 (ja) * 2000-01-25 2005-03-02 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
US6319840B1 (en) * 2000-06-29 2001-11-20 International Business Machines Corporation For mol integration
KR100366625B1 (ko) * 2000-07-25 2003-01-09 삼성전자 주식회사 듀얼 다마신 배선구조의 반도체 소자 및 그 제조방법
US6989602B1 (en) * 2000-09-21 2006-01-24 Agere Systems Inc. Dual damascene process with no passing metal features
US6399470B1 (en) * 2000-10-05 2002-06-04 Oki Electronic Industry Co., Ltd. Method for forming contact holes on conductors having a protective layer using selective etching
US6372635B1 (en) * 2001-02-06 2002-04-16 Advanced Micro Devices, Inc. Method for making a slot via filled dual damascene low k interconnect structure without middle stop layer
US6444573B1 (en) * 2001-02-21 2002-09-03 Advanced Micro Devices, Inc. Method of making a slot via filled dual damascene structure with a middle stop layer
JP2002252281A (ja) * 2001-02-27 2002-09-06 Sony Corp 半導体装置およびその製造方法
US6376351B1 (en) * 2001-06-28 2002-04-23 Taiwan Semiconductor Manufacturing Company High Fmax RF MOSFET with embedded stack gate
JP3946471B2 (ja) * 2001-07-24 2007-07-18 シャープ株式会社 半導体装置の製造方法
US7119010B2 (en) * 2002-04-23 2006-10-10 Chartered Semiconductor Manfacturing Ltd. Integrated circuit with self-aligned line and via and manufacturing method therefor
JP3779243B2 (ja) 2002-07-31 2006-05-24 富士通株式会社 半導体装置及びその製造方法
US6740956B1 (en) 2002-08-15 2004-05-25 National Semiconductor Corporation Metal trace with reduced RF impedance resulting from the skin effect
US6703710B1 (en) * 2002-08-15 2004-03-09 National Semiconductor Corporation Dual damascene metal trace with reduced RF impedance resulting from the skin effect
US6864581B1 (en) 2002-08-15 2005-03-08 National Semiconductor Corporation Etched metal trace with reduced RF impendance resulting from the skin effect
US6853079B1 (en) 2002-08-15 2005-02-08 National Semiconductor Corporation Conductive trace with reduced RF impedance resulting from the skin effect
US6911389B2 (en) * 2002-09-18 2005-06-28 Texas Instruments Incorporated Self aligned vias in dual damascene interconnect, buried mask approach
JP2005175252A (ja) * 2003-12-12 2005-06-30 Ricoh Co Ltd 半導体装置
US7135401B2 (en) * 2004-05-06 2006-11-14 Micron Technology, Inc. Methods of forming electrical connections for semiconductor constructions
JP2006245198A (ja) * 2005-03-02 2006-09-14 Nec Electronics Corp 半導体装置の製造方法
JPWO2006095915A1 (ja) * 2005-03-09 2008-08-21 日本電気株式会社 多層配線構造、半導体装置、パターン転写マスク、及び多層配線構造の製造方法
KR100833201B1 (ko) * 2007-06-15 2008-05-28 삼성전자주식회사 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
JP2006303307A (ja) * 2005-04-22 2006-11-02 Toshiba Corp 半導体装置およびその製造方法
US7320934B2 (en) * 2005-06-20 2008-01-22 Infineon Technologies Ag Method of forming a contact in a flash memory device
KR100824200B1 (ko) * 2006-09-29 2008-04-21 주식회사 하이닉스반도체 반도체 소자의 금속배선
JP5192779B2 (ja) * 2007-11-02 2013-05-08 株式会社コナミデジタルエンタテインメント ゲーム装置、ゲーム装置の制御方法及びプログラム
US8803245B2 (en) 2008-06-30 2014-08-12 Mcafee, Inc. Method of forming stacked trench contacts and structures formed thereby
DE102008059503A1 (de) * 2008-11-28 2010-07-01 Advanced Micro Devices, Inc., Sunnyvale Leistungsverbesserung in Metallisierungssystemen von Mikrostrukturbauelementen durch Einbau von Metallstrukturen mit größeren Korngrenzen
JP2009200521A (ja) * 2009-05-08 2009-09-03 Renesas Technology Corp 半導体デバイスの製造方法
JP2011134837A (ja) * 2009-12-24 2011-07-07 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2011086969A (ja) * 2011-02-01 2011-04-28 Rohm Co Ltd 半導体装置およびその製造方法
JP2014039059A (ja) * 2013-10-21 2014-02-27 Rohm Co Ltd 半導体装置およびその製造方法
FR3062236A1 (fr) * 2017-01-23 2018-07-27 Stmicroelectronics (Rousset) Sas Barre de connexion
CN112820711A (zh) * 2019-11-15 2021-05-18 胡迪群 集成基板结构、重布线结构及其制造方法
US11984403B2 (en) 2019-11-15 2024-05-14 Dyi-chung Hu Integrated substrate structure, redistribution structure, and manufacturing method thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0224013A2 (en) * 1985-10-28 1987-06-03 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate
EP0435187A2 (en) * 1989-12-26 1991-07-03 Fujitsu Limited Method of fabricating a semiconductor device
EP0496443A1 (en) * 1991-01-21 1992-07-29 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing such a semiconductor device

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62290148A (ja) * 1986-06-09 1987-12-17 Oki Electric Ind Co Ltd 半導体装置の製造方法
US4676869A (en) * 1986-09-04 1987-06-30 American Telephone And Telegraph Company At&T Bell Laboratories Integrated circuits having stepped dielectric regions
DE3686721D1 (de) * 1986-10-08 1992-10-15 Ibm Verfahren zur herstellung einer kontaktoeffnung mit gewuenschter schraege in einer zusammengesetzten schicht, die mit photoresist maskiert ist.
US4999318A (en) * 1986-11-12 1991-03-12 Hitachi, Ltd. Method for forming metal layer interconnects using stepped via walls
JPH0611044B2 (ja) * 1987-05-07 1994-02-09 日本電気株式会社 半導体装置の製造方法
US4832789A (en) * 1988-04-08 1989-05-23 American Telephone And Telegrph Company, At&T Bell Laboratories Semiconductor devices having multi-level metal interconnects
JP2585140B2 (ja) * 1989-11-14 1997-02-26 三菱電機株式会社 半導体装置の配線接触構造
US5203957A (en) * 1991-06-12 1993-04-20 Taiwan Semiconductor Manufacturing Company Contact sidewall tapering with argon sputtering
US5169802A (en) * 1991-06-17 1992-12-08 Hewlett-Packard Company Internal bridging contact
JP2934353B2 (ja) * 1992-06-24 1999-08-16 三菱電機株式会社 半導体装置およびその製造方法
KR0126801B1 (ko) * 1993-12-22 1998-04-02 김광호 반도체 장치의 배선 형성방법
US5635423A (en) * 1994-10-11 1997-06-03 Advanced Micro Devices, Inc. Simplified dual damascene process for multi-level metallization and interconnection structure
KR0138305B1 (ko) * 1994-11-30 1998-06-01 김광호 반도체소자 배선형성방법
US5656543A (en) * 1995-02-03 1997-08-12 National Semiconductor Corporation Fabrication of integrated circuits with borderless vias
US5534462A (en) * 1995-02-24 1996-07-09 Motorola, Inc. Method for forming a plug and semiconductor device having the same
US5940732A (en) * 1995-11-27 1999-08-17 Semiconductor Energy Laboratory Co., Method of fabricating semiconductor device
KR0179792B1 (ko) * 1995-12-27 1999-04-15 문정환 고밀도 플라즈마 식각장비를 이용한 슬로프 콘택 홀 형성방법
US5730835A (en) * 1996-01-31 1998-03-24 Micron Technology, Inc. Facet etch for improved step coverage of integrated circuit contacts
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
US5904565A (en) * 1997-07-17 1999-05-18 Sharp Microelectronics Technology, Inc. Low resistance contact between integrated circuit metal levels and method for same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0224013A2 (en) * 1985-10-28 1987-06-03 International Business Machines Corporation Method for producing coplanar multi-level metal/insulator films on a substrate
EP0435187A2 (en) * 1989-12-26 1991-07-03 Fujitsu Limited Method of fabricating a semiconductor device
EP0496443A1 (en) * 1991-01-21 1992-07-29 Koninklijke Philips Electronics N.V. Semiconductor device and method of manufacturing such a semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7727899B2 (en) 2006-04-06 2010-06-01 Kabushiki Kaisha Toshiba Manufacturing method of semiconductor device and semiconductor storage device including fine contact holes

Also Published As

Publication number Publication date
US6163067A (en) 2000-12-19
TW349262B (en) 1999-01-01
JPH09153545A (ja) 1997-06-10
KR970018091A (ko) 1997-04-30
EP0766303A3 (ko) 1997-04-23
CN1501472A (zh) 2004-06-02
US5976972A (en) 1999-11-02
MY113878A (en) 2002-06-29
EP0766303B1 (en) 2003-01-29
DE69625975D1 (de) 2003-03-06
CN1266760C (zh) 2006-07-26
EP0766303A2 (en) 1997-04-02
DE69625975T2 (de) 2003-08-28
CN1154170C (zh) 2004-06-16
CN1152191A (zh) 1997-06-18

Similar Documents

Publication Publication Date Title
KR100253852B1 (ko) 반도체 장치 및 그 제조 방법
KR100295566B1 (ko) 반도체장치와그제조방법,및반도체기억장치와그제조방법
US5937324A (en) Method for forming a line-on-line multi-level metal interconnect structure for use in integrated circuits
US6090700A (en) Metallization method for forming interconnects in an integrated circuit
US5792703A (en) Self-aligned contact wiring process for SI devices
US20020113317A1 (en) A semiconductor device having hydogen diffusion and barrier layers and a method of producing the same
KR100363556B1 (ko) 콘택 플러그와 상부 배선을 갖는 반도체 장치의 배선 구조체 및 그 제조방법
JP3114931B2 (ja) 導電体プラグを備えた半導体装置およびその製造方法
WO1996024164A1 (en) Integrated circuits with borderless vias
KR100267108B1 (ko) 다층배선을구비한반도체소자및그제조방법
US6472308B1 (en) Borderless vias on bottom metal
KR100351058B1 (ko) 반도체 소자의 금속 배선 및 그 제조방법
JP3534589B2 (ja) 多層配線装置及びその製造方法
JPH0637190A (ja) 半導体装置およびその製造方法
US20050142856A1 (en) Method of fabricating interconnection structure of semiconductor device
KR19990048154A (ko) 다마신 비트라인을 구비하는 반도체장치 및 그 제조방법
JP3466796B2 (ja) 半導体装置の製造方法
KR100660552B1 (ko) 반도체 장치의 배선 구조체 및 그 형성 방법
JPH0955424A (ja) 多層配線の形成方法
KR0172726B1 (ko) 반도체 소자의 다층금속배선 형성방법
KR100313604B1 (ko) 반도체장치의 절연층 평탄화 방법
KR100246101B1 (ko) 반도체 장치의 다층 금속 배선 구조 및 그 형성 방법
KR100203299B1 (ko) 반도체 소자의 금속배선 형성방법
KR0172725B1 (ko) 반도체 소자의 다층 금속배선 형성방법
KR0172525B1 (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19960925

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19990305

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19991027

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20000127

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20000128

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
FPAY Annual fee payment

Payment date: 20021231

Year of fee payment: 4

PR1001 Payment of annual fee

Payment date: 20021231

Start annual number: 4

End annual number: 4

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20041009