[go: up one dir, main page]

KR0172525B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR0172525B1
KR0172525B1 KR1019950065623A KR19950065623A KR0172525B1 KR 0172525 B1 KR0172525 B1 KR 0172525B1 KR 1019950065623 A KR1019950065623 A KR 1019950065623A KR 19950065623 A KR19950065623 A KR 19950065623A KR 0172525 B1 KR0172525 B1 KR 0172525B1
Authority
KR
South Korea
Prior art keywords
interlayer insulating
insulating film
metal
film
poly
Prior art date
Application number
KR1019950065623A
Other languages
English (en)
Other versions
KR970052426A (ko
Inventor
이경복
유상호
Original Assignee
김주용
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김주용, 현대전자산업주식회사 filed Critical 김주용
Priority to KR1019950065623A priority Critical patent/KR0172525B1/ko
Publication of KR970052426A publication Critical patent/KR970052426A/ko
Application granted granted Critical
Publication of KR0172525B1 publication Critical patent/KR0172525B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76804—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics by forming tapered via holes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 하부 금속배선을 형성하기 전에 폴리-금속층간 절연막의 일부분(비아홀이 형성될 부분)에 돌출부를 형성하고, 하부 금속배선을 돌출부가 덮히도록 형성하고, SOG막을 평탄화막으로 하는 금속층간 절연막을 형성하고, 돌출부로 인하여 금속층간 절연막의 언덕진 부분을 화학기계적 연마공정으로 제거하여 하부 금속배선의 일부분이 노출되게하고, 하부 금속배선의 노출부상에 상부 금속배선을 형성하여 상부 및 하부 금속배선이 상호 연결되게 한다.
따라서, 본 발명은 비아홀 형성공정 없이 상부 및 하부 금속배선을 상호 연결되게 하여 SOG막이 노출되는 것을 원천적으로 방지하므로서, 금속 배선의 신뢰성을 향상시킬 수 있고, 또한 하부 금속배선의 일부분을 노출시키기 위해 화학기계적 연마공정으로 금속층간 절연막을 일부 제거하므로서 표면 평탄화를 완전하게 이루어 상부 금속배선 형성공정을 용이하게 할 수 있다.

Description

반도체 소자의 제조방법
제1a 및 1b도는 종래 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도.
제2a 내지 2h도는 본 발명의 실시예에 의한 반도체 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 실기콘 기판 2, 12 : 접합부
3, 13 : 폴리-금속층간 절연막 13, A : 돌출부
4A,14A : 장벽 금속층 4B,14B : 금속층
4, 14 : 하부 금속배선 5A,15A : 제 1 절연막
5B,15B :SOG막 6,16 : 상부 금속배선
10 : 비아홀 23: 콘택홀
21,22,24 : 제 1 내지 3 포토레지스트 패턴
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 다중 금속배선 구조를 갖는 반도체 소자에서 하부 금속배선과 상부 금속배선간을 비아홀을 형성하지 않고 상호 연결할 수 있는 반도체 소자의 제조방법에 관한 것이다.
다중 금속배선 구조를 갖는 반도체 소자에서 하부 금속배선과 상부 금속배선사이를 전기적으로 절연하기 위하여 금속층간 절연막이 형성된다. 금속층간 절연막은 일반적으로 2개 이상의 절연층을 적층하여 형성되는데, 최근 반도체 소자가 고집적화 됨에 따라 금속층간 절연막의 표면을 평탄화 하는 공정이 필요하게 되었다. 금속층간 절연막의 평탄화막으로 SOG막이 널리 사용되고 있는데, SOG막은 표면 평탄화 특성이 우수한 장점이 있는 반면에 친수성이 강한 관계로 막내부에 수분이 다량 함유되어 있는 단점이 있다. 따라서, SOG막의 수분이 하부 및 상부 금속배선으로 확산되는 것을 막기 위하여 SOG막 도포공정 전후에 절연막 형성공정을 실시한다. 그러나, 하부 금속배선과 상부 금속배선을 상호 연결하시 위해 비아홀을 형성하는데, 비아홀 측벽에 SOG막이 노출되어 SOG막의 노출된 부분으로부터 수분 확산이 일어나 상하부 금속배선의 신뢰성을 저하시키게 된다.
제1a 및 1b도는 종래 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
제1a도를 참조하면, 폴리-금속층간 절연막(3)은 접합부(2)가 형성된 실리콘 기판(1)상에 형성된다. 폴리-금속층간 절연막(3)의 일부분을 습식 및 건식식각공정으로 접합부(2)의 일부분이 노출될 때까지 식각함에 의해 콘택홀이 형성된다. 콘택홀을 포함한 폴리-금속층간 절연막(3)상에 장벽 금속층(4A)과 금속층(4B)을 순차적으로 형성한 후, 이들 층(4A 및 4B) 금속배선공정을 통해 패턴닝하여 다수의 하부 금속배선(4)이 형성된다. 장벽 금속층(4A)은 일반적으로 티타늄과 티타늄 나이트라이드를 순차적으로 증착하여 형성된다. 금속층(4B)은 주로 알루미늄 또는 알루미늄 합금을 증착하여 형성된다. 다수의 하부 금속배선(4)을 포함한 폴리-금속층간 절연막(3)상에 제 1 절연막(5A), SOG막(5B) 및 제2절연막(5C)을 순차적으로 형성하여 금속층간 절연막(5)이 형성된다. 제1 및 2절연막(5A 및 5C)은 SOG막(5B)에 함유된 수분이 외부로 확산되는 것을 방지하기 위하여, 플라즈마 화학기상증착법에 의해 TEOS 산화막, SiH4산화막 또는 실리콘 과다 산화막으로 형성된다. 금속층간 절연막(5)의 일부분을 습식 및 건식식각공정으로 하부 금속배선(5)의 일부분이 노출될 때까지 식각함에 의해 비아홀(10)이 형성된다. 형성된 비아홀(10)의 측벽에는 SOG막(5B)의 일부가 노출된다.
제1b도는 비아홀(10)을 포함한 금속층간 절연막(5)상에 알루미늄 또는 알루미늄 합금을 증착한 후, 이를 패턴닝함에 의해 하부 금속배선(4)과 상호 연결되는 상부 금속배선(6)이 형성된 것이 도시된다.
상부 금속배선(6)은 비아홀(10)부분에서 SOG막(5B)과 접촉되고, 이로인하여 SOG(5B)에 함유된 수분이 상부 금속배선(6)으로 쉽게 확산되어 상부 금속배선(6)을 부식시키는 요인으로 작용된다. 그리고 상부 금속배선(6)과 하부 금속배선(5)이 콘택된 부분에도 수분이 확산되어 콘택저항을 증가시키게 된다.
따라서, 본 발명은 다중 금속배선 구조를 갖는 반도체 소자에서 하부 금속배선과 상부 금속배선간을 비아홀을 형성하지 않고 상호 연결할 수 있도록 하여 SOG막이 노출되는 것을 원천적으로 방지하므로서, 금속배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명은 접합부가 형성된 실리콘기판이 제공되고, 상기 실리콘 기판상에 폴리-금속층간 절연막을 두껍게 형성하는 단계; 상기 폴리-금속층간 절연막의 일부분을 일정깊이 식각하여 돌출부를 형성하는 단계; 상기 돌출부를 갖는 상기 폴리-금속층간 절연막의 일부분을 상기 접합부의 일부분이 노출될 때까지 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 상기 폴리-금속층간 절연막상에 하부 금속 배선을 형성하되, 상기 바부 금속배선은 상기 돌출부가 덮히도록 형성하는 단계; 상기 하부 금속배선을 포함한 상기 폴리-금속층간 절연막상에 금속층간 절연막을 형성하는 단계; 상기 돌출부 윗부분의 상기 하부 금속배선의 일부분이 노출되도록 상기 금속층간 절연막의 일부를 제거하는 단계; 및 상기 하부 금속배선의 노출부분을 포함한 상기 금속층간 절연막상에 상부 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 본 발명을 첨부된 도면을 참조하여 상세히 설명하기로 한다.
제2a 내지 2h도는 본 발명의 실시예에 의한 반도체 소자의 제조방법을 설명하기 위해 도시한 소자의 단면도이다.
제2a도는 접합부(12)가 형성된 실리콘 기판(11)상에 폴리-금속층간 절연막(13)이 형성된 것이 도시된다. 여기서 폴리-금속층간 졀연막(13)은 기존의 공정으로 형성되는 두께T1 즉, 제1a도에 도시된 폴리-금속층간 절연막(3)의 두께보다 두께T2만큼 더 두껍게 형성된다. 두께T2는 기존의 공정에서 제1a도에 도시된 비아홀(10)의 깊이에 따라 결정된다.
제2b도는 폴리-금속층간 절연막(13)의 일부분상에 즉, 제1a도에 도시된 비아홀(10)이 형성될 부분에 제1 포토레지스트 패턴(21)을 형성하고, 제1포토레지스트 패턴(21)을 식각 마스크로하여 폴리-금속층간 절연막(13)을 두께T2만큼 식각하여 돌출부(13A)를 형성한 것이 도시된다.
제2c도는 제1 포토레지스트 패턴(21)을 제거한 후, 돌출부(13A)를 갖는 폴리-금속층간 절연막(13)상에 제2 포토레지스트 패턴(22)을 형성하고, 제2포토레지스트 패턴(22)을 식각 마스크로하여 폴리-금속층간 절연막(13)을 습식 및 건식식각공정으로 접합부(12)의 일부분이 노출될 때까지 식각함에 의해 콘택홀(23)이 형성된 것이 도시된다.
제2d도는 제2 포토레지스트 패턴(22)을 제거한 후, 콘택홀(23)을 포함한 폴리-금속층간 절연막(13)상에 장벽 금속층(14A)과 금속층(14B)을 순차적으로 형성한 것이 도시된다.
장벽 금속층(14A)은 일반적으로 티타늄과 티타늄 나이트라이드를 순차적으로 증착하여 형성된다. 금속층(14B)은 주로 알루미늄 또는 알루미늄 합금을 증착하여 형성된다.
제2e도는 금속층(14B)상에 제3 포토레지스트 패턴(24)을 형성하고, 제 3 포토레지스트 패턴(24)을 식각 마스크로하여 금속층(14B) 및 장벽 금속층(14A)을 패턴닝하여 다수의 하부 금속배선(14)이 형성된 것이 도시된다. 이때, 하부 금속배선(14)은 돌출부(13A)가 덮히도록 형성된다.
제2f도는 다수의 하부 금속배선(14)을 포함한 폴리-금속층간 절연막(13)상에 제1 절연막(15A), SOG막(15B) 및 제2 절연막(15C)을 순차적으로 형성하여 금속층간 절연막(15)이 형성된 것이 도시된다. SOG막(15B)을 도포할 때, 다수의 하부 금속배선(14)사이의 갭(gap)을 채우(filling)면서 돌출부(13A)의 윗부분에는 SOG막(15B)이 도포되지 않도록 두께조정을 한다. 제1 및 2 절연막(15A 및 15C)은 SOG막(15B)에 함유된 수분이 외부로 확산되는 것을 방지하기 위하여, 플라즈마 화학기상증착법에 의해 TEOS 산화막 , SiH4산화막 또는 실리콘 과다 산화막으로 형성된다. 또한 제 1 절연막(15A)은 SiON막으로 형성할 수 있다.
제2g도는 제2 절연막(15C)을 화학기계적 연마(CMP)공정으로 돌출부(13A) 윗부분의 하부 금속배선(14)의 일부분 노출될 때까지 제거한 것이 도시된다. 이때, SOG막(15B)은 노출되지 않는다. 하부 금속배선(14)의 노출부분(20)은 제1a도에 도시된 비아홀(10)이 형성된 위치이다.
제2h도는 하부 금속배선(14)의 노출부분(20)을 포함한 금속층간 절연막(15)상에 알루미늄 또는 알루미늄 합금을 증착한 후, 이를 패턴닝함에 의해 노출부분(20)을 통해 하부 금속배선(14)과 상호 연결되는 상부 금속배선(16)이 형성된 것이 도시된다.
상술한 바와같이 본 발명은 하부 금속배선을 형성하기 전에 폴리-금속층간 절연막의 일부분(비아홀이 형성될 부분)에 돌출부를 형성하고, 하부 금속배선을 돌출부가 덮히도록 형성하고, SOG막을 평탄화막으로 하는 금속층간 절연막을 형성하고, 돌출부로 인하여 금속층간 절연막의 언덕진 부분을 화학기계적 연마공정으로 제거하여 하부 금속배선의 일부분이 노출되게하고, 하부 금속배선의 노출부상에 상부 금속배선을 형성하여 상부 및 하부 금속배선이 상호 연결되게 한다.
따라서, 본 발명은 비아홀 형성공정 없이 상부 및 하부 금속배선을 상호 연결되게 하여 SOG막이 노출되는 것을 원천적으로 방지하므로서, 금속 배선의 신뢰성을 향상시킬 수 있고, 또한 하부 금속배선의 일부분을 노출시키기 위해 화학기계적 연마공정으로 금속층간 절연막을 일부 제거하므로서 표면 평탄화를 완전하게 이루어 상부 금속배선 형성공정을 용이하게 할 수 있다.

Claims (8)

  1. 반도체 소자의 제조방법에 있어서, 접합부가 형성된 실리콘 기판이 제공되고, 상기 실리콘 기판상에 폴리-금속층간 절연막을 두껍게 형성하는 단계; 상기 폴리-금속층간 절연막의 일부분을 일정깊이 식각하여 돌출부를 형성하는 단계; 상기 돌출부를 갖는 상기 폴리-금속층간 절연막의 일부분을 상기 접합부의 일부분이 노출될 때까지 식각하여 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 상기 폴리-금속층간 절연막상에 하부 금속배선을 형성하되, 상기 금속배선은 상기 돌출부가 덮히도록 형성하는 단계; 상기 하부 금속배선을 포함한 상기 폴리-금속층간 절연막상에 금속층간 절연막을 형성하는 단계; 상기 돌출부 윗부분의 상기 하부 금속배선의 일부분이 노출되로록 상기 금속층간 절연막의 일부를 제거하는 단계; 및 상기 하부 금속배선의 노출부분을 포함한 상기 금속층간 절연막상에 상부 금속배선을 형성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제1항에 있어서, 상기 콘택홀은 습식 및 건식식각공정을 순차적으로 실시함에 의해 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서, 상기 금속층간 절연막은 화학기계적 연마공정에 의해 일부분 제거되는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제1항에 있어서, 상기 금속층간 절연막은 제 1 절연막, SOG막 및 제 2 절연막이 순차적으로 적층되어 이루어지는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제4항에 있어서, 상기 제 1 및 2 절연막은 TEOS산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제4항에 있어서, 상기 제 1 및 2 절연막은 SiH4산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  7. 제4항에 있어서, 상기 제1 및 2 절연막은 실리콘 과다 산화막인 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제4항에 있어서, 상기 제 1 절연막은 SiON막인 것을 특징으로 하는 반도체 소자의 제조방법.
KR1019950065623A 1995-12-29 1995-12-29 반도체 소자의 제조방법 KR0172525B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950065623A KR0172525B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950065623A KR0172525B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 제조방법

Publications (2)

Publication Number Publication Date
KR970052426A KR970052426A (ko) 1997-07-29
KR0172525B1 true KR0172525B1 (ko) 1999-03-30

Family

ID=19447102

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950065623A KR0172525B1 (ko) 1995-12-29 1995-12-29 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR0172525B1 (ko)

Also Published As

Publication number Publication date
KR970052426A (ko) 1997-07-29

Similar Documents

Publication Publication Date Title
KR100367137B1 (ko) 무경계비어(via)를갖는집적회로
US6051508A (en) Manufacturing method of semiconductor device
US6143641A (en) Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures
US6121146A (en) Method for forming contact plugs of a semiconductor device
KR100571417B1 (ko) 반도체 소자의 듀얼 다마신 배선 및 그 제조 방법
US6501180B1 (en) Structure and method for controlling copper diffusion and for utilizing low K materials for copper interconnects in integrated circuit structures
US6849536B2 (en) Inter-metal dielectric patterns and method of forming the same
US20050140012A1 (en) Method for forming copper wiring of semiconductor device
US20080157371A1 (en) Metal Line of Semiconductor Device and Method of Manufacturing the Same
US6313029B1 (en) Method for forming multi-layer interconnection of a semiconductor device
KR100632115B1 (ko) 반도체 소자의 금속 배선 형성 방법
US6204096B1 (en) Method for reducing critical dimension of dual damascene process using spin-on-glass process
KR0172525B1 (ko) 반도체 소자의 제조방법
CN111211095B (zh) 导电互连线的制造方法
KR100571407B1 (ko) 반도체 소자의 배선 제조 방법
US6319813B1 (en) Semiconductor processing methods of forming integrated circuitry and integrated circuitry constructions
US6340638B1 (en) Method for forming a passivation layer on copper conductive elements
KR100954685B1 (ko) 반도체 소자의 금속배선 형성 방법
KR100315455B1 (ko) 반도체 소자 및 그 제조 방법
KR100259168B1 (ko) 반도체 디바이스의 금속배선 구조 및 그의 형성방법
KR100249389B1 (ko) 비아 홀의 형성 방법
KR100311047B1 (ko) 알루미늄 필라를 채용한 반도체 소자의 구리 배선층 및 그 형성방법
KR100383084B1 (ko) 반도체 소자의 플러그 형성 방법
KR20040077307A (ko) 다마신 금속 배선 형성방법
KR100577010B1 (ko) 단일 상감법을 이용한 금속배선 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19951229

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19951229

Comment text: Request for Examination of Application

PG1501 Laying open of application
E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980917

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19981024

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19981024

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010918

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020918

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030919

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040920

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20050922

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20060920

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20070914

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20081006

Start annual number: 11

End annual number: 11

FPAY Annual fee payment

Payment date: 20090922

Year of fee payment: 12

PR1001 Payment of annual fee

Payment date: 20090922

Start annual number: 12

End annual number: 12

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20110910