KR100313604B1 - 반도체장치의 절연층 평탄화 방법 - Google Patents
반도체장치의 절연층 평탄화 방법 Download PDFInfo
- Publication number
- KR100313604B1 KR100313604B1 KR1019990041338A KR19990041338A KR100313604B1 KR 100313604 B1 KR100313604 B1 KR 100313604B1 KR 1019990041338 A KR1019990041338 A KR 1019990041338A KR 19990041338 A KR19990041338 A KR 19990041338A KR 100313604 B1 KR100313604 B1 KR 100313604B1
- Authority
- KR
- South Korea
- Prior art keywords
- insulating layer
- wiring
- forming
- predetermined portion
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims abstract description 31
- 239000004065 semiconductor Substances 0.000 title abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 27
- 238000000206 photolithography Methods 0.000 claims abstract description 20
- 238000000059 patterning Methods 0.000 claims abstract description 16
- 229920002120 photoresistant polymer Polymers 0.000 claims description 20
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 13
- 238000012876 topography Methods 0.000 claims description 7
- 238000005530 etching Methods 0.000 claims description 4
- 239000011248 coating agent Substances 0.000 claims 2
- 238000000576 coating method Methods 0.000 claims 2
- 239000010410 layer Substances 0.000 abstract description 113
- 239000011229 interlayer Substances 0.000 abstract description 35
- 238000009413 insulation Methods 0.000 abstract description 7
- 239000000126 substance Substances 0.000 abstract description 5
- 239000004020 conductor Substances 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 229910052782 aluminium Inorganic materials 0.000 description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 6
- 238000000151 deposition Methods 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 238000004380 ashing Methods 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000004513 sizing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
- H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
- H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
- H01L21/31055—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching
- H01L21/31056—Planarisation of the insulating layers involving a dielectric removal step the removal being a chemical etching step, e.g. dry etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
- H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
- H01L21/02214—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen
- H01L21/02216—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound comprising silicon and oxygen the compound being a molecule comprising at least one silicon-oxygen bond and the compound having hydrogen or an organic group attached to the silicon or oxygen, e.g. a siloxane
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Chemical & Material Sciences (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체장치의 절연층 평탄화 방법에 관한 것으로서, 특히, 반도체기판상 또는 이미 소자가 형성된 반도체 기판상에 다층배선 구조의 상호 절연을 위한 절연층을 배선 패턴용 마스크를 이용하는 포토리쏘그래피 공정으로 평탄화시켜 단차를 개선하므로서 사진식각공정의 마진을 확보하고 패터닝시 발생하는 이물질의 잔류를 배제하여 배선간의 단락 등을 방지하여 제품의 수율을 증가시키는 반도체장치의 배선절연용 층간절연층 평탄화 방법에 관한 것이다. 본 발명에 따른 반도체장치의 절연층 평탄화 방법은 소정의 소자가 형성된 기판상에 제 1 절연층을 형성하는 단계와, 제 1 절연층의 소정 부위를 제 거하여 기판의 소정 부위를 노출시키는 제 1 홀을 형성하는 단계와, 제 1 홀을 매립하며 제 1 절연층의 소정 부위를 덮는 제 1 배선을 형성하는 단계와, 제 1 배선을 포함하는 제 1 절연층의 상부에 제 2 절연층을 형성하는 단계와, 제 2 절연층의 소정 부위를 제거하여 제 1 배선의 소정 부위를 노출시키는 제 2 홀을 형성하는 단계와, 제 2 홀을 매립하며 제 2 절연층의 소정 부위를 덮는 도전층을 형성한 다음 포토리쏘그래피로 도전층을 패터닝하여 제 2 배선을 형성하는 단계와, 제 2 배선을 포함하는 제 2 절연층 상에 제 3 절연층을 형성하는 단계와, 제 3 절연층을 평탄화하는 단계와, 제 3 절연층의 소정 부위를 제거하여 제 2 배선의 소정 부위를 노출시키는 제 3 홀을 형성하는 단계와, 제 3 홀을 매립하며 상기 제 3 절연층의 소정 부위를 덮는 제 3 배선을 형성하는 단계를 포함하여 이루어진다.
Description
본 발명은 반도체장치의 절연층 평탄화 방법에 관한 것으로서, 특히, 반도체기판상 또는 이미 소자가 형성된 반도체 기판상에 다층배선 구조의 상호 절연을 위한 절연층을 배선 패턴용 마스크를 이용하는 포토리쏘그래피 공정으로 평탄화시켜 단차를 개선하므로서 사진식각공정의 마진을 확보하고 패터닝시 발생하는 이물질의 잔류를 배제하여 배선간의 단락 등을 방지하여 제품의 수율을 증가시키는 반도체장치의 배선절연용 층간절연층 평탄화 방법에 관한 것이다.
일반적으로 반도체소자 제조공정중 다층 배선의 절연을 위하여 층간절연층을 형성하게 된다. 따라서, 서로 다른 평면상에 형성되는 배선패턴의 높이 차이 때문에 전체적인 기판 상부 표면의 토포그래피(topography)의 단차가 심화된다.
도 1은 종래 기술에 따라 평탄화된 반도체장치의 절연층이 형성된 기판 단면도이다.
도 1을 참조하면, 반도체기판인 실리콘기판(10)의 소정부위에 n형 또는 p형의 소자들을 형성하기 위하여 n형 웰(11)과 p형 웰(12)이 반복적으로 형성되어 있다.
이러한 웰(11,12)들은 소자격리용 필드산화막(13)에 의하여 격리된다.
이러한 웰(11,12)의 활성영역 상의 소정 부위에는 게이트(15)가 형성되며, 필드산화막(13) 상에는 아날로그 소자의 캐패시터를 구현하기 위한 유전막(16)이 형성되어 있다. 이때, 유전막(16)은 아날로그 캐패시터를 구현하기 위하여 ONO(oxide-nitride-oxide)구조로 형성한다.
유전막(16) 상에는 저항을 구현하기 위하여 폴리실리콘층(17)이 형성되어 있다.
상술한 구조를 갖는 기판(10) 상에는 제 1 층간절연층(18)으로 HLD(high temperature low pressure dielectric) 또는 BPSG(boro phospho silicate glass)가 증착되어 있다.
제 1 층간절연층(18)에는 기판의 활성영역의 소정부위 및 유전막(16) 상의 폴리실리콘층(17) 또는 게이트(15)의 일부 표면을 노출시키는 콘택홀들이 형성되어 있으며, 콘택홀에는 도핑된 폴리실리콘 또는 알루미늄 등의 금속 도전물질로 이루어진 제 1 배선(19)이 패터닝되어 형성되어 있다. 이때, 제 1 배선(19)은 플러그를 포함한다.
제 1 배선(19)을 포함하는 제 1 층간절연층(18) 상에 제 2 층간절연층(20)이 IMD(inter metal dielectric)으로 형성되어 있다. 또한, 제 2 층간절연층에는 하지층의 소정 부위를 노출시키는 제 1 비어홀(via hole)이 형성되어 있다.
제 1 비어홀에는 하지층의 소정 부위와 전기적 연결을 위한 제 2 배선(21)이 패터닝된 알루미늄 등의 도전물질로 형성되어 있다.
제 2 배선(21)을 포함하는 제 2 층간절연층(20) 상에 IMD로 이루어진 제 3 층간절연층(22)이 형성되어 있으며, 제 3 층간절연층(22)에는 하지층의 제 2 배선(21) 등의 소정 부위를 노출시키는 제 2 비어홀이 형성되어 있다.
제 2 비어홀에는 제 2 배선(21) 등의 하지층의 소정 부위와 전기적 연결을 위한 제 3 배선(21)이 패터닝된 알루미늄 등의 도전물질로 형성되어 있다.
이와 같이, 각종 배선 등이 적층되어 형성되면 배선 등의 소자가 형성된 부위는 주변부와 단차가 심화되어 골을 이루게되어, 예를 들면, 이웃하는 제 3 배선(23) 사이의 골이 깊어지게 되어 이러한 부위(S)에는 배선 패터닝을 위한 포토레지스트패턴의 제거시 포토레지스트가 완전히 제거되지 않으므로, 폴리머 또는 금속 등이 잔류하게 된다.
특히, 0.6㎛ 아날로그 공정에서는 0.6㎛ 콤파스(compass)와 다른 부분이 아날로그 캐패시터 소자를 구현하기 위하여 ONO구조와 폴리실리콘층을 추가로 형성하게 되므로 단차가 심화되어 전술한 식각 이물질이 기판 상에서 완전히 제거되기 어렵다.
상술한 바와 같이 종래 기술은 하지층의 토포그래피에 기인한 단차 때문에 상부층의 배선 패터닝시 사진식각공정의 마진이 감소하게 되고 이에 따라 이물질(scum)이 기판 상에 잔류하게 되어 배선의 단락을 유발하여 제품의 수율을 감소시키는 문제점이 있다.
따라서, 본 발명의 목적은 반도체기판상 또는 이미 소자가 형성된 반도체 기판상에 다층배선 구조의 상호 절연을 위한 절연층을 배선 패턴용 마스크를 이용하는 포토리쏘그래피 공정으로 평탄화시켜 단차를 개선하므로서 사진식각공정의 마진을 확보하고 패터닝시 발생하는 이물질의 잔류를 배제하여 배선간의 단락 등을 방지하여 제품의 수율을 증가시키는 반도체장치의 배선절연용 층간절연층 평탄화 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체장치의 절연층 평탄화 방법은 소정의 소자가 형성된 기판상에 제 1 절연층을 형성하는 단계와, 제 1 절연층의 소정 부위를 제 거하여 기판의 소정 부위를 노출시키는 제 1 홀을 형성하는 단계와, 제 1 홀을 매립하며 제 1 절연층의 소정 부위를 덮는 제 1 배선을 형성하는 단계와, 제 1 배선을 포함하는 제 1 절연층의 상부에 제 2 절연층을 형성하는 단계와, 제 2 절연층의 소정 부위를 제거하여 제 1 배선의 소정 부위를 노출시키는 제 2 홀을 형성하는 단계와, 제 2 홀을 매립하며 제 2 절연층의 소정 부위를 덮는 도전층을 형성한 다음 포토리쏘그래피로 도전층을 패터닝하여 제 2 배선을 형성하는 단계와, 제 2 배선을 포함하는 제 2 절연층 상에 제 3 절연층을 형성하는 단계와, 제 3 절연층을 평탄화하는 단계와, 제 3 절연층의 소정 부위를 제거하여 제 2 배선의 소정 부위를 노출시키는 제 3 홀을 형성하는 단계와, 제 3 홀을 매립하며 상기 제 3 절연층의 소정 부위를 덮는 제 3 배선을 형성하는 단계를 포함하여 이루어진다.
도 1은 종래 기술에 따라 평탄화된 반도체장치의 절연층이 형성된 기판 단면도
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 절연층 평탄화 방법을 도시한 단면도
본 발명은 층간절연층 형성시 하부 구조물에 의한 토포그래피피를 극복하기 위하여 하부 배선 패터닝용 마스크의 리버스 톤(reverse tone)을 갖는 마스크를 이용하여 층간절연층을 식각하여 층간절연층을 평탄화한 다음 후속 공정을 진행하여 종래 기술에서의 문제점들을 극복한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 반도체장치의 절연층 평탄화 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체기판인 실리콘기판(30)의 소정부위에 p형 또는 n형의 소자들을 형성하기 위하여 이온주입 및 확산공정을 기판에 실시하여 n형 웰(31)과 p형 웰(32)을 반복적으로 형성한다.
이러한 웰(31,32)들을 격리하기 위하여 LOCOS(local oxidation of silicon) 또는 STI(shallow trench isolation)방법으로 소자격리용 필드산화막(33)을 형성한다.
이러한 웰(31,32)의 활성영역 상의 소정 부위에 도핑된 폴리실리콘 등의 도전물질을 증착한 다음 포토리쏘그래피(photolithography)로 패터닝하여 게이트(35)를 형성한 다음, 필드산화막(33) 상에는 아날로그 소자의 캐패시터를 구현하기 위한 유전막(36)을 형성한다. 이때, 유전막(36)은 아날로그 캐패시터를 구현하기 위하여 ONO(oxide-nitride-oxide)를 증착한 다음 포토리쏘그래피로 패터닝하여 형성한다.
유전막(36) 상에는 저항을 구현하기 위하여 폴리실리콘층(37)을 형성한다. 따라서, 유전막(36)과 폴리실리콘층(37)의 토포그래피 때문에 주위와의 단차가 심화된다.
상술한 구조를 갖는 기판(30) 상에 제 1 층간절연층(38)으로 HLD(high temperaturelow pressure dielectric) 또는 BPSG(boro phospho silicate glass)를 증착하여 형성한다.
기판의 활성영역의 소정부위 및 유전막(36) 상의 폴리실리콘층(37) 또는 게이트(35)의 일부 표면을 노출시키도록 콘택홀들을 건식식각을 포함하는 포토리쏘그래피로 제 1 층간절연층(38)의 소정 부위를 제거하여 형성한다.
콘택홀을 매립하도록 도핑된 폴리실리콘 또는 알루미늄 등의 금속 도전물질을 스퍼터링 방법으로 증착하여 제 1 층간절연층(38) 상에 형성한 다음 포토리쏘그래피로 패터닝하여 제 1 배선(39)을 형성한다. 이때, 제 1 배선(39)은 플러그(도시안함)를 콘택홀 내에 형성한 다음 플러그와 전기적으로 연결되도록 형성할 수 있다.
그리고, 제 1 배선(39)을 포함하는 제 1 층간절연층(38) 상에 제 2 층간절연층(40)을 IMD(inter metal dielectric)를 증착하여 형성한다.
그다음, 제 2 층간절연층(40)의 소정 부위를 제거하여 제 1 배선(39) 등의 하지층의 소정 부위를 노출시키는 제 1 비어홀(via hole)을 형성한다. 이때, 제 1 비어홀은 건식식각을 포함하는 포토리쏘그래피로 형성한다.
제 1 비어홀을 매립하도록 노출된 하지층의 소정 부위와 전기적 연결을 위하여 알루미늄 등의 도전물질층을 제 2 층간절연층(40)상에 증착하여 형성한다. 알루미늄 또는 알루미늄 합금을 도전물질층 형성용으로 사용할 경우 스퍼터링으로 증착하여 형성한다.
그리고, 도전물질층 상에 포토레지스트를 도포한 다음, 제 2 배선 패터닝용 마스크를 사용하는 노광 및 현상을 실시하여 제 2 배선용 포토레지스트패턴(도시안함)을형성한다.
계속하여, 포토레지스트패턴으로 보호되지 않는 부위의 도전물질층을 건식식각으로 제거하여 제 2 배선(41)을 형성한다. 이때, 제 1 비어홀에 도전성 물질로 플러그(도시안함)를 형성한 다음 도전물질층을 형성한 후 이를 패터닝하여 제 2 배선(41)을 형성할 수 있다.
그러나, ONO구조의 유전막(36)과 폴리실리콘층(37) 상부에 형성되는 제 2 배선(41)은 하부 구조의 토포그래피 때문에 주변부위의 제 2 층간절연층(40) 보다 높게 형성되어 단차가 심화된다.
도 2b를 참조하면, 제 2 배선(41)을 포함하는 제 2 층간절연층(40) 상에 IMD로 이루어진 제 3 층간절연층(42)을 화학기상증착법 등으로 증착하여 형성한다. 이때, 전술한 바와 같이, 하부층의 구조상 필드산화막(33) 등의 상부에 위치하는 제 2 배선(41) 상에 증착된 제 3 층간절연층(42)의 포토그래피가 돌출되어 주변부위와의 단차가 심화되어 스컴(scum)등의 이물질 제거를 곤란하게 하는 원인이 된다. 따라서, 이러한 단차를 완화하는 것이 필요하다.
이를 위하여, 제 3 층간절연층(42)은 제 2 층간절연층(40) 상에 p-SiO막을 일차 증착한 다음, 다시 그 위에 제 1 TEOS막을 이차 증착한 후, SOG(silicon on glass)막을 도포하고 소정의 에치백 공정을 기판 전면에 실시하여 일차 평탄화를 이룬 다음, 다시 전면에 제 2 TEOS막을 증착하여 형성한다. 이때, p-SiO막, 제 1 TEOS막, 제 2 TEOS막의 두께는 각각 1500, 5000, 10000Å으로 한다.
도 2c를 참조하면, 제 3 층간절연층 상에 포토레지스트를 도포한 다음 제 2배선(41)의 패턴을 노출시키는 마스크를 사용하는 노광 및 현상을 실시하여 포토레지시트패턴을 형성한다. 이때, 사용되는 노광용 마스크는 제 2 배선 패터닝용 노광 마스크의 리버스 톤(reverse tone)을 사용하며 싸이징 팩터(sizing factor)는 양(positive)으로 하여 노출되는 제 3 층간절연층의 표면이 대응하는 제 2 배선(41)의 패턴 보다 넓도록 한다.
그리고, 포토레지스트패턴으로 보호되지 않는 부위의 제 3 층간절연층을 소정 두께 제거하여 제 2 평탄화를 이룬다. 이때, 제거되는 제 3 층간절연층 부위는 제 2 TEOS막의 일부가 된다.
그다음, 포토레지스트패턴을 산소 애슁(O2ashing) 등의 방법으로 제거한다. 따라서, 표면이 전체적으로 평탄화된 제 3 층간절연층(420)을 얻게 된다.
따라서, 이후, 제 2 비어홀 형성공정에서 스컴(scum) 등의 이물질이 층간절연층 상에 잔류하는 것을 방지할 수 있다.
도 2d를 참조하면, 평탄화된 제 3 층간절연층(420)에 사진식각공정을 실시하여 하지층의 제 2 배선(41) 등의 소정 부위를 노출시키는 제 2 비어홀을 형성한다.
그리고, 제 2 비어홀에는 제 2 배선(41) 등의 하지층의 소정 부위와 전기적 연결을 위한 제 3 배선(43)을 패터닝된 알루미늄 등의 도전물질로 형성한다.
이와 같이, 각종 배선 등이 적층되어 형성되면 배선 등의 소자가 형성된 부위는 주변부와 단차가 심화되어 골을 이루게 되는 것을 방지하고, 예를 들면, 이웃하는 제 3 배선(24) 사이의 단차가 완화되어 배선 패터닝을 위한 포토레지스트패턴의 제거시 포토레지스트가 완전히 제거되어 폴리머 또는 금속 등의 스컴 발생을 방지한다.
특히, 0.6㎛ 아날로그 공정에서는 0.6㎛ 콤파스(compass)와 다른 부분이 아날로그 캐패시터 소자를 구현하기 위하여 ONO구조와 폴리실리콘층을 추가로 형성하게 되므로 단차가 심화되므로 본 발명이 효과적으로 적용될 수 있다.
따라서, 본 발명은 본 발명은 반도체장치의 절연층 평탄화 방법에 관한 것으로서, 특히, 반도체기판상 또는 이미 소자가 형성된 반도체 기판상에 다층배선 구조의 상호 절연을 위한 절연층을 배선 패턴용 마스크를 이용하는 포토리쏘그래피 공정으로 평탄화시켜 단차를 개선하므로서 사진식각공정의 마진을 확보하고 패터닝시 발생하는 이물질의 잔류를 배제하여 배선간의 단락 등을 방지하여 제품의 수율을 증가시키고, 또한, 평탄화된 절연층에 미세한 배선간격 정의시에도 유리한 장점이 있다.
Claims (5)
- 소정의 소자가 형성된 기판상에 제 1 절연층을 형성하는 단계와,상기 제 1 절연층의 소정 부위를 제 거하여 상기 기판의 소정 부위를 노출시키는 제 1 홀을 형성하는 단계와,상기 제 1 홀을 매립하며 상기 제 1 절연층의 소정 부위를 덮는 제 1 배선을 형성하는 단계와,상기 제 1 배선을 포함하는 상기 제 1 절연층의 상부에 제 2 절연층을 형성하는 단계와,상기 제 2 절연층의 소정 부위를 제거하여 상기 제 1 배선의 소정 부위를 노출시키는 제 2 홀을 형성하는 단계와,상기 제 2 홀을 매립하며 상기 제 2 절연층의 소정 부위를 덮는 도전층을 형성한 다음 포토리쏘그래피로 상기 도전층을 패터닝하여 제 2 배선을 형성하는 단계와,상기 제 2 배선을 포함하는 상기 제 2 절연층 상에 제 3 절연층을 형성하는 단계와,상기 제 3 절연층을 평탄화하는 단계와,상기 제 3 절연층의 소정 부위를 제거하여 상기 제 2 배선의 소정 부위를 노출시키는 제 3 홀을 형성하는 단계와,상기 제 3 홀을 매립하며 상기 제 3 절연층의 소정 부위를 덮는 제 3 배선을 형성하는 단계로 이루어진 반도체장치의 절연층 평탄화방법.
- 청구항 1에 있어서, 상기 제 3 절연층을 형성하는 단계는,상기 제 2 절연층상에 p-SiO막을 형성하는 단계와,상기 p-SiO막상에 제 1 TEOS막을 형성하는 단계와,상기 제 1 TEOS막상에 SOG막을 도포하는 단계와,상기 SOG막을 에치백하여 일차 평탄화를 이루는 단계와,상기 일차 평탄화된 상기 SOG막상에 제 2 TEOS막을 형성하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 절연층 평탄화방법.
- 청구항 1에 있어서, 상기 제 3 절연층을 형성하는 단계와 상기 제 3 절연층을 평탄화하는 단계는,상기 제 2 절연층상에 p-SiO막을 형성하는 단계와,상기 p-SiO막상에 제 1 TEOS막을 형성하는 단계와,상기 제 1 TEOS막상에 SOG막을 도포하는 단계와,상기 SOG막을 에치백하여 일차 평탄화를 이루는 단계와,상기 일차 평탄화된 상기 SOG막상에 제 2 TEOS막을 형성하는 단계와,상기 제 2 TEOS막상에 감광막을 형성하는 단계와,상기 감광막에 상기 제 2 배선 형성용 상기 포토리쏘그래피의 노광 마스크의 리버스 톤을 갖는 마스크를 이용하여 노광하는 단계와,노광된 상기 감광막을 현상하여 포토레지스트패턴을 형성하는 단계와,상기 포토레지스트패턴으로 보호되지 않는 부위의 상기 제 2 TEOS막을 소정 두께로 제거하는 단계와, 상기 포토레지스트패턴을 제거하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 절연층 평탄화방법.
- 청구항 1에 있어서, 상기 제 3 절연층을 평탄화하는 단계는,상기 제 3 절연층상에 감광막을 형성하는 단계와,상기 감광막에 상기 제 2 배선 형성용 상기 포토리쏘그래피의 노광 마스크의 리버스 톤을 갖는 마스크를 이용하여 노광하는 단계와,노광된 상기 감광막을 현상하여 포토레지스트패턴을 형성하는 단계와,상기 포토레지스트패턴으로 보호되지 않는 부위의 상기 제 3 절연층을 소정 두께로 제거하는 단계를 더 포함하여 이루어진 것이 특징인 반도체장치의 절연층 평탄화방법.
- 청구항 1에 있어서, 상기 제 2 배선의 토포그래피가 상기 제 2 배선 주변부위의 상기 제 2 절연층의 토포그래피 보다 높아 단차가 큰 것이 특징인 반도체장치의 절연층 평탄화방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990041338A KR100313604B1 (ko) | 1999-09-27 | 1999-09-27 | 반도체장치의 절연층 평탄화 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990041338A KR100313604B1 (ko) | 1999-09-27 | 1999-09-27 | 반도체장치의 절연층 평탄화 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010028852A KR20010028852A (ko) | 2001-04-06 |
| KR100313604B1 true KR100313604B1 (ko) | 2001-11-26 |
Family
ID=19612908
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990041338A Expired - Fee Related KR100313604B1 (ko) | 1999-09-27 | 1999-09-27 | 반도체장치의 절연층 평탄화 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100313604B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8376464B2 (en) | 2004-08-13 | 2013-02-19 | Km & I Co., Ltd. | Vehicle recliner |
-
1999
- 1999-09-27 KR KR1019990041338A patent/KR100313604B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010028852A (ko) | 2001-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07122638A (ja) | 半導体装置の製造方法 | |
| KR100684433B1 (ko) | 금속-절연체-금속 커패시터의 제조 방법 | |
| KR100313604B1 (ko) | 반도체장치의 절연층 평탄화 방법 | |
| KR100684432B1 (ko) | 금속-절연체-금속 커패시터의 제조 방법 | |
| CN111211095B (zh) | 导电互连线的制造方法 | |
| US20030060037A1 (en) | Method of manufacturing trench conductor line | |
| US6391745B1 (en) | Method for forming overlay verniers for semiconductor devices | |
| US6143596A (en) | Planarization for interlayer dielectric | |
| KR100384876B1 (ko) | 반도체소자에서의 개선된 듀얼 대머신 공정 | |
| KR100289661B1 (ko) | 반도체 소자의 제조방법 | |
| KR100525088B1 (ko) | 이중 다마신 공정을 이용한 배선 형성 방법 | |
| KR100422912B1 (ko) | 반도체 소자의 접촉부 및 그 형성 방법 | |
| KR100521453B1 (ko) | 반도체 소자의 다층 배선 형성방법 | |
| KR100235960B1 (ko) | 반도체소자의 도전 라인 형성방법 | |
| KR100414951B1 (ko) | 반도체소자의플러그형성방법 | |
| KR100470390B1 (ko) | 에스램소자 제조시 다마신을 이용한 국부배선 스페이스최소화방법 | |
| KR100579858B1 (ko) | 금속-절연체-금속 커패시터의 제조 방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR100475135B1 (ko) | 반도체 소자의 콘택 형성방법 | |
| KR100285699B1 (ko) | 반도체장치의제조방법 | |
| KR100356482B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
| KR100383084B1 (ko) | 반도체 소자의 플러그 형성 방법 | |
| KR100679828B1 (ko) | 금속-절연체-금속 커패시터의 제조 방법 | |
| KR100315457B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20100065834A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 19990927 |
|
| PA0201 | Request for examination | ||
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20010731 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20011022 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20011023 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20040920 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20050922 Start annual number: 5 End annual number: 5 |
|
| PR1001 | Payment of annual fee |
Payment date: 20060920 Start annual number: 6 End annual number: 6 |
|
| PR1001 | Payment of annual fee |
Payment date: 20070914 Start annual number: 7 End annual number: 7 |
|
| PR1001 | Payment of annual fee |
Payment date: 20081006 Start annual number: 8 End annual number: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20090922 Year of fee payment: 9 |
|
| PR1001 | Payment of annual fee |
Payment date: 20090922 Start annual number: 9 End annual number: 9 |
|
| LAPS | Lapse due to unpaid annual fee | ||
| PC1903 | Unpaid annual fee |