KR100525088B1 - 이중 다마신 공정을 이용한 배선 형성 방법 - Google Patents
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Abstract
본 발명은 식각 배리어 막을 사용하여 하부 배선층의 과도 식각을 방지하고, 다마신 공정의 안정화를 확보하는 이중 다마신 공정을 이용한 배선 형성 방법을 개시한다. 개시된 본 발명의 이중 다마신 공정을 이용한 배선 형성 방법은, 반도체 기판 상에 하부 배선층과 식각 배리어막을 형성하는 단계; 상기 하부 배선층과 식각 배리어막이 덮이도록 하부 절연막을 형성하는 단계; 상기 식각 배리어막이 노출되도록 하부 절연막을 평탄화하는 단계; 상기 하부 절연막 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막과 하부 절연막을 식각하여 각각 기판의 일부분과 식각 배리어막을 노출시키는 콘택홀들을 형성하는 단계; 상기 층간 절연막 상의 배선용 트렌치 영역에 포토 레지스트를 형성하는 단계; 상기 포토 레지스트가 형성된 영역 이외의 층간 절연막 부분 상에 선택적으로 상부 절연막을 형성하는 단계; 상기 포토 레지스트를 제거하는 단계; 상기 하부 배선층 상에 잔류하는 식각 배리어막을 제거하는 단계; 및 상기 배선용 트렌치 및 콘택홀을 배선용 물질로 매립한 후에 상기 배선용 물질을 평탄화시켜 상기 콘택홀 내에 플러그를 형성함과 아울러 상기 배선용 트렌치 내에 상부 배선층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 배선 형성 방법에 관한 것으로, 보다 구체적으로는 이중 다마신(Dual damascene) 공정을 이용한 배선 공정에서 하부의 배선층이 과도 식각되는 것을 방지함으로써, 정밀한 패턴을 형성하는 방법에 관한 것이다.
일반적으로, 폴리 실리콘 또는 금속 등을 이용한 배선은 두 가지 방법으로 형성되고 있다.
첫번째 방법은 배선을 형성하기 위한 층 상에 감광막 패턴을 형성하고, 상기 감광막 패턴을 식각 장벽으로 하는 플라즈마 식각 공정으로 상기 배선층을 직접 식각함으로서 원하는 형태의 배선을 형성하는 방법이다. 그런데, 이 방법은 배선의 임계 치수(critical dimension)가 감소되고 있는 추세에서, 그 전기적 특성의 확보가 매우 어려운 문제점이 있다.
두번째 방법은 다마신 공정을 이용한 방법으로서, 먼저, 제 1 층간 절연막의 일부분을 식각, 제거하여 콘택홀을 형성한 후, 상기 콘택홀 내에 전도성 물질을 매립시켜 플러그를 형성하고, 그런다음, 상기 결과물 상에 제 2 층간 절연막을 형성한 후, 상기 제 2 층간절연막을 식각하여 상기 플러그를 노출시킴과 동시에 라인 형태를 갖는 스페이싱 패턴(spacing pattern)을 형성한다. 그리고 나서, 상기 스페이싱 패턴 내에 배선막을 매립시켜, 상기 플러그와 콘택되는 배선을 형성하는 방법이다.
특히, 상기와 같이 자기-정렬 콘택(Self Aligned Contact) 방식을 이용하여 연속적으로 하부 소자를 배선층에 접촉하는 콘택홀을 형성하고, 상기 콘택홀 및 배선용 트렌치를 동시에 매립하여, 플러그 및 배선층을 형성하는 방법을 이중 다마신 방법(Dual Damascene)이라고 한다.
이 방법은 전자의 방법 보다 상대적으로 우수한 전기적 특성을 얻을 수 있으며, 아울러 공정이 단축되어 비용이 적게 들며, 플러그 및 배선 트렌치의 노출시 발생되는 패턴의 오정렬로 인한 오류가 억제되는 효과가 있다.
특히, 최근 들어 집적도가 증가하는 반도체 소자에 있어서 소자와 소자간의 연결을 위한 공정 마진이 극도로 줄어들게 됨에 따라, 종래의 배선 형성 공정으로 진행하는 경우에는 콘택 및 배선 형성 과정에서 전도층 간의 단락이 발생하여 전기적 특성이 악화되는 문제점이 발생하기 때문에, 상기와 같은 다마신 공정을 이용한 배선 공정이 크게 이용되고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 이중 다마신 공정을 이용한 반도체 소자의 배선 형성 방법을 설명하기 위한 공정 단면도이다.
도 1a를 참조하면, 트랜지스터 등과 같은 하부 패턴들(도시안됨)이 형성된 반도체 기판(1) 상에 폴리 실리콘으로 이루어진 하부 배선층(2) 및 하부 절연막(3)을 형성하고, 상기 하부 배선층(2)과 하부 절연막(3)이 덮이도록 그 상부에 층간 절연막(4) 및 상부 절연막(5)을 차례로 형성한다.
그런 다음, 도 1b에 도시된 것과 같이, 상기 상부 절연막(5)과 층간 절연막(4)을 차례로 식각해서 하부 배선층(2)의 일부분을 노출시키는 콘택홀(6) 및 배선용 트렌치(7)를 형성한다. 그리고, 상기 콘택홀(6)과 배선용 트렌치(7)가 완전히 매립될 정도의 충분한 두께로 상부 절연막(5) 상에 텅스텐 등의 도전용 금속막을 증착하고, 상부 절연막(5)이 노출되도록 상기 금속막을 화학적 기계 연마(Chemacal Mechanical Polishing: CMP) 공정으로 연마하여 표면 평탄화를 얻음과 동시에 상기 콘택홀(6) 내의 플러그(8)와 배선용 트렌치(7) 내의 상부 배선층(9)을 형성한다.
상기와 같은 구조의 배선을 형성하는 경우에는, 상부 절연막(5)을 식각하는 과정과 층간 절연막(4)을 식각하는 두 가지의 식각 공정이 요구된다.
그러나, 상기와 같이 다마신 공정을 이용하여 반도체 소자의 배선을 형성하는 경우에는 식각되는 각 층의 단차, 즉, 도 1b의 경우에서 상부 절연막(5)과 층간 절연막(4)의 단차가 다르기 때문에 콘택홀을 형성하는 과정에서 하부 배선층(2)이 과도하게 식각되는 경우(A)가 발생한다.
또한, 식각되는 깊이가 크기 때문에, 콘택홀의 치수를 제어하는 것이 어렵고, 측면 방향으로의 식각이 발생하여 콘택홀 식각이 어려워진다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 단차가 서로 다른 두 층 이상의 절연막을 동시에 식각하는 경우에, 하부 배선층 상부에 식각 배리어막을 형성함으로써, 과도 식각을 방지하는 방법을 제공하는데 그 목적이 있다.
또한, 상부 배선용 트렌치를 형성하는 과정에서 리프트 오프 방법을 사용함으로써, 안정적인 다마신 공정을 수행하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여, 본 발명의 이중 다마신 공정을 이용한 배선 형성 방법은, 반도체 기판 상에 하부 배선층과 식각 배리어막을 형성하는 단계; 상기 하부 배선층과 식각 배리어막이 덮이도록 하부 절연막을 형성하는 단계; 상기 식각 배리어막이 노출되도록 하부 절연막을 평탄화하는 단계; 상기 하부 절연막 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막과 하부 절연막을 식각하여 각각 기판의 일부분과 식각 배리어막을 노출시키는 콘택홀들을 형성하는 단계; 상기 층간 절연막 상의 배선용 트렌치 영역에 포토 레지스트를 형성하는 단계; 상기 포토 레지스트가 형성된 영역 이외의 층간 절연막 부분 상에 선택적으로 상부 절연막을 형성하는 단계; 상기 포토 레지스트를 제거하는 단계; 상기 하부 배선층 상에 잔류하는 식각 배리어막을 제거하는 단계; 및 상기 배선용 트렌치 및 콘택홀을 배선용 물질로 매립한 후에 상기 배선용 물질을 평탄화시켜 상기 콘택홀 내에 플러그를 형성함과 아울러 상기 배선용 트렌치 내에 상부 배선층을 형성하는 단계;를 포함하는 것을 특징으로 한다.
상기 하부 배선층은 폴리 실리콘, 텅스텐 실리사이드(WSix), CoSix, TaSi, TiSix 중의 어느 하나로 형성하는 것을 특징으로 한다.
상기 하부 절연막은 BPSG(Boro Phospho Silicate Glass), 또는 SOG(Spin On Glass)를 이용하여 하부 배선층 두께의 1 내지 1.5 배로 형성하는 것을 특징으로 한다.
상기 식각 배리어막은 알루미늄 산화막(Al2O3), PE-CVD(Plasma Enhanced Chemical Vapor Deposition) 방법을 이용한 질화막, 또는 PE-CVD 방법을 이용한 질산화막인 것을 특징으로 한다.
상기 층간 절연막은 TEOS(Tetra Ethyl Ortho Silicate), HTO(High Temperature Oxide), MTO(Middle Temperature Oxide), BPSG, SOG, PSG(Phopho Silicate Glass), BSG(Boro Silicate Glass), 또는 산화막인 것을 특징으로 한다.
상기 상부 절연막은 감광막을 이용한 리소그라피(Lithography) 공정 및 리프트 오프(Lift off)를 이용하여 형성하는 것을 특징으로 한다.
상기 잔류 식각 배리어막은 습식 식각 방법을 이용하여 제거하는 것을 특징으로 한다.
상기 상부 배선층은 비트 라인(Bit Line), 워드 라인(Word Line) 또는 패드(Pad)로 이용되는 것을 특징으로 한다.
(실시예)이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 이중 다마신 공정을 이용한 배선 형성 방법을 설명하기 위한 각 공정별 단면도이다.
먼저, 도 2a에 도시된 바와 같이, 트랜지스터와 같은 하부 패턴들이 형성된 반도체 기판(11) 상에 하부 배선층(12)과 식각 배리어막(13)의 적층 구조를 일정 패턴으로 형성한 후에, 상기 하부 배선층(12)과 식각 배리어막(13)이 덮이도록 하부 절연막(14)을 증착한다. 그리고 나서, 식각 배리어막(13)이 노출되도록 화학적 기계 연마 공정(CMP)을 이용하여 상기 하부 절연막(14)을 연마한다.
이 때, 상기 식각 배리어막(13)은 상부에 형성되는 층간 절연막을 식각하는 과정에서, 난반사를 방지하는 역할 뿐만 아니라, 하부 배선층(12)이 식각되는 것을 방지하는 것으로서, 알루미늄 산화막(Al2O3), PE-CVD 방법으로 형성된 질화막, 또는 질산화막으로 형성된다.
그리고, 하부 배선층(12)은 폴리 실리콘, 또는 WSix, CoSix, TaSi, TiSix 등의 재료로 형성될 수 있다. 또한, 연마 공정을 수행한 후에 상기 하부 절연막(14)의 두께가 하부 배선층(12)의 두께보다 1 내지 1.5 배 정도가 되도록 형성하는데, 연마 공정에 의한 평탄화 특성을 극대화시키기 위하여 BPSG, SOG 등을 이용하여 형성하는 것이 바람직하다.
그런 다음, 도 2b에 도시된 바와 같이, 하부 절연막(14) 상에 층간 절연막(15)을 형성하고, 상기 층간 절연막(15)을 식각하여 콘택홀(16)을 형성한다. 상기 층간 절연막(15)은 TEOS, HTO, MTO, BPSG, SOG, PSG, BSG, 산화막 또는 질산화막으로 이루어진다.
이 때, 하부 배선층(12)까지 식각되는 경우와 반도체 기판(11)까지 식각되는 경우의 단차가 다르기 때문에 상기 하부 배선층(12)이 과도하게 식각될 수 있는데, 본 발명에서는 하부 배선층(12) 상에 형성된 식각 배리어막(13)에 의하여 상기 하부 배선층(12)이 식각되는 것을 방지할 수 있다.
그리고 나서, 도 2c에 도시된 바와 같이, 상부 절연막(18)을 형성하는데, 감광막(17)을 이용하여 선택적으로 상부 절연막(18)을 형성한다. 즉, 층간 절연막(15)의 식각된 부분이 덮이도록 감광막(17)을 형성하고, 감광막(17)이 없는 부분에만 선택적으로 상부 절연막(18)을 형성한다.
마지막으로, 도 2d에 도시된 바와 같이, 상기 감광막을 제거함으로써 배선용 트렌치(19)를 형성한다. 그런 다음, 콘택홀(16) 형성 과정에서 손상된 식각 배리어막을 습식 식각 방법으로 제거한 후, 상부 절연막(18) 상에 배선용 트렌치(19)와 콘택홀(16)이 완전히 매립될 정도의 두께로 폴리 실리콘 또는 금속 등의 전도성 물질을 증착하고, 화학적 기계 연마 공정 또는 플라즈마 식각 공정을 통하여 상기 전도성 물질을 평탄화시킴으로써 콘택홀(16) 내의 플러그(21)와 배선용 트렌치(19) 내의 상부 배선층(20)을 형성함으로써 배선 형성 공정을 완성한다.
플러그(21)를 통하여 하부 배선층(12)과 이어지는 상부 배선층(20)은 비트 라인이나, 워드 라인, 워드 라인 사이에서 발생하는 기생 커패시턴스 등의 오동작을 억제하기 위한 스트래핑 라인(Strapping Line) 등의 여러 가지 용도로 사용하는 것이 가능하다.
상기에서 자세히 설명한 바와 같이, 본 발명의 이중 다마신 공정을 이용한 배선 형성 방법은 콘택홀 형성 과정에서 발생하는 하부 배선층의 과도한 식각을 방지함으로써, 반도체 소자의 전기적 특성을 개선할 수 있다.
또한, 상부 절연막을 리프트 오프 방법으로 형성함으로써 식각 깊이가 커서 콘택홀 측면이 식각되는 것을 줄이고, 정밀한 패턴의 배선을 형성하는 것이 가능하다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
도 1a 및 도 1b는 종래의 이중 다마신 공정에 의한 배선 형성 방법을 나타내는 각 공정별 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 이중 다마신 공정을 이용한 배선 형성 방법을 나타내는 각 공정별 단면도.
(도면의 주요 부분에 대한 부호의 명칭)
11: 반도체 기판 12: 하부 배선층
13: 식각 배리어막 14: 하부 절연막
15: 층간 절연막 16: 콘택홀
17: 감광막 18: 상부 절연막
19: 배선용 트렌치 20: 상부 배선층
21: 플러그
Claims (9)
- 반도체 기판 상에 하부 배선층과 식각 배리어막을 형성하는 단계;상기 하부 배선층과 식각 배리어막이 덮이도록 하부 절연막을 형성하는 단계;상기 식각 배리어막이 노출되도록 하부 절연막을 평탄화하는 단계;상기 하부 절연막 상에 층간 절연막을 형성하는 단계;상기 층간 절연막과 하부 절연막을 식각하여 각각 기판의 일부분과 식각 배리어막을 노출시키는 콘택홀들을 형성하는 단계;상기 층간 절연막 상의 배선용 트렌치 영역에 포토 레지스트를 형성하는 단계;상기 포토 레지스트가 형성된 영역 이외의 층간 절연막 부분 상에 선택적으로 상부 절연막을 형성하는 단계;상기 포토 레지스트를 제거하는 단계;상기 하부 배선층 상에 잔류하는 식각 배리어막을 제거하는 단계; 및상기 배선용 트렌치 및 콘택홀을 배선용 물질로 매립한 후에 상기 배선용 물질을 평탄화시켜 상기 콘택홀 내에 플러그를 형성함과 아울러 상기 배선용 트렌치 내에 상부 배선층을 형성하는 단계;를 포함하는 것을 특징으로 하는 이중 다마신 공정을 이용한 배선 형성 방법.
- 제 1 항에 있어서, 상기 하부 배선층은폴리 실리콘, WSix, CoSix, TaSi 및 TiSix로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 이중 다마신 공정을 이용한 배선 형성 방법.
- 제 1 항에 있어서, 상기 식각 배리어막은알루미늄 산화막, 질화막 및 질산화막으로 구성된 그룹으로부터 선택되는 어느 하나로 형성하는 것을 특징으로 하는 이중 다마신 공정을 이용한 배선 형성 방법.
- 제 1 항에 있어서, 상기 하부 절연막은하부 배선층 두께의 1 내지 1.5 배의 두께를 갖는 BPSG 또는 SOG 인 것을 특징으로 하는 이중 다마신 공정을 이용한 배선 형성 방법.
- 제 1 항에 있어서, 상기 층간 절연막은TEOS, HTO, MTO, BPSG, SOG, PSG, BSG, 산화막 또는 질산화막 중의 어느 하나인 것을 특징으로 하는 이중 다마신 공정을 이용한 배선 형성 방법.
- 제 1 항에 있어서, 상기 상부 절연막 형성 단계는콘택홀이 덮이도록 감광막을 형성하고, 감광막이 형성되지 않은 부분에만 선택적으로 상부 절연막을 형성하는 리프트 오프 방법을 사용하는 것을 특징으로 하는 이중 다마신 공정을 이용한 배선 형성 방법.
- 제 1 항에 있어서, 상기 잔류 식각 배리어막은습식 식각 방법으로 제거하는 것을 특징으로 하는 이중 다마신 공정을 이용한 배선 형성 방법.
- 제 1 항에 있어서, 상기 배선용 물질은플라즈마 식각 또는 화학적 기계 연마 공정으로 평탄화하는 것을 특징으로 하는 이중 다마신 공정을 이용한 배선 형성 방법.
- 제 1 항에 있어서, 상기 상부 배선층은비트 라인, 워드 라인, 워드라인 스트래핑 라인 중의 어느 하나로 사용되거나, 또는 하나 이상의 라인에 동시에 사용되는 것을 특징으로 하는 이중 다마신 공정을 이용한 배선 형성 방법.
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| KR10-1999-0058401A KR100525088B1 (ko) | 1999-12-16 | 1999-12-16 | 이중 다마신 공정을 이용한 배선 형성 방법 |
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| KR10-1999-0058401A KR100525088B1 (ko) | 1999-12-16 | 1999-12-16 | 이중 다마신 공정을 이용한 배선 형성 방법 |
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Cited By (2)
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|---|---|---|---|---|
| KR101036451B1 (ko) * | 2009-06-08 | 2011-05-24 | 서울대학교산학협력단 | 반도체 소자의 스토리지 노드 형성 방법 |
| KR101081852B1 (ko) * | 2004-06-25 | 2011-11-09 | 매그나칩 반도체 유한회사 | 반도체 소자 및 이의 금속 배선 형성 방법 |
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1999
- 1999-12-16 KR KR10-1999-0058401A patent/KR100525088B1/ko not_active Expired - Fee Related
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| KR101081852B1 (ko) * | 2004-06-25 | 2011-11-09 | 매그나칩 반도체 유한회사 | 반도체 소자 및 이의 금속 배선 형성 방법 |
| KR101036451B1 (ko) * | 2009-06-08 | 2011-05-24 | 서울대학교산학협력단 | 반도체 소자의 스토리지 노드 형성 방법 |
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