JPH058652U - エラー検出訂正回路を有するメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】メモリ装置の信頼性を向上させることである。 【構成】メモリにエラーフラグ部（2c）を設け、メモリ
の各アドレス（すなわち、データ）毎にエラーフラグを
付加できる構成としたため、エラーの統計的処理（エラ
ー発生回数の把握やエラー多発ＩＣの特定等）を容易に
行える。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案はSECDEDコードを用いてエラーの検出，訂正を行う機能をもつメモリ装 置に関する。SECDED（Single bit Error Correct Double bit Error Detect) コ ードは、１ビットエラーの訂正および２ビットエラーの検出のための最低４ビッ トのハミング距離をもつエラー訂正コードである。

【０００２】

【従来の技術】

従来のSECDEDコードを用いたメモリ装置の構成が図５に示される。このメモリ 装置の動作は以下のとおりである。

【０００３】 メモリ（２）へのライトサイクル時には、そのデータ入力を受けて、誤り訂正 （ＥＤＣ；Error Detection and Correction) ユニット（１）はSECDEDコードを 生成し、データをデータバス（MData)を介してデータ部（2a) に書込み、SECDED コードをバス(CB)を介してチェックコード部（2b）に書込む。

【０００４】 一方、メモリ（２）からのリードサイクル時には、読出されたデータとSECDED コードはＥＤＣユニット（１）に入力され、このＥＤＣユニット（１）は、デー タからSECDEDコードを生成し、その生成コードと読込んだSECDEDコードとを比較 することにより、エラーチェックを行う。１ビットのエラーがあった時は、その エラーを訂正した後、正しいデータをバス（Data) を介してマスタ（例えば、Ｃ ＰＵ５）に出力するとともに、１ビットエラー信号（ERR)を発生させ、２ビット のエラーがあった時は、データの訂正はできず、エラー信号（マルチビットエラ ー信号）を発生させるのみとなる。

【０００５】 このように、本従来例では、メモリ内のデータに１ビットのエラーが発生して も、ＥＤＣユニット（１）による自動的な訂正が行われ、マスタ（５）は何も意 識しないですむ。

【０００６】

【考案が解決しようとする課題】

上述した従来のメモリ装置では、１ビットエラーが発生したことはわかるが、 そのエラーを起こしたアドレスの過去のエラー履歴はかわらない。

【０００７】 したがって、例えば、そのエラーがハードウエアの故障による回復不可能なエ ラーである場合でも、そのような判断を行うことができず、適切な対応処理を行 えないという問題点がある。

【０００８】 本考案はこのような問題点に着目してなされたものであり、その目的は、エラ ー発生アドレスを特定するとともにその履歴を情報として蓄積し、メモリ装置の 信頼性を向上させることにある。

【０００９】

【課題を解決するための手段】

本考案は、SECDEDコードの生成およびこのコードを用いてのデータのエラーチ ェックを行う機能をもつエラー検出訂正回路を備えたメモリ装置であって、デー タ格納部，SECDEDコード格納部の他に、エラーフラグ格納部が設けられたメモリ と、このメモリおよび前記エラー検出訂正回路の動作を制御するとともに、エラ ーフラグの生成およびチェックを行う機能をもつ制御回路とを具備し、前記メモ リにおけるエラーフラグ格納部のアドレスは前記データ格納部の各アドレスに対 応しており、これにより、エラーフラグはデータ格納部の各アドレスに対応して 設定できるようになっており、前記検出訂正回路により１ビットエラーが検出さ れると、前記制御回路は、前記エラーフラグ格納部から読出されたエラーフラグ の有無をチェックして以前のサイクルでも同一アドレスにおいてエラーが生じて いるかを判定し、生じている場合は、その事実を記録し、生じていない場合は、 エラーフラグを新たに生成し、エラーフラグ格納部に書込むことを特徴とするも のである。

【００１０】

【作用】 本考案では、メモリの各アドレス（すなわち、各データ）ごとにエラーフラグ が付加されているため、エラーの統計的処理（例えば、エラーの起こった回数， その回数に基づくソフトエラー／ハードエラーの判断，エラー多発箇所の特定等 ）を容易に行え、これにより、装置の信頼性を向上させることができる。

【００１１】

【実施例】

次に、本考案の実施例について図面を参照して説明する。図１は本考案の一実 施例の構成を示す図である。

【００１２】 本実施例の図５の従来例との主な相違点は、メモリ（２）にエラーフラグ部(2 c)が追加されていること、カウンタ（４）が設けられていること、制御回路（３ ）が設けられていること、カウンタ（４）の内容をマスタであるＣＰＵ（５）が チェックできるようになっていることである。

【００１３】 次に、動作を説明する。ライトサイクルにおいては、ＥＤＣユニット（１）は ＣＰＵ（５）よりデータを受けてSECDEDコードを生成し、データをバス（MDATA) を介してデータ部（2a) に書込み、SECDEDコードをバス（CB) を介してチェック コード部（2b) に書込む。また、制御回路（３）は制御信号（MCTL) によりメモ リ（２）におけるエラーフラグ部（2c) をクリアする。

【００１４】 リードサイクル時においては、特徴的な動作が行われるため、図２（ａ），（ ｂ）を用いて説明する。図２（ａ）は以前のサイクルでも同一アドレスに１ビッ トエラーが発生していた場合のＥＤＣユニット（１）および制御回路（３）の動 作を示し、（ｂ）は初めて１ビットエラーが検出された場合の動作を示す。

【００１５】 制御回路（３）は、ＥＤＣユニット（１）からエラー信号（ERR)を受け取って １ビットエラーの発生を知ると、制御信号ECTLをＥＤＣユニット（１）に送出し 、このＥＤＣユニット（１）により訂正された正しいデータをバス（Data）を介 してＣＰＵ（５）に送出させるとともに、その正しいデータをバス（MData)を介 してメモリ（２）のデータ部（2a）にも書込みさせる。また、SECDEDコードもバ ス（CB) を介してチェックコード部（2b) に書込む。

【００１６】 制御回路（３）は、データの読出しと同期してエラーフラグ部（2c) よりエラ ーフラグ（EF) を読出し、前回アクセスしたときもエラーを起こしていたかを判 定する。エラーフラグ（EF) がセットされていて、エラーの連続であることが判 明した場合は、制御信号（CNT)によりカウンタ（４）をインクリメントする。し たがって、カウンタ（４）の値は、同じアドレス（データ）で２回以上、１ビッ トエラーが発生している回数を表すことになる。同じアドレスにおいて、短時間 のうちにソフトエラー（α線データが反転してしまうエラーであり、データの再 書込みによりデータの訂正が行える）が２回も発生する確率は非常に小さいため 、カウンタ（４）の値は、ハードウエアの故障による１ビットエラーの発生回数 と考えることができる。

【００１７】 一方、エラーフラグのチェックの結果、以前のサイクルでは１ビットエラーが 発生しておらず、今回が初めてであった場合には、ＥＤＣユニット（１）は訂正 データおよびSECDEDコードの再書込みを行う。また、制御回路（３）は、エラー フラグを生成してメモリ（２）のエラーフラグ部（2c) に書込む。なお、カウン タのインクリメントは行われない。

【００１８】 以上の動作をまとめると、図３のようになる。すなわち、１ビットエラーがあ ると（ステップ10）、前回エラーの有無を確認し（ステップ20) 、無しの場合は 訂正データ，コードを書込むとともに、エラーフラグを生成して書込み（ステッ プ30) 、有りの場合は、訂正データ，コードを書込み、カウンタをインクリメン トする（ステップ40) 。

【００１９】 マスタであるＣＰＵ（５）の動作例が図４に示される。すなわち、定期的にカ ウンタ値を測定し（ステップ50) 、所定のしきい値以上の場合には（ステップ60 ）、ハードウエア故障の発生を示すアラーム（所定の表示等）を発生させる（ス テップ70) 。

【００２０】 本考案はこの実施例に限定されるものではなく、変形，応用が可能である。例 えば、データ部(2a)のデータとエラーフラグ部（2c) のフラグデータとをマルチ プレクスしておき、ＣＰＵ（５）が、ＥＤＣユニット（１）を介してデータとと もにエラーフラグも読み込めるようにすれば、１ビットエラーを起こしたアドレ ス（データ）を全て知ることができ、故障しているメモリセルの特定を確実にか つ迅速に行えるようになる。また、32ビットデータに対するSECDEDコードは７ビ ットであり、×８ビットや×４ビットのメモリＩＣを使う場合は、１ビット余る ため、この余ったビットをエラーフラグに使用すれば、無駄が生じず、効率的で ある。

【００２１】

【考案の効果】

以上説明したように本考案は、メモリの各アドレス（すなわち、データ）毎に エラーフラグを付加できる構成としたため、エラーの統計的処理（エラー発生回 数の把握やエラー多発ＩＣの特定等）を容易に行える効果がある。これにより、 メモリ装置の信頼性を向上できる効果がある。

【図面の簡単な説明】

【図１】本考案の一実施例の構成を示す図である。

【図２】（ａ）は以前のサイクルでも同一アドレスに１
ビットエラーが発生していた場合のＥＤＣユニット
（１）および制御回路（３）の動作を示し、（ｂ）は初
めて１ビットエラーが検出された場合の動作を示す。

【図３】ＥＤＣユニット（１）および制御回路（３）の
動作を示すフローチャートである。

【図４】ＣＰＵ（５）の動作を示すフローチャートであ
る。

【図５】従来例の構成を示すブロック図である。

【符号の説明】

１ ＥＤＣ（Error Detection and Correction) ユニッ
ト ２ メモリ ３ 制御回路 ４ カウンタ ５ ＣＰＵ

Claims (1)

1. 【実用新案登録請求の範囲】 【請求項１】 SECDED（シングルビットエラー訂正ダブ
   ルビットエラー検出）コードの生成およびこのコードを
   用いてのデータのエラーチェックを行う機能をもつエラ
   ー検出訂正回路（１）を備えたメモリ装置であって、 データ格納部（2a) ，SECDEDコード格納部(2b)の他に、
   エラーフラグ格納部（2c) が設けられたメモリ（２）
   と、 このメモリ（２）および前記エラー検出訂正回路（１）
   の動作を制御するとともに、エラーフラグの生成および
   チェックを行う機能をもつ制御回路（３）とを具備し、 前記メモリ（２）におけるエラーフラグ格納部（2c）の
   アドレスは前記データ格納部（2a) の各アドレスに対応
   しており、これにより、エラーフラグはデータ格納部
   （2a) の各アドレスに対応して設定できるようになって
   おり、 前記検出訂正回路（１）により１ビットエラーが検出さ
   れると、前記制御回路（３）は、前記エラーフラグ格納
   部（2c) から読出されたエラーフラグの有無をチェック
   して以前のサイクルでも同一アドレスにおいてエラーが
   生じているかを判定し、生じている場合は、その事実を
   記録し、生じていない場合は、エラーフラグを新たに生
   成し、エラーフラグ格納部（2c) に書込むことを特徴と
   するエラー検出訂正回路を有するメモリ装置。