JPS6155696B2 - - Google Patents
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- Publication number
- JPS6155696B2 JPS6155696B2 JP54065070A JP6507079A JPS6155696B2 JP S6155696 B2 JPS6155696 B2 JP S6155696B2 JP 54065070 A JP54065070 A JP 54065070A JP 6507079 A JP6507079 A JP 6507079A JP S6155696 B2 JPS6155696 B2 JP S6155696B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- error
- parity
- memory
- check
- Prior art date
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- Expired
Links
- 230000010365 information processing Effects 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置の改良に係わり、特に特
別な信号を設けることなく、例えば書込みデータ
にパリテイエラーがあつたとき、そのエラー履歴
を残せるようにするものである。
別な信号を設けることなく、例えば書込みデータ
にパリテイエラーがあつたとき、そのエラー履歴
を残せるようにするものである。
第１図に示すように一般に情報処理装置の本体
１とメモリ２とはメモリコントローラ３を介して
接続されている。そして、メモリ２に対する書込
みサイクルでは本体１（例えばCPU）からのデ
ータにパリテイビツトが生成付加され、前記メモ
リコントローラ３を介してメモリ１にインタフエ
イスのデータおよびパリテイビツトをそのまま書
込むようにし、また読出しサイクルではメモリ２
から読出したデータおよびパリテイビツトをその
ままメモリコントローラ３を介して本体１に送
り、本体１においてパリテイチエツクを行なう。
しかし本体１−メモリ３のインタフエイスを持つ
前記した従来の情報処理装置では、パリテイエラ
ーが検出されても、それがインタフエイス上のエ
ラーがメモリ素子のエラーかを区別することがで
きず、エラー分離が困難であつた。
１とメモリ２とはメモリコントローラ３を介して
接続されている。そして、メモリ２に対する書込
みサイクルでは本体１（例えばCPU）からのデ
ータにパリテイビツトが生成付加され、前記メモ
リコントローラ３を介してメモリ１にインタフエ
イスのデータおよびパリテイビツトをそのまま書
込むようにし、また読出しサイクルではメモリ２
から読出したデータおよびパリテイビツトをその
ままメモリコントローラ３を介して本体１に送
り、本体１においてパリテイチエツクを行なう。
しかし本体１−メモリ３のインタフエイスを持つ
前記した従来の情報処理装置では、パリテイエラ
ーが検出されても、それがインタフエイス上のエ
ラーがメモリ素子のエラーかを区別することがで
きず、エラー分離が困難であつた。
またインタフエイスはそのままでメモリ部分の
信頼性向上、エラー検出率向上のために、エラー
コレクテイングコード（EEC）方式を付加する
場合には、例えばそのままデータよりチエツクビ
ツトを生成し書込むと、たとえパリテイエラーが
あつても、見掛上正しいデータとして書かれてし
まい、エラーが消えてしまうという欠点があつ
た。
信頼性向上、エラー検出率向上のために、エラー
コレクテイングコード（EEC）方式を付加する
場合には、例えばそのままデータよりチエツクビ
ツトを生成し書込むと、たとえパリテイエラーが
あつても、見掛上正しいデータとして書かれてし
まい、エラーが消えてしまうという欠点があつ
た。
本発明は上記のような欠点を解消するためにな
されたものであつて、書込むデータにパリテイエ
ラーがあつた時、そのことを残しておこうとする
ものである。
されたものであつて、書込むデータにパリテイエ
ラーがあつた時、そのことを残しておこうとする
ものである。
以下本発明の詳細を図面によつて説明すると、
第２図はその一実施例の基本的回路を示してお
り、５は本体例えばCPU、６はメモリコントロ
ーラ、７はメモリ部分である。そして、本発明で
はCPU５とメモリコントローラ６間はパリテイ
チエツク方式のインタフエイスであり、メモリコ
ントローラ６とメモリ７の間はエラー訂正コード
方式のインタフエイスである。図に示したインタ
フエイス信号はデータ、パリテイビツトおよびチ
エツクビツトのみを記し、他の例えばアドレス等
の信号は本発明には関係ないので省略した。
第２図はその一実施例の基本的回路を示してお
り、５は本体例えばCPU、６はメモリコントロ
ーラ、７はメモリ部分である。そして、本発明で
はCPU５とメモリコントローラ６間はパリテイ
チエツク方式のインタフエイスであり、メモリコ
ントローラ６とメモリ７の間はエラー訂正コード
方式のインタフエイスである。図に示したインタ
フエイス信号はデータ、パリテイビツトおよびチ
エツクビツトのみを記し、他の例えばアドレス等
の信号は本発明には関係ないので省略した。
第３図は上記のメモリコントローラ６の本発明
に係る部分の構成を示す。同図において、１１は
データと共に入力されるパリテイビツト信号をチ
エツクしパリテイエラーを検出するパリテイエラ
ー検出器、１２はデータよりエラーコレクテイン
グコードによるチエツクビツトを作るチエツクビ
ツト発生器、１３はデータまたはチエツクビツト
の変換器、１４はデータ線、１５はパリテイビツ
ト信号線、１６はチエツクビツト信号線、１７は
パリテイエラー信号線、１８はメモリ７に書込ま
れるべきデータ線およびチエツクビツト信号線を
それぞれ示している。
に係る部分の構成を示す。同図において、１１は
データと共に入力されるパリテイビツト信号をチ
エツクしパリテイエラーを検出するパリテイエラ
ー検出器、１２はデータよりエラーコレクテイン
グコードによるチエツクビツトを作るチエツクビ
ツト発生器、１３はデータまたはチエツクビツト
の変換器、１４はデータ線、１５はパリテイビツ
ト信号線、１６はチエツクビツト信号線、１７は
パリテイエラー信号線、１８はメモリ７に書込ま
れるべきデータ線およびチエツクビツト信号線を
それぞれ示している。
このように構成された本発明の情報処理装置の
動作について説明する。パリテイエラー検出器１
１において、メモリ７へ書込まれるべきデータに
パリテイエラーが検出されない場合には、前記チ
エツクビツト発生器１２により生成されたチエツ
クビツトおよびデータ線からのデータは、変換器
１３よつては何もなされずに、そのまま書込みデ
ータおよびチエツクビツトとなり信号線１８によ
つてメモリ７へ送られる。
動作について説明する。パリテイエラー検出器１
１において、メモリ７へ書込まれるべきデータに
パリテイエラーが検出されない場合には、前記チ
エツクビツト発生器１２により生成されたチエツ
クビツトおよびデータ線からのデータは、変換器
１３よつては何もなされずに、そのまま書込みデ
ータおよびチエツクビツトとなり信号線１８によ
つてメモリ７へ送られる。
一方パリテイエラー検出器１１においてパリテ
イエラーが検出された場合には、パリテイエラー
信号が信号線１７によつて、変換器１３に出力さ
れる。すると前記変換器１３はアンコレクタブル
エラーとなるように入力されたデータまたはチエ
ツクビツトを変換し、信号線１８を介してメモリ
７へ送出される。
イエラーが検出された場合には、パリテイエラー
信号が信号線１７によつて、変換器１３に出力さ
れる。すると前記変換器１３はアンコレクタブル
エラーとなるように入力されたデータまたはチエ
ツクビツトを変換し、信号線１８を介してメモリ
７へ送出される。
従来のようにパリテイチエツクを行なわずに、
ECCチエツクビツトを生成し、そのまま書込む
と、たとえパリテイエラーがあつても、そこでエ
ラーが消えてしまい、またパリテイエラーを検出
しても、本体に知らせるすべがない時にはやはり
同様であるというのに反して本発明においては、
上記の説明から明らかなように、特別な信号を設
けることなく、書込むデータにパリテイエラーが
あつたことを残しておくことができる利点があ
る。
ECCチエツクビツトを生成し、そのまま書込む
と、たとえパリテイエラーがあつても、そこでエ
ラーが消えてしまい、またパリテイエラーを検出
しても、本体に知らせるすべがない時にはやはり
同様であるというのに反して本発明においては、
上記の説明から明らかなように、特別な信号を設
けることなく、書込むデータにパリテイエラーが
あつたことを残しておくことができる利点があ
る。
第１図および第２図は従来および本発明の情報
処理装置の基本的回路図で第３図は本発明に係る
メモリコントローラ内の一部の回路図である。
処理装置の基本的回路図で第３図は本発明に係る
メモリコントローラ内の一部の回路図である。
Claims (1)
- １ パリテイビツトが付加されたデータと、この
データよりエラーコレクシヨンコードによるチエ
ツクビツトを作るチエツクビツト発生器と、前記
データのパリテイエラーを検出するパリテイエラ
ー検出器と、この検出器よりパリテイエラー信号
が発生した時、前記データまたはチエツクビツト
をアンコレクタブルエラーとなるデータまたはチ
エツクビツトに変換する変換器とを具備して成る
ことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6507079A JPS55157044A (en) | 1979-05-28 | 1979-05-28 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6507079A JPS55157044A (en) | 1979-05-28 | 1979-05-28 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55157044A JPS55157044A (en) | 1980-12-06 |
| JPS6155696B2 true JPS6155696B2 (ja) | 1986-11-28 |
Family
ID=13276312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6507079A Granted JPS55157044A (en) | 1979-05-28 | 1979-05-28 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55157044A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5935445A (ja) * | 1982-08-24 | 1984-02-27 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置の製造方法 |
-
1979
- 1979-05-28 JP JP6507079A patent/JPS55157044A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55157044A (en) | 1980-12-06 |
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