JPH05224968A - データチェック方式 - Google Patents
データチェック方式Info
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- JPH05224968A JPH05224968A JP4028433A JP2843392A JPH05224968A JP H05224968 A JPH05224968 A JP H05224968A JP 4028433 A JP4028433 A JP 4028433A JP 2843392 A JP2843392 A JP 2843392A JP H05224968 A JPH05224968 A JP H05224968A
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- 208000011580 syndromic disease Diseases 0.000 claims description 27
- 238000012545 processing Methods 0.000 claims description 21
- 238000012546 transfer Methods 0.000 claims description 8
- 238000012937 correction Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 claims description 6
- 230000010365 information processing Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 5
- 230000006870 function Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】
【目的】 バスインターフェース装置が転送中のデータ
のエラーを早期に発見する。 【構成】 メモリバス上に演算処理装置と主記憶装置、
また入出力バス上に複数の入出力装置をもつ情報処理装
置において、前記両バスを接続しているバスインターフ
ェース装置が以下の機能を持っている。 受け取ったデータからチェックコードを計算し、受
け取ったチェックコードと比較する。 受け取ったデータとチェックコードからシンドロー
ムを生成する。 上記よりエラーを検出するとエラー信号を出力
する。
のエラーを早期に発見する。 【構成】 メモリバス上に演算処理装置と主記憶装置、
また入出力バス上に複数の入出力装置をもつ情報処理装
置において、前記両バスを接続しているバスインターフ
ェース装置が以下の機能を持っている。 受け取ったデータからチェックコードを計算し、受
け取ったチェックコードと比較する。 受け取ったデータとチェックコードからシンドロー
ムを生成する。 上記よりエラーを検出するとエラー信号を出力
する。
Description
【０００１】
【産業上の利用分野】本発明は転送データのチェック方
式に関し、特にバスインターフェースによるデータのチ
ェック方式に関する。
式に関し、特にバスインターフェースによるデータのチ
ェック方式に関する。
【０００２】
【従来の技術】従来、この種の方式においてバスインタ
ーフェース装置は、受け取ったデータのチェックコード
と自分で計算したチェックコードを比較したり、受け取
ったデータとチェックコードからシンドロームを生成す
る機能を持っていない。バスインターフェース装置はバ
ス上から受け取ったデータとチェックコードをチェック
せずにそのまま出力していた。
ーフェース装置は、受け取ったデータのチェックコード
と自分で計算したチェックコードを比較したり、受け取
ったデータとチェックコードからシンドロームを生成す
る機能を持っていない。バスインターフェース装置はバ
ス上から受け取ったデータとチェックコードをチェック
せずにそのまま出力していた。
【０００３】
【発明が解決しようとする課題】上述した従来の方式で
は、例えば入出力バス上の入出力装置からメモリバス上
の主記憶装置へデータを書き込む場合、入出力装置が出
力したデータとチェックコードはバスインターフェース
装置を介して主記憶装置へ届き、主記憶装置でチェック
してエラーかどうかが判明した。
は、例えば入出力バス上の入出力装置からメモリバス上
の主記憶装置へデータを書き込む場合、入出力装置が出
力したデータとチェックコードはバスインターフェース
装置を介して主記憶装置へ届き、主記憶装置でチェック
してエラーかどうかが判明した。
【０００４】また、入出力装置が主記憶装置からデータ
を読み出す場合は、主記憶装置が出力したデータとチェ
ックコードはバスインターフェース装置を介して入出力
装置へ届き、入出力装置でチェックしてエラーかどうか
が判明した。
を読み出す場合は、主記憶装置が出力したデータとチェ
ックコードはバスインターフェース装置を介して入出力
装置へ届き、入出力装置でチェックしてエラーかどうか
が判明した。
【０００５】次に例えばメモリバス上の演算処理装置か
ら入出力バス上の入出力装置へデータを書き込む場合、
演算処理装置が出力したデータとチェックコードはバス
インターフェース装置を介して入出力装置へ届き、入出
力装置でチェックしてエラーかどうかが判明した。
ら入出力バス上の入出力装置へデータを書き込む場合、
演算処理装置が出力したデータとチェックコードはバス
インターフェース装置を介して入出力装置へ届き、入出
力装置でチェックしてエラーかどうかが判明した。
【０００６】また、演算処理装置が入出力装置からデー
タを読み出す場合は、入出力装置が出力したデータとチ
ェックコードはバスインターフェース装置を介して演算
処理装置へ届き、演算処理装置でチェックしてエラーか
どうかが判明した。
タを読み出す場合は、入出力装置が出力したデータとチ
ェックコードはバスインターフェース装置を介して演算
処理装置へ届き、演算処理装置でチェックしてエラーか
どうかが判明した。
【０００７】この方式では入出力装置あるいは演算処理
装置が起動を開始してから転送データが正常かどうか判
明するのに時間がかかるという問題があった。
装置が起動を開始してから転送データが正常かどうか判
明するのに時間がかかるという問題があった。
【０００８】本発明はブロック転送などの大量のデータ
転送を行う場合、バスインターフェース装置がデータの
エラーを早期に検出することを目的としている。
転送を行う場合、バスインターフェース装置がデータの
エラーを早期に検出することを目的としている。
【０００９】
（１）上記の問題を解決するため、本発明ではバスイン
ターフェース装置が受け取ったデータからチェックコー
ドを計算するチェックコード計算回路と、チェックコー
ド計算回路で求めたチェックコードと受け取ったチェッ
クコードが一致しているかどうか比較するチェックコー
ド比較回路を備えている。それでチェックコードが一致
しなかったらバスインターフェース装置はエラー信号を
出力する。 （２）また、本発明ではバスインターフェース装置が受
け取ったデータとチェックコードからシンドロームを生
成するシンドローム生成回路を備えている。それでシン
ドロームを生成しエラーを検出したらエラー信号を出力
する。
ターフェース装置が受け取ったデータからチェックコー
ドを計算するチェックコード計算回路と、チェックコー
ド計算回路で求めたチェックコードと受け取ったチェッ
クコードが一致しているかどうか比較するチェックコー
ド比較回路を備えている。それでチェックコードが一致
しなかったらバスインターフェース装置はエラー信号を
出力する。 （２）また、本発明ではバスインターフェース装置が受
け取ったデータとチェックコードからシンドロームを生
成するシンドローム生成回路を備えている。それでシン
ドロームを生成しエラーを検出したらエラー信号を出力
する。
【００１０】
【作用】演算処理装置、主記憶装置及び複数の入出力装
置とから成るデータ処理装置において、メモリバスと入
出力バスとを接続するバスインターフェース装置が、受
け取ったデータについてのエラーを検出し、訂正する機
能を具備することで、早期に検出とその訂正をすること
ができる。
置とから成るデータ処理装置において、メモリバスと入
出力バスとを接続するバスインターフェース装置が、受
け取ったデータについてのエラーを検出し、訂正する機
能を具備することで、早期に検出とその訂正をすること
ができる。
【００１１】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【００１２】図１は、本発明に関する情報処理装置全体
を示す図である。
を示す図である。
【００１３】１はメモリバス、２は入出力バス、３は演
算処理装置、４は主記憶装置、５はバスインターフェー
ス装置、６〜８は入出力装置である。 （１）図２は、図１の構成においてバスインターフェー
ス装置５が、チェックコード計算回路５１とチェックコ
ード比較回路５２を備えている実施例を示す。この方式
を採用しているものにはパリティチェックなどがある。
算処理装置、４は主記憶装置、５はバスインターフェー
ス装置、６〜８は入出力装置である。 （１）図２は、図１の構成においてバスインターフェー
ス装置５が、チェックコード計算回路５１とチェックコ
ード比較回路５２を備えている実施例を示す。この方式
を採用しているものにはパリティチェックなどがある。
【００１４】入出力装置６が主記憶装置４へデータを書
き込むとき、入出力装置６は入出力バス２上にライトデ
ータとともにデータのチェックコードを出力する。バス
インターフェース装置５は入出力バス２上のデータから
チェックコード計算回路５１においてチェックコードを
計算する。その後計算したチェックコードはチェックコ
ード比較回路５２に入る。また、入出力バス２上のチェ
ックコードはバスインターフェース装置５のチェックコ
ード比較回路５２に入る。チェックコード比較回路５２
では前記２つのチェックコードを比較し、両者が一致し
ていたら、すなわちデータが正常であったらバスインタ
ーフェース装置５は受け取ったライトデータをメモリバ
ス１上に出力する。もし、一致していなかったら、バス
インターフェース装置５はデータにエラーが生じたと判
断し入出力バス２上にエラー信号を出力し、入出力装置
６にエラーを通知する。またこの場合メモリバス１上に
データを出力しない。
き込むとき、入出力装置６は入出力バス２上にライトデ
ータとともにデータのチェックコードを出力する。バス
インターフェース装置５は入出力バス２上のデータから
チェックコード計算回路５１においてチェックコードを
計算する。その後計算したチェックコードはチェックコ
ード比較回路５２に入る。また、入出力バス２上のチェ
ックコードはバスインターフェース装置５のチェックコ
ード比較回路５２に入る。チェックコード比較回路５２
では前記２つのチェックコードを比較し、両者が一致し
ていたら、すなわちデータが正常であったらバスインタ
ーフェース装置５は受け取ったライトデータをメモリバ
ス１上に出力する。もし、一致していなかったら、バス
インターフェース装置５はデータにエラーが生じたと判
断し入出力バス２上にエラー信号を出力し、入出力装置
６にエラーを通知する。またこの場合メモリバス１上に
データを出力しない。
【００１５】次に、入出力装置６が主記憶装置４からデ
ータを読み出す場合を説明する。主記憶装置４はメモリ
バス１上にリードデータとともにデータのチェックコー
ドを出力する。バスインターフェース装置５はメモリバ
ス１上のデータからチェックコード計算回路５１におい
てチェックコードを計算する。その後計算したチェック
コードはチェックコード比較回路５２に入る。また、メ
モリバス１上にあるチェックコードはバスインターフェ
ース装置５のチェックコード比較回路５２に入る。チェ
ックコード比較回路５２では前記２つのチェックコード
を比較し、両者が一致していたら、すなわちデータが正
常であったらバスインターフェース装置５は受け取った
リードデータを入出力バス２上に出力する。もし、一致
していなかったら、バスインターフェース装置５はデー
タにエラーが生じたと判断し入出力バス２上にエラー信
号を出力し、入出力装置６にエラーを通知する。また入
出力バス２上にデータを出力しない。
ータを読み出す場合を説明する。主記憶装置４はメモリ
バス１上にリードデータとともにデータのチェックコー
ドを出力する。バスインターフェース装置５はメモリバ
ス１上のデータからチェックコード計算回路５１におい
てチェックコードを計算する。その後計算したチェック
コードはチェックコード比較回路５２に入る。また、メ
モリバス１上にあるチェックコードはバスインターフェ
ース装置５のチェックコード比較回路５２に入る。チェ
ックコード比較回路５２では前記２つのチェックコード
を比較し、両者が一致していたら、すなわちデータが正
常であったらバスインターフェース装置５は受け取った
リードデータを入出力バス２上に出力する。もし、一致
していなかったら、バスインターフェース装置５はデー
タにエラーが生じたと判断し入出力バス２上にエラー信
号を出力し、入出力装置６にエラーを通知する。また入
出力バス２上にデータを出力しない。
【００１６】次に演算処理装置３が入出力装置６へデー
タを書き込むとき、演算処理装置３はメモリバス１上に
ライトデータとともにデータのチェックコードを出力す
る。バスインターフェース装置５はメモリバス１上のデ
ータからチェックコード計算回路５１においてチェック
コードを計算する。その後計算したチェックコードはチ
ェックコード比較回路５２に入る。また、メモリバス１
上のチェックコードはバスインターフェース装置５のチ
ェックコード比較回路５２に入る。チェックコード比較
回路５２では前記２つのチェックコードを比較し、両者
が一致していたら、すなわちデータが正常であったらバ
スインターフェース装置５は受け取ったライトデータを
入出力バス２上に出力する。もし、一致していなかった
ら、バスインターフェース装置５はデータにエラーが生
じたと判断しメモリバス１上にエラー信号を出力し、演
算処理装置３にエラーを通知する。またこの場合入出力
バス２上にデータを出力しない。
タを書き込むとき、演算処理装置３はメモリバス１上に
ライトデータとともにデータのチェックコードを出力す
る。バスインターフェース装置５はメモリバス１上のデ
ータからチェックコード計算回路５１においてチェック
コードを計算する。その後計算したチェックコードはチ
ェックコード比較回路５２に入る。また、メモリバス１
上のチェックコードはバスインターフェース装置５のチ
ェックコード比較回路５２に入る。チェックコード比較
回路５２では前記２つのチェックコードを比較し、両者
が一致していたら、すなわちデータが正常であったらバ
スインターフェース装置５は受け取ったライトデータを
入出力バス２上に出力する。もし、一致していなかった
ら、バスインターフェース装置５はデータにエラーが生
じたと判断しメモリバス１上にエラー信号を出力し、演
算処理装置３にエラーを通知する。またこの場合入出力
バス２上にデータを出力しない。
【００１７】次に、演算処理装置３が入出力装置６から
データを読み出す場合を説明する。入出力装置６は入出
力バス２上にリードデータとともにデータのチェックコ
ードを出力する。バスインターフェース装置５は入出力
バス２上のデータからチェックコード計算回路５１にお
いてチェックコードを計算する。その後計算したチェッ
クコードはチェックコード比較回路５２に入る。また、
入出力バス２上にあるチェックコードはバスインターフ
ェース装置５のチェックコード比較回路５２に入る。チ
ェックコード比較回路５２では前記２つのチェックコー
ドを比較し、両者が一致していたら、すなわちデータが
正常であったらバスインターフェース装置５は受け取っ
たリードデータをメモリバス１上に出力する。もし、一
致していなかったら、バスインターフェース装置５はデ
ータにエラーが生じたと判断しメモリバス１上にエラー
信号を出力し、入出力装置６にエラーを通知する。また
入出力バス２上にデータを出力しない。 （２）図３は、図１の構成においてバスインターフェー
ス装置５が、シンドローム生成回路５３を備えている実
施例を示す。この方式を採用しているものには誤り訂正
符号（ＥＣＣ）などがある。
データを読み出す場合を説明する。入出力装置６は入出
力バス２上にリードデータとともにデータのチェックコ
ードを出力する。バスインターフェース装置５は入出力
バス２上のデータからチェックコード計算回路５１にお
いてチェックコードを計算する。その後計算したチェッ
クコードはチェックコード比較回路５２に入る。また、
入出力バス２上にあるチェックコードはバスインターフ
ェース装置５のチェックコード比較回路５２に入る。チ
ェックコード比較回路５２では前記２つのチェックコー
ドを比較し、両者が一致していたら、すなわちデータが
正常であったらバスインターフェース装置５は受け取っ
たリードデータをメモリバス１上に出力する。もし、一
致していなかったら、バスインターフェース装置５はデ
ータにエラーが生じたと判断しメモリバス１上にエラー
信号を出力し、入出力装置６にエラーを通知する。また
入出力バス２上にデータを出力しない。 （２）図３は、図１の構成においてバスインターフェー
ス装置５が、シンドローム生成回路５３を備えている実
施例を示す。この方式を採用しているものには誤り訂正
符号（ＥＣＣ）などがある。
【００１８】入出力装置６が主記憶装置４へデータを書
き込むとき、入出力装置６は入出力バス２上にライトデ
ータとともにデータのチェックコードを出力する。バス
インターフェース装置５は入出力バス２上のデータとチ
ェックコードからシンドローム生成回路５３においてシ
ンドロームを計算する。その結果、データが正常であっ
たら、バスインターフェース装置５は受け取ったライト
データをメモリバス１上に出力する。もし、エラーを検
出したら、バスインターフェース装置５はデータにエラ
ーが生じたと判断し入出力バス２上にエラー信号を出力
し、入出力装置６にエラーを通知する。またこの場合メ
モリバス１上にデータを出力しない。
き込むとき、入出力装置６は入出力バス２上にライトデ
ータとともにデータのチェックコードを出力する。バス
インターフェース装置５は入出力バス２上のデータとチ
ェックコードからシンドローム生成回路５３においてシ
ンドロームを計算する。その結果、データが正常であっ
たら、バスインターフェース装置５は受け取ったライト
データをメモリバス１上に出力する。もし、エラーを検
出したら、バスインターフェース装置５はデータにエラ
ーが生じたと判断し入出力バス２上にエラー信号を出力
し、入出力装置６にエラーを通知する。またこの場合メ
モリバス１上にデータを出力しない。
【００１９】次に、入出力装置６が主記憶装置４からデ
ータを読み出す場合を説明する。主記憶装置４はメモリ
バス１上にリードデータとともにデータのチェックコー
ドを出力する。バスインターフェース装置５はメモリバ
ス１上のデータとチェックコードからシンドローム生成
回路５３においてシンドロームを計算する。その結果、
データが正常であったら、バスインターフェース装置５
は受け取ったリードデータを入出力バス２上に出力す
る。もし、エラーを検出したら、バスインターフェース
装置５はデータにエラーが生じたと判断し入出力バス２
上にエラー信号を出力し、入出力装置６にエラーを通知
する。また入出力バス２上にデータを出力しない。
ータを読み出す場合を説明する。主記憶装置４はメモリ
バス１上にリードデータとともにデータのチェックコー
ドを出力する。バスインターフェース装置５はメモリバ
ス１上のデータとチェックコードからシンドローム生成
回路５３においてシンドロームを計算する。その結果、
データが正常であったら、バスインターフェース装置５
は受け取ったリードデータを入出力バス２上に出力す
る。もし、エラーを検出したら、バスインターフェース
装置５はデータにエラーが生じたと判断し入出力バス２
上にエラー信号を出力し、入出力装置６にエラーを通知
する。また入出力バス２上にデータを出力しない。
【００２０】次に演算処理装置３が入出力装置６へデー
タを書き込むとき、演算処理装置３はメモリバス１上に
ライトデータとともにデータのチェックコードを出力す
る。バスインターフェース装置５はメモリバス１上のデ
ータとチェックコードからシンドローム生成回路５３に
おいてシンドロームを計算する。その結果、データが正
常であったら、バスインターフェース装置５は受け取っ
たライトデータを入出力バス２上に出力する。もし、エ
ラーを検出したら、バスインターフェース装置５はデー
タにエラーが生じたと判断しメモリバス１上にエラー信
号を出力し、演算処理装置３にエラーを通知する。また
この場合入出力バス２上にデータを出力しない。
タを書き込むとき、演算処理装置３はメモリバス１上に
ライトデータとともにデータのチェックコードを出力す
る。バスインターフェース装置５はメモリバス１上のデ
ータとチェックコードからシンドローム生成回路５３に
おいてシンドロームを計算する。その結果、データが正
常であったら、バスインターフェース装置５は受け取っ
たライトデータを入出力バス２上に出力する。もし、エ
ラーを検出したら、バスインターフェース装置５はデー
タにエラーが生じたと判断しメモリバス１上にエラー信
号を出力し、演算処理装置３にエラーを通知する。また
この場合入出力バス２上にデータを出力しない。
【００２１】次に、演算処理装置３が入出力装置６から
データを読み出す場合を説明する。入出力装置６は入出
力バス２上にリードデータとともにデータのチェックコ
ードを出力する。バスインターフェース装置５は入出力
バス２上のデータとチェックコードからシンドローム生
成回路５３においてシンドロームを計算する。その結
果、データが正常であったら、バスインターフェース装
置５は受け取ったリードデータをメモリバス１上に出力
する。もし、エラーを検出したら、バスインターフェー
ス装置５はデータにエラーが生じたと判断しメモリバス
１上にエラー信号を出力し、入出力装置６にエラーを通
知する。また入出力バス２上にデータを出力しない。 （３）図４は、図１の構成においてバスインターフェー
ス装置５が、シンドローム生成回路５３と誤り訂正回路
５４とを備えている実施例を示す。この場合、バスイン
ターフェース装置５はシンドローム生成回路５３におい
てシンドロームを計算した結果、エラーを検出したらデ
ータにシンドロームに従ったエラーがあると判断し、誤
り訂正回路５４においてシンドロームに従って受信デー
タを訂正し、誤りを訂正した正しいデータを出力する方
式も可能である。
データを読み出す場合を説明する。入出力装置６は入出
力バス２上にリードデータとともにデータのチェックコ
ードを出力する。バスインターフェース装置５は入出力
バス２上のデータとチェックコードからシンドローム生
成回路５３においてシンドロームを計算する。その結
果、データが正常であったら、バスインターフェース装
置５は受け取ったリードデータをメモリバス１上に出力
する。もし、エラーを検出したら、バスインターフェー
ス装置５はデータにエラーが生じたと判断しメモリバス
１上にエラー信号を出力し、入出力装置６にエラーを通
知する。また入出力バス２上にデータを出力しない。 （３）図４は、図１の構成においてバスインターフェー
ス装置５が、シンドローム生成回路５３と誤り訂正回路
５４とを備えている実施例を示す。この場合、バスイン
ターフェース装置５はシンドローム生成回路５３におい
てシンドロームを計算した結果、エラーを検出したらデ
ータにシンドロームに従ったエラーがあると判断し、誤
り訂正回路５４においてシンドロームに従って受信デー
タを訂正し、誤りを訂正した正しいデータを出力する方
式も可能である。
【００２２】
【発明の効果】以上説明したように本発明は、メモリバ
スと入出力バスとを接続するバスインターフェース装置
がデータのチェックコードの計算回路と比較回路、ある
いはシンドローム生成回路を持つことによってブロック
転送などの大量のデータ転送を行う場合、バスインター
フェース装置内でデータエラーを早期に検出、訂正する
ことができるようになる効果がある。
スと入出力バスとを接続するバスインターフェース装置
がデータのチェックコードの計算回路と比較回路、ある
いはシンドローム生成回路を持つことによってブロック
転送などの大量のデータ転送を行う場合、バスインター
フェース装置内でデータエラーを早期に検出、訂正する
ことができるようになる効果がある。
【図１】本発明に関する情報処理装置全体を示す構成図
である。
である。
【図２】チェックコード計算回路と比較回路を有する場
合のバスインターフェース装置の構成図である。
合のバスインターフェース装置の構成図である。
【図３】シンドローム生成回路を有する場合のバスイン
ターフェース装置の構成図である。
ターフェース装置の構成図である。
【図４】シンドローム生成回路及び誤り訂正回路を有す
る場合のバスインターフェース装置の構成図である。
る場合のバスインターフェース装置の構成図である。
１ メモリバス ２ 入出力バス ３ 演算処理装置 ４ 主記憶装置 ５ バスインターフェース装置 ６〜８ 入出力装置 ５１ チェックコード計算回路 ５２ チェックコード比較回路 ５３ シンドローム生成回路 ５４ 誤り訂正回路
Claims (3)
- 【請求項１】 メモリバス、入出力バスを有し、メモリ
バスと入出力バスを接続するバスインターフェース装置
を有し、メモリバス上に接続される演算処理装置と主記
憶装置を有し、入出力バス上に複数の入出力装置を有す
る情報処理装置において、バスインターフェース装置は
バス上から受け取ったデータからチェックコードを計算
するチェックコード計算回路と、自分で計算したチェッ
クコードとバス上から受け取ったチェックコードとを比
較するチェックコード比較回路を有し、入出力装置がバ
スインターフェース装置を介して主記憶装置とデータの
受け渡しを行う場合、あるいは演算処理装置がバスイン
ターフェース装置を介して入出力装置とデータの受渡し
を行う場合、データを出力する装置はデータとともにデ
ータのチェックコードを出力し、バスインターフェース
装置はチェックコード計算回路において受け取ったデー
タからチェックコードを計算し、受け取ったチェックコ
ードと一致しているかどうかをチェックコード比較する
ことによって、データ転送時のエラーを早期に検出する
ことを特徴とするデータチェック方式。 - 【請求項２】 メモリバス、入出力バスを有し、メモリ
バスと入出力バスを接続するバスインターフェース装置
を有し、メモリバス上に接続される演算処理装置と主記
憶装置を有し、入出力バス上に複数の入出力装置を有す
る情報処理装置において、バスインターフェース装置
は、シンドローム生成回路を有しており、シンドローム
生成回路において、データを出力する装置から受け取っ
たデータとチェックコードからシンドロームを生成しエ
ラーを検出することによって、データ転送時のエラーを
早期に検出することを特徴とするデータチェック方式。 - 【請求項３】 請求項２記載のバスインターフェース装
置において、生成されたシンドロームにエラーを検出し
た場合シンドロームに従って転送エラーを訂正する誤り
訂正回路を具備することを特徴とするデータチェック方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4028433A JPH05224968A (ja) | 1992-02-14 | 1992-02-14 | データチェック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4028433A JPH05224968A (ja) | 1992-02-14 | 1992-02-14 | データチェック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05224968A true JPH05224968A (ja) | 1993-09-03 |
Family
ID=12248535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4028433A Pending JPH05224968A (ja) | 1992-02-14 | 1992-02-14 | データチェック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05224968A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763481B2 (en) | 2000-04-12 | 2004-07-13 | Matsushita Electric Industrial Co., Ltd. | Data processor |
| US7606971B2 (en) | 2004-11-09 | 2009-10-20 | Fujitsu Limited | Storage control apparatus and external storage apparatus |
-
1992
- 1992-02-14 JP JP4028433A patent/JPH05224968A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6763481B2 (en) | 2000-04-12 | 2004-07-13 | Matsushita Electric Industrial Co., Ltd. | Data processor |
| US7606971B2 (en) | 2004-11-09 | 2009-10-20 | Fujitsu Limited | Storage control apparatus and external storage apparatus |
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