JPS62226353A - Ｒａｓ回路付記憶装置 - Google Patents
Ｒａｓ回路付記憶装置Info
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- JPS62226353A JPS62226353A JP61071462A JP7146286A JPS62226353A JP S62226353 A JPS62226353 A JP S62226353A JP 61071462 A JP61071462 A JP 61071462A JP 7146286 A JP7146286 A JP 7146286A JP S62226353 A JPS62226353 A JP S62226353A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＥＣＣ（Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｎｇ
Ｃｏｄｅ ）付きの記憶部を存するデータ処理装置に
関し、特に記憶部及びＥＣＣチェック回路における動作
状態の診断を容易に行うＲＡＳ （Ｒｅｌｉａｂｉｌｉ
ｔｙ。
Ｃｏｄｅ ）付きの記憶部を存するデータ処理装置に
関し、特に記憶部及びＥＣＣチェック回路における動作
状態の診断を容易に行うＲＡＳ （Ｒｅｌｉａｂｉｌｉ
ｔｙ。
Ａｖａｉｌａｂｉｌｉｔｙ、 ５ｅｒｖｉｃｅａｂｉｌ
ｉｔｙ ）回路付記憶装置に関するものである。
ｉｔｙ ）回路付記憶装置に関するものである。
第４図は例えば特公昭６０−３７９３４号広報に示され
た従来の記憶装置の診断機能方式を示す回路図で、図に
基いて１は記憶部、２はアドレスレジスタ、３は出力デ
ータレジスタ、４はＥＣＣチェック回路部、５は記憶制
御部、６はエラー検出制御部、７はエラー検出出力部、
８はノ＼ミングレジスタ、９はワークレジスタ、１０〜
１２は保持レジスタ、１３〜１６は検出レジスタである
。
た従来の記憶装置の診断機能方式を示す回路図で、図に
基いて１は記憶部、２はアドレスレジスタ、３は出力デ
ータレジスタ、４はＥＣＣチェック回路部、５は記憶制
御部、６はエラー検出制御部、７はエラー検出出力部、
８はノ＼ミングレジスタ、９はワークレジスタ、１０〜
１２は保持レジスタ、１３〜１６は検出レジスタである
。
次に動作について説明する。まず、記憶部１はデータ処
理装置において使用される各種のデータが格納されるも
のであり、この記憶部１に格納されるデータはＥＣＣが
付与されている。アドレスレジスタ２は、記憶部１のア
ドレスがセットされるものであり、このアドレスレジス
タ２にセットされたアドレスに対してデータが書込まれ
たり読出されたりされるものである。出力データレジス
タ３は、記憶部１から読出されたデータが一時的にセッ
トされるレジスタである。
理装置において使用される各種のデータが格納されるも
のであり、この記憶部１に格納されるデータはＥＣＣが
付与されている。アドレスレジスタ２は、記憶部１のア
ドレスがセットされるものであり、このアドレスレジス
タ２にセットされたアドレスに対してデータが書込まれ
たり読出されたりされるものである。出力データレジス
タ３は、記憶部１から読出されたデータが一時的にセッ
トされるレジスタである。
ＥＣＣチェック回路部４は、記憶部１から続出されたデ
ータに１ビツトエラーが存在する場合にはこれを検出す
るとともにＥＣＣにもとづき上記１ビツトエラー訂正を
行ない、また２ビツトエラーが存在する場合にはこれを
検出するものである。
ータに１ビツトエラーが存在する場合にはこれを検出す
るとともにＥＣＣにもとづき上記１ビツトエラー訂正を
行ない、また２ビツトエラーが存在する場合にはこれを
検出するものである。
そしてこのＥＣＣチェック回路部４は、第５図に示す′
如く、ハミングチェック回路４−１と、エラーデコード
回路４−２および１ビツト・２ビツトエラー検出回路４
−３を具備している。これらの各回路はいずれも通常の
ものであって、記憶部１から読出されて出力データレジ
スタ３にセントされた出力データは、ＦＯＲ回路４−１
ａ、ｂ、・・・に図示の状態で印加され、通常のハミン
グチェックを行なう。そしてこのＥＯＲ回路４−１ｇ乃
至４−１ｈから得られるハミングチェック出力をオア回
路４−２ａ、４−２ｂ・・・およびアンド回路４−２ｅ
、４−２ｆ・・・にもとづき１ビツトエラーの存在する
場合にはエラー訂正コートを作成し、これをエラー訂正
回路に伝達してエラー訂正を行なうものである。一方ハ
ミングチェック回路４−１のハミングチェック出力は、
１ビツト・２ビ、トエラー検出回路４−３のオア回路４
−３ａ、４−３ｂにも伝達される。そして１ビツト・２
ビットエラー検出回路４−３のアンド回路４−３ｅには
エラーデコード回路４−２のアンド回路４−２ｅ。
如く、ハミングチェック回路４−１と、エラーデコード
回路４−２および１ビツト・２ビツトエラー検出回路４
−３を具備している。これらの各回路はいずれも通常の
ものであって、記憶部１から読出されて出力データレジ
スタ３にセントされた出力データは、ＦＯＲ回路４−１
ａ、ｂ、・・・に図示の状態で印加され、通常のハミン
グチェックを行なう。そしてこのＥＯＲ回路４−１ｇ乃
至４−１ｈから得られるハミングチェック出力をオア回
路４−２ａ、４−２ｂ・・・およびアンド回路４−２ｅ
、４−２ｆ・・・にもとづき１ビツトエラーの存在する
場合にはエラー訂正コートを作成し、これをエラー訂正
回路に伝達してエラー訂正を行なうものである。一方ハ
ミングチェック回路４−１のハミングチェック出力は、
１ビツト・２ビ、トエラー検出回路４−３のオア回路４
−３ａ、４−３ｂにも伝達される。そして１ビツト・２
ビットエラー検出回路４−３のアンド回路４−３ｅには
エラーデコード回路４−２のアンド回路４−２ｅ。
４−２ｒ・・・４−２ｇの出力が印加される。アンド回
路４−３ｅは、１ビツトエラーの存在するとき「１」を
出力し、またアンド回路４−３ｆは２ビツトエラーの存
在するとき「１」を出力する。
路４−３ｅは、１ビツトエラーの存在するとき「１」を
出力し、またアンド回路４−３ｆは２ビツトエラーの存
在するとき「１」を出力する。
記憶制御部５は記憶装置の診断を行なうときに記憶部に
格納するテストパターンに応じて２ビツトの制御信号を
発生するものである。そしてテストパターンとしてエラ
ーの存在しない正常パターンを格納する場合には制御信
号「００」を出力し、１ビツトエラーの存在する１ビツ
トエラーパターンを格納する場合には制御信号ｒｌＯＪ
を出力し、２ビツトエラーの存在する２ビツトエラーパ
ターンを格納する場合には制御信号「０１」を出力する
ものである。
格納するテストパターンに応じて２ビツトの制御信号を
発生するものである。そしてテストパターンとしてエラ
ーの存在しない正常パターンを格納する場合には制御信
号「００」を出力し、１ビツトエラーの存在する１ビツ
トエラーパターンを格納する場合には制御信号ｒｌＯＪ
を出力し、２ビツトエラーの存在する２ビツトエラーパ
ターンを格納する場合には制御信号「０１」を出力する
ものである。
エラー検出制御部６はＥＯＲ回路６−１および６−２に
より構成され、後述する如く、記憶部１に格納された診
断用パターンに対してＥＣＣチェック回路部４が正常に
動作しているときにのみ「０」を出力するものである。
より構成され、後述する如く、記憶部１に格納された診
断用パターンに対してＥＣＣチェック回路部４が正常に
動作しているときにのみ「０」を出力するものである。
またエラー検出出力部７はランチ７−１．７−２および
オア回路７−３により構成され、これまた後述詳記する
如く、エラー検出制御部６からＥＣＣチェック回路部４
が正常に動作していないことを示す信号が印加されたと
きエラー報告信号を出力するものである。
オア回路７−３により構成され、これまた後述詳記する
如く、エラー検出制御部６からＥＣＣチェック回路部４
が正常に動作していないことを示す信号が印加されたと
きエラー報告信号を出力するものである。
ハミングレジスタ８は、上記ハミングチェック回路４−
１から出力されるハミングチェックコードを一時的にセ
ットされるものである。ワークレジスタ９はＥＣＣチェ
ック回路部４の要部の状態をセットするレジスタである
。保持レジスタ１０は出力データレジスタ３の出力デー
タを一時的にセットするレジスタであり、保持レジスタ
１１゜１２はアドレスレジスタ２のアドレスデータを一
時的にセットするレジスタである。そして検出レジスタ
１３乃至１６は、それぞれハミングレジスタ８、ワーク
レジスタ９、保持レジスタ１０および１２の内容が一時
的にセットされるレジスタであって、エラー検出出力部
７からエラー検出信号が出力されたとき、これらの各検
出レジスタ１３乃至１６の内容を調査してエラー原因の
解明を行なうものである。
１から出力されるハミングチェックコードを一時的にセ
ットされるものである。ワークレジスタ９はＥＣＣチェ
ック回路部４の要部の状態をセットするレジスタである
。保持レジスタ１０は出力データレジスタ３の出力デー
タを一時的にセットするレジスタであり、保持レジスタ
１１゜１２はアドレスレジスタ２のアドレスデータを一
時的にセットするレジスタである。そして検出レジスタ
１３乃至１６は、それぞれハミングレジスタ８、ワーク
レジスタ９、保持レジスタ１０および１２の内容が一時
的にセットされるレジスタであって、エラー検出出力部
７からエラー検出信号が出力されたとき、これらの各検
出レジスタ１３乃至１６の内容を調査してエラー原因の
解明を行なうものである。
従来のＲＡＳ回路付記憶装置は以上のように構成されて
いるので、診断用１ビツトエラーデータを処理すると、
ＥＣＣチェック回路が診断用ビット以外の１ビツトをエ
ラーとして検出してもＥＣＣチェック回路正常となって
しまう。また、診断用データは一旦記憶部に書き込まれ
このデータを読み出すことによりＥＣＣチェック回路の
診断を行うため、記憶部は正常でなければならない、な
どの問題点があった。
いるので、診断用１ビツトエラーデータを処理すると、
ＥＣＣチェック回路が診断用ビット以外の１ビツトをエ
ラーとして検出してもＥＣＣチェック回路正常となって
しまう。また、診断用データは一旦記憶部に書き込まれ
このデータを読み出すことによりＥＣＣチェック回路の
診断を行うため、記憶部は正常でなければならない、な
どの問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、特にＥＣＣチェック回路を診断する場合には
、記憶部から読み出したデータを、単数又は複数ビット
同時に反転させられる診断用データ変換部によりＥＣＣ
チェック回路へ診断用不正データを人力し、１ビツトエ
ラ一時には、ＥＣＣチェック回路からのエラー情報と合
せて、診断用データに対しＢＣＣチェ’７り回路が意図
したエラー検出を行ったか否かの確認を行えるようにし
たＲＡＳ回路付記憶装置を得ることを目的とする。
たもので、特にＥＣＣチェック回路を診断する場合には
、記憶部から読み出したデータを、単数又は複数ビット
同時に反転させられる診断用データ変換部によりＥＣＣ
チェック回路へ診断用不正データを人力し、１ビツトエ
ラ一時には、ＥＣＣチェック回路からのエラー情報と合
せて、診断用データに対しＢＣＣチェ’７り回路が意図
したエラー検出を行ったか否かの確認を行えるようにし
たＲＡＳ回路付記憶装置を得ることを目的とする。
この発明に係るＲＡＳ回路付記憶装置は、データのピッ
１−付けを解明するため、記憶部内データのどのビット
においても、単数或いは複数ピノ［・自由に反転させ、
データを読み出すことにより、ＥＣＣチェックを行ない
、データ中のどのビットがエラーであったかＦ、 ＣＣ
チェック回路が出力するシンドロームコードにより検出
できるようにしたものである。
１−付けを解明するため、記憶部内データのどのビット
においても、単数或いは複数ピノ［・自由に反転させ、
データを読み出すことにより、ＥＣＣチェックを行ない
、データ中のどのビットがエラーであったかＦ、 ＣＣ
チェック回路が出力するシンドロームコードにより検出
できるようにしたものである。
この発明における、診断用データの生成は、データ内の
どのビ１．トであっても、単数又は複数ビット自由に同
時に反転させられるようにすることによりＥＣＣチェッ
ク回路及び記４．ｑ部に関連するエラーモードの解明を
可能にする。
どのビ１．トであっても、単数又は複数ビット自由に同
時に反転させられるようにすることによりＥＣＣチェッ
ク回路及び記４．ｑ部に関連するエラーモードの解明を
可能にする。
以下、この発明の一実施例を図について説明する。図中
、第４図ないし第５図と同一の部分は同一の符号をもっ
て図示した第１図において、１７はＥＣＣ発生回路、１
８は診断用データ変換部、１９はシンドロームレジスタ
、２０は＋ＩＢＢ＝１ビットエラー、＋２ＢＥ＝２ビツ
トエラー情報のステータスレジスタである。
、第４図ないし第５図と同一の部分は同一の符号をもっ
て図示した第１図において、１７はＥＣＣ発生回路、１
８は診断用データ変換部、１９はシンドロームレジスタ
、２０は＋ＩＢＢ＝１ビットエラー、＋２ＢＥ＝２ビツ
トエラー情報のステータスレジスタである。
また、第２図は第１図に示した診断用データ変換部１８
の詳細ブロックで、図において、１８−ａはＴＥＳＴス
イッチ、１８−ｂはＤＴをＬＡＴＣＨ信号でラッチする
ＤＴ人カラソチ回路、１８−Ｃは前記ＤＴ人カラソチ回
路１８−ｂの出力の有効無効を制御する１８−ｂ出力有
効ｉｆｆ尺ゲー１− テ、’ｒＥｓＴスイッチ５ＩＩＯ
ＲＴなら１８−ｂの出力ｆ１゛効、またＴＩＥＳＴスイ
ッチ叶ＥＮなら１８−ｂの出力無効である。１８−ｄは
、ＭＯ大入力ＤＴ大入力排他的論理和回路で、ＭＯ’ｌ
’を出力する。
の詳細ブロックで、図において、１８−ａはＴＥＳＴス
イッチ、１８−ｂはＤＴをＬＡＴＣＨ信号でラッチする
ＤＴ人カラソチ回路、１８−Ｃは前記ＤＴ人カラソチ回
路１８−ｂの出力の有効無効を制御する１８−ｂ出力有
効ｉｆｆ尺ゲー１− テ、’ｒＥｓＴスイッチ５ＩＩＯ
ＲＴなら１８−ｂの出力ｆ１゛効、またＴＩＥＳＴスイ
ッチ叶ＥＮなら１８−ｂの出力無効である。１８−ｄは
、ＭＯ大入力ＤＴ大入力排他的論理和回路で、ＭＯ’ｌ
’を出力する。
更に、第３図は、第２図におけるＴＥＳＴスイッチ１８
−ａ及びＩ）Ｔラインにより排他的論理和回路１８−ｄ
の出力ＭＤＴがどのように変化するか表わした説明図で
ある。
−ａ及びＩ）Ｔラインにより排他的論理和回路１８−ｄ
の出力ＭＤＴがどのように変化するか表わした説明図で
ある。
次に動作について説明する。まず、記憶部１はアドレス
レジスタ２でセットされたアドレスに対応し一旦データ
がＩＦ、ＣＣ発生回路１７に入りデータにＥＣＣが付与
されて格納されている。従って通常、記憶部ｌ内のデー
タは正常なはずである。
レジスタ２でセットされたアドレスに対応し一旦データ
がＩＦ、ＣＣ発生回路１７に入りデータにＥＣＣが付与
されて格納されている。従って通常、記憶部ｌ内のデー
タは正常なはずである。
通常のデータ読み出し時を考えてみると、データは記憶
部１から診断用データ変換部１８に到達する。しかしＴ
ＥＳＴスイッチ１日−ａは０ＰＥＮ状態であるから、記
ｔα部１の出力がそのままＥＣＣチェック回路４に人力
されＥＣＣチェックが行なわれる。ビットエラーの場合
には＋ＩＢＥ信号を出力しながら修正データを出力する
。又２ビツト以上のエラーの場合には＋２８Ｅ信号を出
力しながら修正せずにデータを出力することになる。
部１から診断用データ変換部１８に到達する。しかしＴ
ＥＳＴスイッチ１日−ａは０ＰＥＮ状態であるから、記
ｔα部１の出力がそのままＥＣＣチェック回路４に人力
されＥＣＣチェックが行なわれる。ビットエラーの場合
には＋ＩＢＥ信号を出力しながら修正データを出力する
。又２ビツト以上のエラーの場合には＋２８Ｅ信号を出
力しながら修正せずにデータを出力することになる。
ここで、ＥＣＣチェック回路４を診断する場合に考えて
みる。データは、記憶部１から診断用データ変換部１８
に到達する。この時１８−ａのＴＥＳＥスイッチを５Ｉ
ＩＯＲＴ状態にし第３図に示すようにＤＴを１ビツトだ
け“１”にしＤＴ人カラソチ回路１８−ｂにラッチする
とそのビットに対応したＥＣＣチェック回路４に入力さ
れるデータのビットだけが記憶部１の出力データの反転
（“１”なら“０”に。
みる。データは、記憶部１から診断用データ変換部１８
に到達する。この時１８−ａのＴＥＳＥスイッチを５Ｉ
ＩＯＲＴ状態にし第３図に示すようにＤＴを１ビツトだ
け“１”にしＤＴ人カラソチ回路１８−ｂにラッチする
とそのビットに対応したＥＣＣチェック回路４に入力さ
れるデータのビットだけが記憶部１の出力データの反転
（“１”なら“０”に。
０”なら“１′）になる。この動作によりＥＣＣチェッ
ク回路４は１ビツトエラーを検出し＋ＩＢＥ信号を出力
しながら修正データを出力し、重ねてハミングコード及
びシンドロームコードを出力する。これらはハミングレ
ジスタ８及びシンドロームレジスタ１９に格納され、こ
れらの情報からＥＣＣチェック回路がどのビットを不正
として検出したかが確認できる。
ク回路４は１ビツトエラーを検出し＋ＩＢＥ信号を出力
しながら修正データを出力し、重ねてハミングコード及
びシンドロームコードを出力する。これらはハミングレ
ジスタ８及びシンドロームレジスタ１９に格納され、こ
れらの情報からＥＣＣチェック回路がどのビットを不正
として検出したかが確認できる。
２ビツト以上のエラー発生についてもＥＣＣチェック回
路４がチェックする箇所迄は、前記と同様である。その
後は２ビツトエラーを検出し＋２８Ｅ信号を出力する。
路４がチェックする箇所迄は、前記と同様である。その
後は２ビツトエラーを検出し＋２８Ｅ信号を出力する。
第３図は第２図の回路においてテストスイッチ１８−ａ
のＯＮ・ＯＦＦに関するＭＤＴ出力信号の動作状況を示
したものである。
のＯＮ・ＯＦＦに関するＭＤＴ出力信号の動作状況を示
したものである。
なお、上記実施例では、ＴＥＳＴスイッチ１８−ａをハ
ードウェアで示したがこれは、ソフトウェアによりレジ
スタにラッチさせその信号を使用しても良い。
ードウェアで示したがこれは、ソフトウェアによりレジ
スタにラッチさせその信号を使用しても良い。
又ＤＴ入入子ラッチ回路８−ｂの出力有効選別ゲート１
８−ｃの入力信号を説明では、ＤＴ倍信号該ＤＴ入カラ
ソチ回路１８−ｂでラッチし使用するようにしたが、例
えば、スイッチ等で直接ハードウェアにより選別ゲート
１Ｂ−ｃに入力するようにしても良い。
８−ｃの入力信号を説明では、ＤＴ倍信号該ＤＴ入カラ
ソチ回路１８−ｂでラッチし使用するようにしたが、例
えば、スイッチ等で直接ハードウェアにより選別ゲート
１Ｂ−ｃに入力するようにしても良い。
以上のようにこの発明によれば、記憶部の出力とＥＣＣ
チェック回路との間に診断用データ変換部を設けるよう
に回路構成したので、診断のたびに、データを記憶部へ
省き込む時間が不要となり、又トラブル時に合わせてデ
ータのビット数並びにビット位置を自由に変更して診断
ができ、高効率かつＲＡＳとして高機能のＲＡＳ回路付
記憶装置が得られる効果がある。
チェック回路との間に診断用データ変換部を設けるよう
に回路構成したので、診断のたびに、データを記憶部へ
省き込む時間が不要となり、又トラブル時に合わせてデ
ータのビット数並びにビット位置を自由に変更して診断
ができ、高効率かつＲＡＳとして高機能のＲＡＳ回路付
記憶装置が得られる効果がある。
第１図はこの発明の一実施例による診断ＲＡＳ回路付記
憶装置のブロック図、第２図は第１図における診断用デ
ータ変換部の詳細ブロック図・第３図は第２図のブロッ
ク図の動作説明図、第４図は従来の記憶装置の診断方式
の回路図、第５図は第４図のＥＣＣチェック回路の詳細
回路図である。 図において、１・・・記憶部、２・・・アドレスレジス
タ、４・・・ＦＣＣチェック回路部、６・・・エラー検
出制御部、１７・・・ＥＣＣ発生回路、１８・・・診断
用データ変換部である。 （外２名） ””” ’ ６：エラー剤１虹４＋１危甲音や 第５図
憶装置のブロック図、第２図は第１図における診断用デ
ータ変換部の詳細ブロック図・第３図は第２図のブロッ
ク図の動作説明図、第４図は従来の記憶装置の診断方式
の回路図、第５図は第４図のＥＣＣチェック回路の詳細
回路図である。 図において、１・・・記憶部、２・・・アドレスレジス
タ、４・・・ＦＣＣチェック回路部、６・・・エラー検
出制御部、１７・・・ＥＣＣ発生回路、１８・・・診断
用データ変換部である。 （外２名） ””” ’ ６：エラー剤１虹４＋１危甲音や 第５図
Claims (2)
- （１）記憶部より読み出したデータに単数、または複数
ビット以上のエラーを検出するＥＣＣチェック回路を有
する記憶装置において、前記ＥＣＣチェック回路のチェ
ック動作時に前記記憶部より読み出したデータが該記憶
部からＥＣＣチェック回路に至る間に診断用データに変
換する診断用データ変換部を備え、前記ＥＣＣチェック
回路及び記憶部に関連すエラーモードを診断するように
したことを特徴とするＲＡＳ回路付記憶装置。 - （２）前記ＥＣＣチェック回路でのデータ診断は記憶部
から読み出したデータを単数、または複数ビット同時に
反転させる機能を備えたデータ変換部からの診断用デー
タによって行われるようにしたことを特徴とする特許請
求の範囲第１項記載のＲＡＳ回路付記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071462A JPS62226353A (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ回路付記憶装置 |
| US06/945,530 US4794597A (en) | 1986-03-28 | 1986-12-23 | Memory device equipped with a RAS circuit |
| DE19873702006 DE3702006A1 (de) | 1986-03-28 | 1987-01-23 | Speichervorrichtung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61071462A JPS62226353A (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ回路付記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62226353A true JPS62226353A (ja) | 1987-10-05 |
Family
ID=13461278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61071462A Pending JPS62226353A (ja) | 1986-03-28 | 1986-03-28 | Ｒａｓ回路付記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62226353A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7266735B2 (en) | 2003-09-01 | 2007-09-04 | Kabushiki Kaisha Toshiba | Semiconductor device having ECC circuit |
| JP2009238359A (ja) * | 2008-03-28 | 2009-10-15 | Fujitsu Microelectronics Ltd | 誤り訂正機能確認回路及び誤り訂正機能確認方法とそのコンピュータプログラム、並びに記憶装置 |
| JP2017004588A (ja) * | 2015-06-10 | 2017-01-05 | インフィネオン テクノロジーズ アクチエンゲゼルシャフトＩｎｆｉｎｅｏｎ Ｔｅｃｈｎｏｌｏｇｉｅｓ ＡＧ | 誤り訂正能力をテストするための回路および方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS546921A (en) * | 1977-06-08 | 1979-01-19 | Owens Corning Fiberglass Corp | Method and apparatus for finishing plate |
| JPS5436147A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Control unit for microprogram |
| JPS56156996A (en) * | 1980-04-30 | 1981-12-03 | Fujitsu Ltd | Diagnosis system of storage device |
-
1986
- 1986-03-28 JP JP61071462A patent/JPS62226353A/ja active Pending
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| JPS5436147A (en) * | 1977-08-26 | 1979-03-16 | Nec Corp | Control unit for microprogram |
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| JP2009238359A (ja) * | 2008-03-28 | 2009-10-15 | Fujitsu Microelectronics Ltd | 誤り訂正機能確認回路及び誤り訂正機能確認方法とそのコンピュータプログラム、並びに記憶装置 |
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