DE3702006A1 - Speichervorrichtung - Google Patents

Description

Die Erfindung befaßt sich mit einer Datenverarbeitungsvor­ richtung, die eine Speichereinheit mit Fehlerkorrekturcode enthält und betrifft insbesondere eine Speichervorrichtung mit einer Zuverlässigkeits-, Verfügbarkeits- und Nutzbar­ keitsschaltung, d.h. einer sog. RAS-Schaltung zum leichten Diagnostizieren der Arbeitsverhältnisse in der Speicher­ einheit und in einer Fehlerkorrekturcodeprüfschaltung.

In Fig. 1 der zugehörigen Zeichnung ist das Schaltbild eines herkömmlichen Diagnosesystems für eine Speichervor­ richtung dargestellt, das beispielsweise in der JP-OS 60-37 934 beschrieben ist. In Fig. 1 sind eine Speicher­ einheit 1, ein Adressenregister 2, ein Ausgabedatenregi­ ster 3, eine Fehlerkorrekturcodeprüfschaltungseinheit 4,

eine Speichersteuereinheit 5, eine Fehlerdetektor­ steuereinheit 6, eine Fehlerdetektoreinheit 7, ein Ham­ mingcoderegister 8 und ein Arbeitsregister 9 dargestellt. Es sind weiterhin Halteregister 10 bis 12 und Identifi­ zierungsregister 13 bis 16 vorgesehen.

Im folgenden wird die Arbeitsweise des bekannten Diagnose­ systems für Speichervorrichtungen beschrieben. Die Spei­ chereinheit 1 speichert verschiedene Arten von Daten, die in der Datenverarbeitungsvorrichtung verwandt werden. Der Fehlerkorrekturcode wird den in der Speichereinheit 1 gespeicherten Daten zugegeben. Das Adressenregister 2 arbeitet so, daß die Adressen der Speichereinheit 1 festgelegt werden und mehrere Datenteile bezüglich der im Adressenregister 2 festgelegten Adressen in die Speicher­ einheit 1 eingeschrieben und von der Speichereinheit 1 gelesen werden. Das Ausgaberegister 3 speichert kurzzeitig die von der Speichereinheit 1 ausgelesenen Daten.

Die Fehlerkorrekturcodeprüfschaltungseinheit 4 nimmt zu­ nächst einen 1-Bit-Fehler wahr, wenn ein derartiger 1-Bit-Fehler in den Daten enthalten ist, die von der Speichereinheit 1 gelesen werden, korrigiert daraufhin den oben beschriebenen 1-Bit-Fehler und nimmt schließlich einen 2-Bit-Fehler wahr, wenn dieser in den Daten enthalten ist. Die Fehlerkorrekturcodeprüf­ schaltungseinheit 4 enthält in der in Fig. 2 dargestellten Weise eine Hammingcodeprüfschaltung 4-1, eine Fehlerde­ codierschaltung 4-2 und eine 1-Bit/2-Bit-Fehler-De­ tektorschaltung 4-3. Diese Schaltungen sind an sich bekannt. Die Ausgabedaten, die von der Speichereinheit 1 gelesen und anschließend in das Ausgabedatenregister 3 eingegeben werden, liegen an Exklusiv-ODER-Gliedern 4-1a, b,..., wie es in Fig. 2 dargestellt ist, um eine normale Hammingcodeprüfung durchzuführen. Die Ausgangsdaten der Hammingcodeprüfung, die von den Exklusiv-ODER-Gliedern 4-lg und 4-lh erhalten werden, werden in ODER-Gliedern 4-2e, 4-2f, ... verarbeitet. Wenn ein 1-Bit-Fehler auftritt, dann wird ein Fehlerkorrekturcode berechnet und auf die Fehlerkorrekturschaltung übertragen, um eine Fehlerkorrektur auszuführen. Die Ausgangsdaten der Ham­ mingcodeprüfung liegen auch an ODER-Gliedern 4-3a und 4-3b der 1-Bit/2-Bit-Fehlerdetektorschaltung 4-3. An OND-Glie­ dern 4-2c der 1-Bit/2-Bit-Fehlerdetektorschaltung 4-3 liegen die Ausgangsdaten von den UND-Gliedern 4-2e, 4-2f ..., 4-2g der Fehlerdecodierschaltung 4-2. Das UND-Glied 4-3e gibt den logischen Wert 1 aus, wenn in den Daten ein 1-Bit-Fehler enthalten ist, wohingegen das UND-Glied 4-3f den logischen Wert 1 ausgibt, wenn darin ein 2-Bit-Fehler enthalten ist.

Die Speichersteuereinheit 5 erzeugt ein 2-Bit-Steuersignal auf ein Testmuster ansprechend, das in der Speichereinheit 1 gespeichert ist, wenn die Speichereinheit diagnostiziert wird. Das Steuersignal "00" wird von der Speichersteuer­ einheit 5 dann erzeugt, wenn ein normales Testmuster, das keinen Fehler enthält, in der Speichereinheit 1 gespei­ chert ist, während das Steuersignal "10" davon dann abgeleitet wird, wenn ein Muster mit einem 1-Bit-Fehler gespeichert ist und das Steuersignal "01" ausgegeben wird, wenn ein Muster mit einem 2-Bit-Fehler gespeichert ist.

Die Fehlerdetektorsteuereinheit 6 enthält andererseits Exklusiv-ODER-Glieder 6-1 und 6-2. Die Steuereinheit 6 gibt den logischen Wert 0 nur dann aus, wenn die Fehlerkorrekturcodeprüfschaltung 4 bezüglich der Diagnose­ muster, die in der Speichereinheit 1 gespeichert sind, normal arbeitet, was später beschrieben wird. Die Fehler­ detektoreinheit 7 besteht aus Haltegliedern 7-1 und 7-2 und einem ODER-Glied 7-3 und gibt ein Fehler­ ankündigungssignal aus, wenn ein Signal, das eine nicht fehlerfreie Arbeit der Fehlerkorrekturcodeprüfschaltung wiedergibt, von der Fehlerdetektorsteuereinheit 6 anliegt.

Der Hammingprüfcode von der oben beschriebenen Hamming­ codeprüfschaltung 4-1 wird kurzzeitig in das Hamming­ coderegister 8 eingegeben. Das Arbeitsregister 9 arbeitet als Register zum Festlegen der Arbeitsverhältnisse des Hauptteils der Fehlerkorrekturcodeprüfschaltungseinheit 4. Das Halteregister 10 hält kurzzeitig die Ausgabedaten vom Ausgabedatenregister, wohingegen die Halteregister 11 und 12 kurzzeitig die Adressendaten des Adressenregisters 2 halten. Die Identifikationsregister 13 bis 16 arbeiten als Register zum kurzzeitigen Halten des Inhalts des Hamming­ coderegisters 8, des Arbeitsregisters 9 und der Halteregi­ ster 10 und 12. Die Identifikationsregister 13 bis 16 prüfen somit den Inhalt der jeweiligen Register 8 bis 12, um den Grund für den Fehler zu analysieren, wenn das Fehlerdetektorsignal von der Fehlerdetektoreinheit 7 kommt.

Ein weiteres bekanntes Verfahren auf diesem Gebiet ist beispielsweise in "Microsystem Components Handbook Micro­ processors and Peripherals" Bd. II (herausgegeben von Intel, Santa Clara, Kalifornien, USA beschrieben. Dieses Verfahren wird im folgenden anhand der Fig. 3 und 4 dargestellt.

Die in Fig. 3 dargestellte Speichervorrichtung enthält eine Sammelleitung 21, eine dynamische Speichereinheit 22 mit direktem Zugriff, eine Fehlerkorrekturcodeprüf­ schaltung 23, eine Steuereinheit 24 für die Speichervor­ richtung und/oder die Fehlerkorrekturcodeprüfschaltung, eine Eingabedatenleitung 25, eine Prüfbiteingabedaten­ leitung 26, eine Ausgabedatenleitung 27 für die Speicher­ einrichtung und eine Prüfbitangabedatenleitung 28. In Fig. 3 sind weiterhin ein Statussignal 29 für die Fehlerkor­ rekturcodeprüfschaltung, ein Steuersignal 30 für die Fehlerkorrekturcodeprüfschaltung, ein Lese/Schreibsignal 31, ein Antwortsignal 32, eine Adressenleitung 33, eine Adressenleitung für den dynamischen Speicher mit direktem Zugriff und ein Lese/Schreibsignal 35 für die Speicherein­ heit dargestellt.

Fig. 4 zeigt das interne Schaltbild der Steuereinheit 24 für die die Speichereinheit prüfende Schaltung in Fig. 3. In Fig. 4 sind ein 1-Bit-Fehlerdetektorsignal 36 (ein Teil des Statussignals 29 für die Fehler­ korrekturcodeprüfschaltung), ein Statussignal 37 für den Auffrischungsbetrieb, ein Schreibsignal 38 für die dyna­ mische Speichereinheit mit direktem Zugriff (das dem Schreibsignal des Lese/Schreibsignals 35 für die Speicher­ einheit entspricht), ein Speicherschreibsignal 39 (das dem Schreibsignal des Lese/Schreibsignals 31 entspricht), eine Betriebszyklussteuerschaltung 40 für die Speichereinheit, UND-Glieder 41 A und 41 B, ODER-Glieder 42 A und 42 B und ein Speicherlesesignal 43 dargestellt (welches dem Lesesignal des Lese/Schreibsignals 31 entspricht).

Im folgenden wird die Arbeitsweise der in den Fig. 3 und 4 dargestellten Speichervorrichtung beschrieben.

Zunächst werden die in der dynamischen Speichereinheit 22 mit direktem Zugriff gespeicherten Daten auf ein Lese­ signal des Lese/Schreibsignals 31 über die Sammelleitung 21 ausgelesen.

Wenn das oben beschriebene Lesesignal und eine Adresse 33 der Steuereinheit 24 für die Speichereinheit und die Fehlerkorrekturcodeprüfschaltung eingegeben werden (die der Steuerung 8207 für einen dynamischen Speicher mit direktem Zugriff von Intel äquivalent ist), überträgt diese Steuereinheit 24 das Lese/Schreibsignal 35 für die Speichereinheit und die Adresse 34 für die dynamische Speichereinheit mit direktem Zugriff auf die dynamische Speichereinheit 22 mit direktem Zugriff (mit Fehlerkorrek­ turcode). Das hat zur Folge, daß die Daten, deren Adressen angezeigt sind, der Fehlerkorrekturcodeprüfschaltung 23 über die Ausgabedatenleitung 27 für die dynamische Speichereinheit mit direktem Zugriff und die Ausgabedaten­ leitung 28 für das Prüfbit (Fehlerkorrekturcodebit) geliefert werden. Danach wird eine Fehleridentifizierung an den Eingabedaten durch die Fehlerkorrekturcodeprüf­ schaltung 23 (die äquivalent der Fehleridentifizierungs­ und -korrektureinheit 8206 von Intel ist) unter Verwendung des Prüfbits durchgeführt. Wenn in den Eingabedaten ein 1-Bit-Fehler enthalten ist, wird das Statussignal 29 für die Fehlerkorrekturcodeprüfschaltung auf die Steuereinheit 24 für die Speichereinheit und die Fehlerkorrekturcode­ prüfschaltung übertragen, in der dieser 1-Bit-Fehler dann korrigiert wird. Anschließend werden die fehler­ korrigierten Eingabedaten und das Antwortsignal 32 auf die Sammelleitung 21 übertragen. Die Steuereinheit 24 für die Speichereinheit und die Fehlerkorrekturcodeprüfschaltung überträgt das Steuersignal 30 auf die Fehlerkorrekturcode­ prüfschaltung 23. Anschließend erzeugt die Fehlerkorrek­ turcodeprüfschaltung 23 das Prüfbit für die Korrekturdaten und gibt die Fehlerkorrekturprüfschaltung 23 dieses Prüfbit auf die Prüfbiteingabedatenleitung 26. Die Steuer­ einheit 24 liefert gleichfalls das Schreibsignal 35, durch das die Korrekturdaten auf der Eingabedatenleitung 25 und die Prüfbitdaten auf der Prüfbiteingabedatenleitung 26 an den entsprechenden Adressen der dynamischen Speicherein­ heit 22 mit direktem Zugriff eingeschrieben werden. Die Arbeit dieser Speichervorrichtung ist dann verrichtet, wenn das Einschreiben der Daten abgeschlossen ist.

Wenn der 1-Bit-Fehler nicht enthalten ist, dann werden die Daten auf die Sammelleitung 21 übertragen.

Da in der oben beschriebenen Weise ein dynamisches Spei­ cherelement mit direktem Zugriff (dynamischer Speicher mit direktem Zugriff DRAM) als Speichereinheit in der dynami­ schen Speichereinheit 22 verwandt wird, muß dieses Speicherelement aufgefrischt werden. Das Ziel der Auffri­ schung besteht darin, eine Verarmung der in der Speicher­ einheit gespeicherten Daten zu vermeiden. Im Auffri­ schungszyklus der Speichereinheit werden Zeilenadressen (RAS) und Spaltenadressen (CAS) erzeugt. Dementsprechend kann die Speichereinheit gelesen werden. Bei einer Speicherkapazität von 2 MByts werden einige zehn Sekunden benötigt, um den gesamten Speicherbereich innerhalb des Auffrischungszyklus zu lesen. Das erfolgt natürlich dazu, die Daten zu korrigieren und gleichfalls neu zu schreiben, wenn ein 1-Bit-Fehler in den Daten während des Lesevor­ gangs enthalten ist.

Im folgenden wird die Theorie der Schreibsignalerzeugung im Fall des 1-Bit-Fehlers beschrieben. Wenn das dynamische Speicherelement mit direktem Zugriff aufgefrischt wird, werden sowohl das Auffrischungsstatussignal 37 als auch das 1-Bit-Fehlerdetektorsignal 36 dem UND-Glied 41 A geliefert. Wenn der 1-Bit-Fehler festgestellt wird, wird das Ausgangssignal des UND-Gliedes 41 A an die ODER-Glieder 42 A und 42 B gelegt, so daß das Schreibsignal 38 für die dynamische Speichereinheit mit direktem Zugriff erzeugt wird und der interne Arbeitszyklus durch die Arbeits­ zyklussteuerschaltung 40 für die Speichereinheit verlän­ gert wird.

Während des Lesevorganges werden sowohl das Speicherlese­ signal 43 als auch das 1-Bit-Fehlerdetektorsignal 36 an das UND-Glied 41 B gelegt. Das Ausgangssignal des UND-Glie­ des 41 B liegt an den ODER-Gliedern 42 A und 42 B, wenn der 1-Bit-Fehler auftritt, was zur Folge hat, daß das Schreibsignal 38 für die dynamische Speichereinheit mit direktem Zugriff erzeugt wird und der interne Arbeits­ zyklus über die Arbeitszyklussteuerschaltung 40 für die Speichereinheit verlängert wird.

Während des Schreibvorganges liegt das Speicherschreib­ signal am ODER-Glied 42 A, so daß das Schreibsignal 38 erzeugt werden kann.

Die oben beschriebenen herkömmlichen Speichervorrichtungen haben jedoch die folgenden Nachteile.

Wenn bei der ersten herkömmlichen Speichervorrichtung, die in Fig. 1 und 2 dargestellt ist, die 1-Bit-Fehler­ diagnosedaten verarbeitet werden, arbeitet die Fehler­ korrekturcodeprüfschaltung unter normalen Bedingungen, selbst wenn andere 1-Bit-Daten als 1-Bit-Fehlerdiagno­ sedaten durch diese Prüfschaltung festgestellt werden. Da die Diagnosedaten einmal in die Speichereinheit einge­ schrieben werden und zum Diagnostizieren der Fehlerkorrek­ turcodeprüfschaltung gelesen werden, muß die Speicherein­ heit unter normalen Betriebsverhältnissen arbeiten.

Darüberhinaus muß beim Auftreten des Bitfehlers die Speichervorrichtung diagnostiziert werden, so daß das Gesamtsystem notwendigerweise immer dann unterbrochen wird, wenn der Bitfehler auftritt und somit der Betriebs­ wirkungsgrad des Gesamtsystems abnimmt.

Auch bei der zweiten herkömmlichen Speichervorrichtung, die in den Fig. 3 und 4 dargestellt ist, werden die Daten nach ihrer Korrektur neu geschrieben, wenn der 1-Bit-Feh­ ler während eines laufenden Lesevorganges der Speicher­ einheit auftritt. Das hat zur Folge, daß die Verarbei­ tungsgeschwindigkeit der Speichervorrichtung nicht nur beträchtlich verringert ist, sondern auch, daß eine komplizierte Steuerlogik für das Neuschreiben benötigt wird.

Durch die Erfindung soll eine Speichervorrichtung mit einer Zuverlässigkeits-, Verfügbarkeits- und Nutzbar­ keitsschaltung geschaffen werden, bei der insbesondere dann, wenn die Fehlerkorrekturcodeprüfschaltung diagnosti­ ziert wird, fehlerhafte Diagnosedaten der Fehlerkorrek­ turcodeprüfschaltung über eine Diagnosedatenumkehreinheit zum gleichzeitigen Umkehren von 1-Bit- oder Mehr-Bit-Daten eingegeben werden und bestätigt werden kann, ob die von der Fehlerkorrekturcodeschaltung beabsichtigte Fehleriden­ tifizierung bezüglich der Diagnosedaten zusammen mit der Fehlerinformation von der Fehlerkorrekturcodeprüfschaltung bewirkt wurde, wenn ein Bit-Fehler auftritt.

Durch die Erfindung soll weiterhin eine Speichervorrich­ tung mit einer Zuverlässigkeits-, Verfügbarkeits- und Nutzbarkeitsschaltung geschaffen werden, bei der der Schaltungsaufbau so ausgelegt ist, daß der Arbeits­ wirkungsgrad des gesamten Systems verbessert ist und unterschieden werden kann, ob das Speicherelement fehler­ haft ist oder ob die Fehlerkorrekturcodefunktion fehler­ haft ist.

Durch die Erfindung soll weiterhin eine Speichervorrich­ tung mit einer Zuverlässigkeits-, Verfügbarkeits- und Nutzbarkeitsschaltung geschaffen werden, bei der aufgrund der Tatsache, daß nur die Datenkorrektur erfolgt, selbst wenn ein 1-Bit-Fehler während des Lesevorgangs auftritt, die Geschwindigkeit der fortlaufenden Datenverarbeitung verbessert werden kann und die Hardwarekapazität verrin­ gert werden kann, da die logische Funktion zum Neuschrei­ ben der Daten fehlt.

Dazu ist die erfindungsgemäße Speichervorrichtung mit Zuverlässigkeits-, Verfügbarkeits- und Nutzbarkeits­ schaltung durch die folgenden Merkmale gekennzeichnet. 1-Bit-Daten oder Mehr-Bit-Daten werden frei in beliebige Bitdaten einer Speichereinheit umgewandelt, um die Ande­ rung der Daten zu analysieren, woraufhin die Daten gelesen werden. Wenn der Fehlerkorrekturcode geprüft wird, erfolgt eine Fehleridentifizierung für einen Syndromcode, der von der Fehlerkorrekturcodeprüfschaltung ausgegeben wird, wobei das Bit, das in der Datenbreite dem Fehler entspricht, decodiert wird. Unter Verwendung einer Dia­ gnoseeinheit für die Fehlerkorrekturcodefunktion und das Speicherelement wird unterschieden, ob das gesamte System normal arbeitet, das Speicherelement fehlerhaft ist oder die Fehlerkorrekturcodefunktion fehlerhaft ist. Das Neu­ schreiben wird dann unterbrochen, wenn während des Lesevorgangs der 1-Bit-Fehler auftritt, und das Neuschrei­ ben erfolgt nur dann, wenn der 1-Bit-Fehler während der Auffrischung auftritt.

Im folgenden werden anhand der zugehörigen Zeichnung besonders bevorzugte Ausführungsbeispiele der erfindungs­ gemäßen Speichervorrichtung mit Zuverlässigkeits-, Verfüg­ barkeits- und Nutzbarkeitsschaltung beschrieben. Es zeigen:.

Fig. 1 ein Blockschaltbild einer herkömmlichen Spei­ chervorrichtung mit Zuverlässigkeits-, Verfüg­ barkeits- und Nutzbarkeitsschaltung,

Fig. 2 das Schaltbild der Hauptschaltung der Fehler­ korrekturcodeprüfschaltung der in Fig. 1 darge­ stellten Speichervorrichtung,

Fig. 3 das Blockschaltbild einer weiteren herkömmli­ chen Speichervorrichtung mit Zuverlässigkeits-, Verfügbarkeits- und Nutzbarkeitsschaltung,

Fig. 4 das Schaltbild der Hauptschaltung der Fehler­ korrekturcodeprüfschaltung der in Fig. 3 darge­ stellten Speichervorrichtung,

Fig. 5 das Blockschaltbild eines ersten Ausführungs­ beispiels der erfindungsgemäßen Speichervor­ richtung,

Fig. 6 in einem Blockschaltbild den detaillierten Schaltungsaufbau der Diagnosedatenumkehr­ einheit, die in Fig. 5 dargestellt ist,

Fig. 7 eine Darstellung zur Erläuterung der Arbeits­ weise der in Fig. 6 dargestellten Schaltung,

Fig. 8 ein Blockschaltbild zur Erläuterung einer Prüfschaltungseinheit für die Speichereinheit und den Fehlerkorrekturcode gemäß eines zweiten Ausführungsbeispiels der Erfindung,

Fig. 9 das Blockschaltbild eines dritten Ausführungs­ beispiels der erfindungsgemäßen Speicher­ vorrichtung mit Zuverlässigkeits-, Verfügbar­ keits- und Nutzbarkeitsschaltung und

Fig. 10a und 10b Flußdiagramme zur Erläuterung der Arbeits­ weise der in Fig. 9 dargestellten Spei­ chervorrichtung.

Fig. 5 und 6 zeigen schematische Blockschaltbilder eines ersten Ausführungsbeispiels der erfindungsgemäßen Spei­ chervorrichtung mit Zuverlässigkeits-, Verfügbarkeits- und Nutzbarkeitsschaltung, während Fig. 7 eine Darstellung zur Erläuterung der Arbeitsweise der Speichervorrichtung zeigt. Die in Fig. 5 dargestellte Speichervorrichtung umfaßt eine Speichereinrichtung 51 mit Fehler­ korrekturcode, ein Adressenregister 52, eine Fehlerkorrek­ turcodeprüfschaltungseinheit 53 und ein Hammingcodere­ gister 54, deren Schaltungsanordnung sehr ähnlich der Anordnung bei der herkömmlichen Speichervorrichtung ist. Zwischen der Speichereinheit 51 und dem Adressenregister 52 ist gleichfalls eine einen Fehlerkorrekturcode erzeu­ gende Schaltung 55 vorgesehen, während eine Diagnose­ datenumkehreinheit 56 zwischen der Speichereinheit 51 und der Fehlerkorrekturcodeprüfeinheit 53 liegt. Die Fehler­ korrekturcodeprüfeinheit 53 enthält ein Syndromregister 57 und ein Statusregister 58 für eine +1BE-Information (=1-Bit-Fehler-Information) und eine +2BE-Information (=2-Bit-Fehler-Information).

Der Schaltungsaufbau der Diagnosedatenumkehreinheit 56 wird im folgenden im einzelnen anhand von Fig. 6 beschrieben. Wie es in Fig. 6 dargestellt ist, ist die Diagnosedatenumkehreinheit 56 aus einem Testschalter 56 A, einer DT-Eingabehalteschaltung 56 B zum Verriegeln der DT-Eingabe auf ein Haltesignal ansprechend, einem Gültig­ keitswählgatter 56 C für das Ausgangssignal der Schaltung 56 D und einem Exklusiv-ODER-Glied 56 D aufgebaut, an dem die MD-Eingangs- und DT-Eingangsdaten liegen, um die MDT-Daten auszugeben. Das Wählgatter 56 C steuert die Gültigkeit oder Ungültigkeit der Ausgabedaten der DT-Ein­ gabe-Halteschaltung 56 B.

Es sei darauf hingewiesen, daß im Wählgatter 56 C die Ausgabedaten der DT-Eingabe-Halteschaltung 56 B gültig sind, wenn der Testschalter 56 A geschlossen ist, wohinge­ gen die Ausgabedaten der DT-Eingabe-Halteschaltung 56 B ungültig sind, denn der Testschalter 56 A geöffnet ist.

In Fig. 7 ist der Status der Ausgabedaten MDT des Exklusiv-ODER-Gliedes 56 D nach Maßgabe der Stellung des Testschalters 56 A und der Verhältnisse auf der DT-Daten­ leitung dargestellt.

Im folgenden wird die Arbeitsweise beschrieben. Die Daten werden einmal der den Fehlerkorrekturcode erzeugenden Schaltung 55 entsprechend den Adressen eingegeben, die durch das Adressenregister 52 festgelegt werden, und der Fehlerkorrekturcode wird den Eingabedaten zugegeben. Die Eingabedaten mit dem Fehlerkorrekturcode werden in der Speichereinheit 51 gespeichert. Bei einem normalen Daten­ lesevorgang erreichen die Daten von der Speichereinheit 51 die Diagnosedatenumkehreinheit 56. Da der Testschalter 56 A offen bleibt, werden die Ausgabedaten der Speichereinheit 51 direkt der Fehlerkorrekturcodeprüfschaltung 53 einge­ geben, um den Fehlerkorrekturcode der Eingabedaten zu prüfen. Die Fehlerkorrekturcodeprüfschaltung 53 erzeugt das +1BE-Signal und gleichzeitig Korrekturdaten, wenn ein 1-Bit-Fehler auftritt. Wenn ein 2-Bit-Fehler auftritt, erzeugt die Fehlerkorrekturcodeprüfschaltungseinheit 53 das +2BE-Signal und gleichfalls die Daten ohne jede Korrektur.

Was die Diagnose der Fehlerkorrekturcodeprüfschaltung 53 anbetrifft, so erreichen die Daten von der Speichereinheit 51 die Diagnosedatenumkehreinheit 56. In dieser Phase wird der Testschalter 56 A geschlossen. Die Eingabedaten DT werden um 1 Bit in "1" umgekehrt und dann in der DT-Eingabehalteschaltung 56 B verriegelt. Das hat zur Folge, daß nur das Eingabedatenbit der Fehlerkor­ rekturcodeprüfschaltungseinheit, das dem obigen einen Bit entspricht, zu den umgekehrten Ausgabedaten der Speicher­ einheit 51 wird (wenn das Datenbit gleich "1" ist, dann sind die Ausgabedaten gleich "0" und umgekehrt). Diesen Arbeitsvorgängen entsprechend identifiziert die Fehlerkor­ rekturcodeprüfschaltungseinheit 53 den 1-Bit-Fehler und erzeugt die Schaltungseinheit 53 die Korrekturdaten, während sie das +1BE-Signal erzeugt. Darüber hinaus erzeugt die Schaltungseinheit 53 den Hammingcode und den Syndromcode. Der Hammingcode und der Syndromcode werden im Hammingcoderegister 54 und dem Syndromcoderegister 57 jeweils gespeichert. Unter diesen Umständen kann eine Identifizierung insofern erfolgen, als die Fehlerkorrek­ turcodeprüfschaltungseinheit 53 unter Berücksichtigung der obigen Information feststellt, welche Bitdaten fehlerhaft sind.

Die Fehlerkorrekturcodeprüfschaltungseinheit 53 führt den Prüfvorgang für Mehr als 2-Bit-Fehler ähnlich wie den für den 1-Bit-Fehler durch. Danach identifiziert sie den 2-Bit-Fehler und erzeugt sie das +2BE-Signal, wobei Fig. 7 die Verhältnisse des MDT-Ausgabesignals für den Fall zeigt, daß der Testschalter 56 A in der Schaltung von Fig. 6 an- und ausgeschaltet ist.

Bei dem oben beschriebenen bevorzugten Ausführungsbeispiel war der Testschalter 56 A als Hardwareeinrichtung darge­ stellt, er kann jedoch auch dadurch realisiert werden, daß ein Signal benutzt wird, das unter der Steuerung einer Software durch das Register verriegelt wird.

Das Eingangssignal des Gültigkeitswählgatters 56 C der DT-Eingabehalteschaltung 56 B wurde darüber hinaus bei dem vorhergehenden Ausführungsbeispiel als das DT-Signal benutzt, das durch die DT-Eingabehalteschaltung 56 B verriegelt wird. Dieses Signal kann jedoch direkt dem Wählgatter 56 C über eine Hardware, beispielsweise einen Schalter, eingegeben werden.

Im folgenden wird anhand von Fig. 8 ein zweites bevorzug­ tes Ausführungsbeispiel der Erfindung näher beschrieben.

Bei der herkömmlichen, in Fig. 3 und 4 dargestellten Speichervorrichtung wurden einige Verbesserungen vorgenom­ men.

Da in Fig. 8 die Bauteile 36 bis 40 Schaltungsbauteilen von Fig. 4 ähnlich oder gleich sind, werden sie nicht nochmals im einzelnen beschrieben. Wie es in Fig. 8 dargestellt ist, enthält die Steuereinheit 60 für die Speichereinheit und die Fehlerkorrekturcodeprüfschaltung ein UND-Glied 61 und ein ODER-Glied 62.

Dieses zweite bevorzugte Ausführungsbeispiel der Erfindung arbeitet in der folgenden Weise.

Bei der bekannten, in Fig. 3 dargestellten Vorrichtung erfolgt die 1-Bit-Fehlerdatenkorrektur dann, wenn der 1-Bit-Fehler durch die Fehlerkorrekturcodeprüfschaltung 23 während des Lesevorgangs festgestellt wird. Bei dem zweiten bevorzugten Ausführungsbeispiel der Erfindung werden diese Korrekturdaten nicht neu in die Speicherein­ heit eingeschrieben, was ein Merkmal des zweiten Ausfüh­ rungsbeispiels darstellt. Die übrigen Arbeitsvorgänge sind die gleichen wie bei der herkömmlichen Speichervorrich­ tung.

D. h., daß während der Auffrischung das Auffrischungs­ statussignal 37 und das 1-Bit-Fehlerdetektorsignal 36 am UND-Glied 61 liegen. Beim Auftreten des 1-Bit-Fehlers liegt das Ausgangssignal des UND-Glieds 61 an der Arbeitszyklussteuerschaltung 40 für die Speichervor­ richtung und am ODER-Glied 62. Auf den Empfang des Eingangssignals vom UND-Glied 61 erlaubt die Arbeitszy­ klussteuerschaltung 40 eine Verlängerung des internen Zyklus zum Schreiben der Korrekturdaten. Das ODER-Glied 62 erzeugt ein Schreibsignal 38 für die dynamische Speicher­ einheit mit direktem Zugriff, um die Korrekturdaten zu schreiben. Während des Schreibvorgangs wird auch ein Speicherschreibsignal 39 an das ODER-Glied 62 gelegt, das das Schreibsignal 38 für die dynamische Speichereinheit mit direktem Zugriff erzeugt.

Bei dem bevorzugten Ausführungsbeispiel wird der Tatsache Aufmerksamkeit geschenkt, daß die Auffrischung notwendi­ gerweise dann notwendig ist, wenn ein dynamisches Spei­ cherelement mit direktem Zugriff verwendet wird. D. h., daß die Zeilenadresse RAS und die Spaltenadresse CAS der Speichereinheit (Speicherkapazität: 2 MByt) während des Wiederauffrischungszyklus geliefert werden, so daß der Lesevorgang bezüglich der entsprechenden Adressen ausge­ führt wird. Dementsprechend kann der Lesevorgang bezüglich des gesamten Speicherbereiches der Speichereinheit inner­ halb einiger zehn Sekunden durch Verwendung des Wiederauf­ frischungsbetriebs durchgeführt werden. Wenn der 1-Bit- Fehler infolge des Lesevorgangs im Wiederauffrischungszy­ klus auftritt, werden die fraglichen Daten korrigiert und danach neu an der Leseadresse eingeschrieben.

Das hat zur Folge, daß eine Korrektur an einem 1-Bit-Feh­ ler in der Speichereinheit innerhalb einiger zehn Sekunden abgeschlossen werden kann. Das Hauptziel der Anwendung des Fehlerkorrekturcodebits besteht darin, Softwarefehler eines Speicherelements zu vermeiden. Nach den letzten technischen Daten liegt die gegenwärtige Softwarefehler­ rate pro Stück eines Speicherelements in der Größenordnung von 550 Fit (dynamischer Speicher mit direktem Zugriff DRAM mit 256 K). Selbst wenn dann 100 Speicherelemente verwendet werden, ist die Wahrscheinlichkeit des Auftre­ tens eines 1-Bit-Fehlers außerordentlich gering, bei­ spielsweise annähernd einmal in zwei Jahren. D. h., daß der 1-Bit-Fehler zu irgendeinem willkürlichen Zeitpunkt innerhalb von zwei Jahren auftreten kann.

Als Folge der Verbesserungen in der Arbeit des Speicher­ elements kann ein 1-Bit-Fehleridentifizierung nur im Auffrischungszyklus bewirkt werden und können die Daten für das erneute Einschreiben korrigiert werden.

Es versteht sich, daß ähnliche Vorteile dann erhalten werden können, wenn die Speichereinheit in mehrere Speicherbereiche unterteilt ist. D. h., daß ähnliche günstige Ergebnisse in einer Speichervorrichtung erzielt werden können, in der ein unterteilter Speicherbereicht im Auffrischungszyklus gelesen wird, während die restlichen Speicherbereiche nur RAS-(Verfügbarkeit, Zuverlässigkeit, Nutzbarkeit) aufgefrischt werden.

Im folgenden wird anhand der Fig. 9 und 10 ein drittes Ausführungsbeispeil der erfindungsgemäßen Speichervor­ richtung mit Zuverlässigkeits-, Verfügbarkeits- und Nutz­ barkeitsschaltung beschrieben.

In Fig. 9 sind eine Sammelleitung 71 zum Ubertragen der Information, eine Diagnoseeinheit 72 für die Fehler­ korrekturcodefunktion und das Speicherelement, ein 1-Bit- Fehlerregister 73, eine Speichereinheit 74 mit Fehlerkor­ rekturcodebit, eine Fehlerkorrekturcodeeinheit 75, eine Fehlerkorrekturcodediagnodeeinheit 76 und ein 2-Bit-Feh­ ler-Statussignalgenerator 77 dargestellt.

In den Fig. 10a und 10b sind Flußdiagramme zur Erläuterung heit 72 für die Fehlerkorrekturcodefunktion und das Speicherelement damit, in einem bestimmten periodischen Zyklus den Inhalt des 1-Bit-Fehlerregisters 73 der Speichervorrichtung über die Sammelleitung 71 zu lesen, wie es im Flußdiagramm von Fig. 10a im Schritt ST-1 dargestellt ist. Im nächsten Schritt ST-2 wird die Anzahl der Bit-Fehler addiert. Danach wird eine Fehlerrate λ _c aus einem addierten Wert der Systembetriebszeit (Schritt ST-3) sowie der addierten Anzahl der 1-Bit-Fehler (Schritt ST-2) berechnet. Im folgenden Schritt ST-5 wird eine Softwarefehlerrate (λ _s) der Speichereinheit mit der obigen Fehlerrate (λ _c) verglichen. Wenn die Softwarefeh­ lerrate (λ _s) größer als die Fehlerrate (λ _c) ist, gibt die Diagnoseeinheit 72 für die Fehlerkorrekturcodefunktion und das Speicherelement Befehle zur Fehlerkorrekturcode­ diagnoseeinheit 76 aus und erfolgt anschließend eine Beurteilung der Funktion der Fehlerkorrekturcodeeinheit 25 der Speichereinheit (Schritt ST-6).

Die Fehlerkorrekturcodediagnoseeinheit 76 hat beispiels­ weise die Funktion, die in die Speichervorrichtung (1. Ausführungsbeispiel) mit Zuverlässigkeits-, Verfügbar­ keits- und Nutzbarkeitsschaltung eingeschriebenen Daten zu diagnostizieren, wohingegen die Fehlerkorrekturcodeeinheit 75 die Funktion hat, die in die Speichervorrichtung (2. Ausführungsbeispiel) mit Zuverlässigkeits-, Verfügbar­ keits- und Nutzbarkeitsschaltung eingeschriebenen Daten zu diagnostizieren. Die Fehlerkorrekturcodediagnoseeinheit 76 kehrt insbesondere zwangsweise 1-Bit- oder 2-Bit-Daten der Ausgabedaten der Speichereinheit 74 um, die der Fehlerkor­ rekturcodeeinheit 75 eingegeben werden. Diese Fehlerkor­ rekturcodeeinheit 75 erzeugt den Hammingcode und den Syndromcode, korrigiert den 1-Bit-Daten-Fehler, schreibt die Korrekturdaten neu und nimmt Mehr-als-2-Bit-Fehler wahr.

Dann werden der Inhalt des Hammingcodes und des Syndrom­ codes, der von der Fehlerkorrekturcodeeinheit 75 berechnet wird, der Inhalt der Daten und der Inhalt des 1-Bit-Feh­ lers sowie des 2-Bit-Fehlers so diagnostiziert, daß die Funktionen der 1-Bit-Fehlerkorrektur, der 2-Bit-Fehler­ identifizierung und der Erzeugung des Hammingcodes und gleichfalls des Syndromcodes bestätigt werden, was zur Folge hat, daß diagnostiziert wird, ob die Fehlerkorrek­ turcodeeinheit 75 normal oder nicht normal arbeitet.

Wenn somit die Fehlerkorrekturcodeeinheit 75 normal arbeitet, dann ist ein Hardware-Fehler des Speicherele­ ments aufgetreten. Andernfalls kann die Fehlerkorrektur­ codeeinheit 75 fehlerhaft sein.

Wenn der 2-Bit-Fehler auftritt, wird ein Unterbrechungs­ signal in der in Fig. 10 (b) dargestellten Weise über die Sammelleitung (71) auf die Diagnoseeinheit 72 für die Fehlerkorrekturcodefunktion und das Speicherelement über­ tragen (Schritt ST-7). Danach fordert die Diagnoseeinheit 72 für die Fehlerkorrekturcodefunktion und das Speicher­ element von der Fehlerkorrekturcodediagnoseeinheit 76, die Fehlerkorrekturcodeeinheit 75 zu diagnostizieren (Schritt ST-8). Dann wird beurteilt, ob die Fehlerkorrekturcodeein­ heit 75 normal arbeitet oder nicht (Schritt ST-9). Das Diagnoseverfahren dieses 2-Bit-Fehlers ist das gleiche wie beim 1-Bit-Fehler. Wenn im Flußdiagramm von Fig. 10 (b) das Diagnoseergebnis normal ist, dann kann die Hardware des Speicherelements fehlerhaft sein (Schritt ST-11). Da der 2-Bit- Fehler dem Ausfall des gemeinsamen oder zentralen Codes gleichkommt und die Wahrscheinlichkeit des Auftretens des 2-Bit-Fehlers verglichen mit dem 1-Bit-Feh­ ler sehr gering ist, sollte diese Situation als ein Speicher- Hardware-Fehler angesehen werden.

Die Softwarefehlerrate gibt andererseits eine Zufalls­ fehlerrate als inhärenten Fehler wieder, der zu einem Speicherelement gehört und aus der Herstellung des Speicherelements stammt. Dieser Fehler kann durch die Alphastrahlen beeinflusst werden, die in den Speicher­ materialien enthalten sind. Das heißt mit anderen Worten, daß die Rate dieses Fehlers zu irgendeinem Zeitpunkt konstant wird.

Es ist ersichtlich, daß die Diagnoseeinheit 72 für die Fehlerkorrekturcodefunktion und das Speicherelement mit­ tels einer Hardware oder einer Software vorgesehen werden kann.

Statt des 1-Bit-Fehlerregisters kann weiterhin ein 1-Bit- Fehlerzähler verwendet weden und der 2-Bit-Fehler­ statussignalgenerator kann durch ein 2-Bit-Fehlerregister ersetzt werden.

Bei dem oben beschriebenen Ausführungsbeispiel der Erfin­ dung war die Diagnosedatenumkehreinheit zwischen dem Ausgang der Speichereinheit und der Fehlerkorrektur­ codeprüfschaltung vorgesehen. Daher wird keine Schreibzeit benötigt, wenn die Daten während der Diagnose in die Speichereinheit geschrieben werden. Da darüber hinaus die Bitzahl sowie die Bitposition der Daten frei für dia­ gnostische Zwecke modifiziert werden können, wenn einmal ein Bitfehler auftritt, kann eine Zuverlässigkeits-, Verfügbarkeits- und Nutzbarkeitsschaltung der Speichervor­ richtung mit höherem Wirkungsgrad und höherer Funktion verwirklicht werden.

Gemäß der Erfindung dient die Diagnoseeinheit für die Fehlerkorrekturcodefunktion und das Speicherelement dazu, Fehler des Datenverarbeitungssystems mit der Speicherein­ heit zu diagnostizieren und kann dann ein Fehlerbeurtei­ lungskriterium geschaffen werden, so daß aufgrund dieses Kriteriums beurteilt werden kann, ob die Hardware des Speicherelements oder die Fehlerkorrekturcodeeinheit fehlerhaft ist. Folglich können unerwünschte Systemausfäl­ le vermieden werden und kann daher die Systemverfügbarkeit beträchtlich verbessert werden.

Da darüber hinaus kein Neueinschreiben der Daten während des Lesevorgangs erfolgt, selbst wenn der 1-Bit-Fehler auftritt, kann die Datenverarbeitungsgeschwindigkeit der Speichervorrichtung auf einem höheren Wert gehalten werden und kann die Anzahl der Hardwarebausteine verringert werden, was zu einer Speichervorrichtung mit niedrigen Kosten führt.

Claims (10)

1. Speichervorrichtung mit einer Zuverlässigkeits-, Ver­ fügbarkeits- und Nutzbarkeitsschaltung sowie einer Speichereinheit zum Speichern von Daten, denen ein Fehlerkorrekturcode beigefügt ist, und einer Fehler­ korrekturcodeprüfschaltung zum Feststellen eines 1-Bit- oder eines Mehr-als-2-Bit-Fehlers, der in den Daten enthalten ist, die von der Speichereinheit gelesen werden, gekennzeichnet durch eine Diagnose­ daten-Umkehreinheit (56), die zwischen die Speicher­ einheit (51) und die Fehlerkorrekturcodeprüfschaltung (53) geschaltet ist, um eine Fehlerart bezüglich der Fehlerkorrekturcodeprüfschaltung (53) und der Spei­ chereinheit (51) dadurch zu diagnostizieren, daß die von der Speichereinheit (51) während des Prüfvorgangs durch die Fehlerkorrekturcodeprüfschaltung (53) gele­ senen Daten in Diagnosedaten umgekehrt werden.

2. Speichervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Diagnosedaten-Umkehreinheit (56) die Daten in die Diagnosedaten dadurch umkehrt, daß sie gleichzeitig die von der Speichereinheit (51) gele­ senen Daten in 1-Bit-Daten oder in Mehr-als-2-Bit-Da­ ten umkehrt.

3. Speichervorrichtung nach Anspruch 1, dadurch gekenn­ zeichnet, daß die Diagnosedaten-Umkehreinheit (56) einen Testschalter (56 A), eine Dateneingabe-Hal­ teschaltung (56 B), die die Daten auf ein Haltesignal ansprechend verriegelt, ein Gültigkeitswählgatter (56 C), das wahlweise die Gültigkeit und die Ungültig­ keit der Ausgabedaten der Dateneingabe-Halteschaltung (56 B) steuert, und ein Exklusiv-ODER-Glied (56 D) enthält, das ein nach der ODER-Funktion verknüpftes Signal zwischen einem Moduseingang und dem Datenein­ gang erzeugt.

4. Speichervorrichtung mit einer Zuverlässigkeits-, Ver­ fügbarkeits- und Nutzbarkeitsschaltung sowie einer Speichereinheit für Daten mit Fehlerkorrekturcode, einer Fehlerkorrekturcodeprüfschaltung zum Feststellen eines Fehlers, der in den Daten enthalten ist, die von der Speichereinheit gelesen werden und einer Steuer­ einheit für die Speichereinheit und die Fehlerkorrek­ turcodeprüfschaltung zum Steuern der Speichereinheit und der Fehlerkorrekturprüfschaltung, dadurch gekenn­ zeichnet, daß die Speichereinheit aus einem dyna­ mischen Speicherelement mit direktem Zugriff besteht, die Speichereinheit ein Auffrischungsstatussignal (37), durch das ein Lesevorgang während der Auf­ frischung durchgeführt wird, der Steuereinheit (60) für die Speichereinheit und die Fehlerkorrektur­ prüfschaltung liefert, dann, wenn ein 1-Bit-Fehler durch die Fehlerkorrekturcodeprüfschaltung aus den Ausgabedaten der Speichereinheit festgestellt wird, Korrekturdaten an der entsprechenden Adresse des dynamischen Speicherelements mit direktem Zugriff neu geschrieben werden und nur der 1-Bit-Fehler während eines anderen Lesevorgangs als der Auffrischung korrigiert wird, und eine Arbeitszyklussteuerschaltung (40) für die Speichervorrichtung in der Steuereinheit (60) für die Speichereinheit und die Fehlerkorrektur­ codeprüfschaltung enthalten ist, wobei das Auf­ frischungsstatussignal (37) der Speichereinheit und ein 1-Bit-Fehler-Detektorsignal (36) von der Fehler­ korrekturcodeprüfschaltung über ein UND-Glied (61) an der Arbeitszyklussteuerschaltung (40) liegen.

5. Speichervorrichtung nach Anspruch 4, dadurch gekenn­ zeichnet, daß die Steuereinheit (60) für die Speicher­ einheit und die Fehlerkorrekturcodeprüfschaltung neben dem UND-Glied (61) und der Arbeitszyklussteuer­ schaltung (40) ein ODER-Glied (62) enthält, das das Ausgangssignal des UND-Glieds (61) und ein Speicher­ schreibsignal (39) während des Schreibvorgangs an der Speichereinheit nach der ODER-Funktion verknüpft, um ein Schreibsignal für die Speichereinheit zu erzeugen.

6. Speichervorrichtung mit einer Zuverlässigkeits-, Ver­ fügbarkeits- und Nutzbarkeitsschaltung, gekennzeichnet durch eine Datensammelleitung (71) zum Ubertragen der verschiedenen Daten in der Speichervorrichtung, eine Speichereinheit (74) zum Speichern von Daten mit Fehlerkorrekturcode, eine Fehlerkorrekturcodeeinheit (75), die über ein 1-Bit-Fehler-Register (73) und einen 2-Bit- oder Mehr-Bit-Fehlerstatussignalgenerator (77) mit der Datensammelleitung (71) verbunden ist, um die Fehler im Fall eines 1-Bit-Fehlers zu korrigieren und die Fehler wahrzunehmen, die in der Speicher­ vorrichtung auftreten, indem zwangsweise 1-Bit- oder Mehr-als-2-Bit-Daten der Ausgabedaten der Speicherein­ heit (74) umgekehrt werden, eine Fehlerkor­ rekturcodediagnoseeinheit (76), die zwischen die Fehlerkorrekturcodeeinheit (75) und die Speicherein­ heit (75) geschaltet ist, um ungewöhnliche Ausgangs­ daten der Speichereinheit (74) zu diagnostizieren, indem die Ausgabedaten der Speichereinheit (74) aufgenommen werden und um die Ergebnisse der Diagnose der Fehlerkorrekturcodeeinheit (75) zu liefern, und eine Diagnoseeinheit (72) für die Fehlerkorrektur­ codefunktion und das Speicherelement, die mit der Datensammelleitung (71) verbunden ist, um zu dia­ gnostizieren, ob die Fehlerkorrekturcodefunktion der Fehlerkorrekturcodeeinheit (75) fehlerhaft arbeitet oder nicht und ob das Speicherelement, das die Speichereinheit (74) bildet, fehlerhaft ist oder nicht, indem die verschiedenen Funktionen der 1-Bit- Fehlerkorrektur durch die Fehlerkorrekturcodeeinheit (75), der Wahrnehmung eines 2-Bit-Fehlers, der Ham­ ming-Kode-Erzeugung und der Syndromcodeerzeugung auf der Grundlage des Ergebnisses der Diagnose durch die Fehlerkorrekturcodediagnoseeinheit (76) bestätigt wer­ den.

7. Speichervorrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß die Diagnoseeinheit (72) für die Fehlerkorrekturcodefunktion und das Speicherelement eine Informationsleseeinrichtung zum Lesen der Infor­ mation des 1-Bit-Fehlerregisters (73), die zwischen die Fehlerkorrekturcodeeinrichtung (75) und die Sam­ melleitung (71) geschaltet ist, eine Meßeinrichtung zum Addieren der Anzahl, in der der 1-Bit-Fehler auftritt, und zum Messen der Systembetriebszeit und eine Recheneinrichtung zum Berechnen einer Fehlerrate im System umfaßt, wobei während eines Vergleiches der durch die Recheneinrichtung berechneten Fehlerrate mit einer vorgegebenen Softwarefehlerrate des Speicher­ elements (74) das System als normal für den Fall diagnostiziert wird, daß die Fehlerrate kleiner als die Softwarefehlerrate ist, wohingegen eine Beurtei­ lung erfolgen kann, ob die Funktion der Fehlerkorrek­ turcodeeinheit (75) fehlerhaft ist oder ob die Hardware des Speicherelements (74) fehlerhaft ist, in dem die Funktion der Fehlerkorrekturcodeeinheit (75) mittels der Fehlerkorrekturcodediagnoseeinheit (76) diagnostiziert wird, wenn die Fehlerrate größer als die Softwarefehlerrate ist.

8. Speichervorrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß die Diagnoseeinheit (72) für die Fehlerkorrekturcodefunktion und das Speicherelement diagnostizieren kann, ob die Fehlerkorrekturcode­ einheit (75) fehlerhaft ist oder ob das Speicherele­ ment fehlerhaft ist, und zwar unter der Bedingung, daß dann, wenn 2-Bit- oder Mehr-Bit-Fehler von der Fehlerkorrekturcodeeinheit (75) auftreten, das Signal vom 2-Bit-Fehlerstatussignalgenerator (77) von der Diagnoseeinheit (72) für die Fehler­ korrekturcodefunktion und das Speicherelement empfan­ gen wird.

9. Speichervorrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß statt des 1-Bit-Fehlerregisters (73) ein 1-Bit-Fehlerzähler zwischen die Datensammelleitung (71) und die Fehlerkorrekturcodeeinheit (75) geschal­ tet ist.

10. Speichervorrichtung nach Anspruch 6, dadurch gekenn­ zeichnet, daß statt des 2-Bit- oder Mehr-Bit-Status­ signalgenerators (77) ein 2-Bit- oder Mehr-Bit-Fehler­ register zwischen die Datensammelleitung (71) und die Fehlerkorrekturcodeeinheit (75) geschaltet ist.