DE3111447C2 - - Google Patents

Description

Die Erfindung betrifft eine Fehleranzeigeschaltung für eine Speicheranordnung nach dem Oberbegriff des Anspruchs 1.

Datenverarbeitungsanlagen, die selektiv Bytes in eine Speicherstelle mit mehreren Bytes einschreiben, sind bekannt. Beispielsweise ist in der US-PS 40 45 781 eine solche Anlage beschrieben. Dort wird die Verwendung von Steuersignalen und der beiden niedrigststelligen Bits der Adresse zum selektiven Einschreiben von Bytes in eine Speicherstelle erläutert, die durch die restlichen Bits der Adresse adressiert wird. Weiterhin wird in der genannten Patentschrift erläutert, daß diese Signale decodiert und durch einen Schreibdecoder zusammen mit Paritätsbits zum Speichersystem übertragen werden können, um die Anzeige von Fehlern zu ermöglichen, die durch eine fehlerhafte Funktion des Speichersystems verursacht werden. Wenn ein falsches Byte eingeschrieben wird und unentdeckt bleibt, so hat dies schwerwiegende Folgen für Datenverarbeitungsanlagen. In einer Datenverarbeitungsanlage hoher Zuverlässigkeit muß die Möglichkeit bestehen festzustellen, daß ein falsches Byte eingeschrieben ist.

Eine Feststellung von Fehlern im Adressendecoder mit Hilfe modifizierter Paritätsbits ist bekannt aus der Druckschrift IBM-TDB, April 1970, Seite 1916. Bekannt ist auch die Feststellung von Fehlern, die das Einschreiben nicht adressierter Bytes mit Hilfe einer Kombination von Paritätsbits verursachen (IBM-TDB, Mai 1975, Seite 3736).

Der Erfindung liegt die Aufgabe zugrunde, auftretende Fehler im Schreibadressendecoder und solche, die das Einschreiben nicht adressierter Bytes verursachen, auf einfachere Weise und mit hoher Sicherheit zu vermeiden. Die Lösung der Aufgabe ist im Patentanspruch 1 gekennzeichnet.

Entsprechend der Erfindung wird also das Einschreiben ungewählter Bytes durch die Erzeugung von Prüfbits angezeigt, derart, daß die Bits jedes einzuschreibenden Bytes eine vorbestimmte arithmetische oder logische Beziehung und die Bits jedes nicht einzuschreibenden Bytes eine andere als die vorbestimmte Beziehung besitzen. Wenn irgendein Byte eingeschrieben wird, dessen Bits die vorbestimmte Beziehung nicht be­ sitzen, ist ein Fehler aufgetreten, und es wird ein Spei­ cherschreibfehlersignal erzeugt. Ein Prozessor erzeugt ein Multibyte-Datenwort, in dem jedes Byte Daten- und Prüfbits aufweist, ferner Byteschreibsignale, die die einzuschrei­ benden Bytes definieren, und Adressensignale, die Speicher­ datenwortstellen definieren. Ein auch als Codierer bekannter Prüfbitgenerator im Prozessor erzeugt die Prüfbits für je­ des Byte so, daß die Bits jedes für das Einschreiben gewähl­ ten Bytes eine vorbestimmte arithmetische oder logische Be­ ziehung besitzen, und die Bits jedes nicht für das Ein­ schreiben gewählten Bytes eine andere als die vorbestimmte Beziehung haben. Ein Steuerdecoder erzeugt unter Ansprechen auf die Byteschreibsignale für jedes einzuschreibende Byte ein Schreibsteuersignal. Eine Speicheranordnung speichert unter Ansprechen auf die Adressensignale und eines der Schreibsteuersignale ein Byte in die gewählte Wortstelle ein. Eine der Speicheranordnung zugeordnete Paritätsprüf­ schaltung prüft jedes der Bytes eines Multibyte-Datenworts. Sie erzeugt ein erstes Ausgangssignal für jedes Byte, das die vorbestimmte Beziehung besitzt, und ein zweites Aus­ gangssignal für jedes Byte, das eine andere als die vorbe­ stimmte Beziehung besitzt. Für jedes Byte vergleicht ein Komparator die Ausgangssignale des Schreibdecoders und der Paritätsprüfschaltung und erzeugt ein Paritätsfehlersignal für jedes Byte, dem ein Schreibsteuersignal und ein zweites Ausgangssignal zugeordnet ist.

Ein weiteres Merkmal der Erfindung besteht darin, daß eine vom Einschreiben eines ungewählten Bytes herrührende Fehl­ funktion des Speichers durch eine Lesefehlerschaltung fest­ gestellt wird, die der Prüfschaltung zugeordnet ist und ein Lese-Paritätsfehlersignal erzeugt, wenn der Prozessor das fehlerhaft eingeschriebene Byte liest. Die Prüfschaltung prüft außerdem die Bytes von aus dem Speicher gelesenen Wör­ tern und erzeugt ein erstes Ausgangssignal für jedes Byte, dessen Bits die vorbestimmte Beziehung besitzen. Da nur Bytes mit der vorbestimmten Beziehung in den Speicher hätten einge­ schrieben werden sollen, muß jedes Byte, für das kein erstes Ausgangssignal erzeugt wird, fehlerhaft eingeschrieben worden sein. Die Lesefehlerschaltung erzeugt das Lese-Paritätsfeh­ lersignal, wenn ein Byte gelesen und das erste Ausgangssignal nicht erzeugt wird.

Zweckmäßig weist der auch als Codierer bekannte Prüfbitgene­ rator eine Decodierschaltung und eine Vielzahl von Paritäts­ generatorschaltungen auf, wobei jede Generatorschaltung einem Byte des Datenwortes zugeordnet ist. Die Decodierschaltung decodiert die Byteschreibsignale und überträgt ein Ausgangs­ signal zu derjenigen Generatorschaltung, welche jedem einzu­ schreibenden Byte zugeordnet ist. Jede Paritätsgenerator­ schaltung erzeugt die vorbestimmte Beziehung zwischen Daten- und Prüfbits durch Lieferung der richtigen Prüfbits, wenn das Ausgangssignal vorhanden ist, und erzeugt eine andere als die vorbestimmte Beziehung, wenn das Ausgangssignal nicht vorhanden ist.

Nachfolgend wird die Erfindung anhand der Zeichnungen be­ schrieben. Es zeigt

Fig. 1 das Blockschaltbild für ein Beispiel einer Datenverarbeitungsanlage, die eine Schaltung nach der Erfindung enthält;

Fig. 2 ein Blockschaltbild mit weiteren Einzelheiten der Codiererschaltung nach Fig. 1;

Fig. 3 das Blockschaltbild der in Fig. 1 verwendeten Schreibprüfschaltung;

Fig. 4 das Blockschaltbild des in Fig. 1 verwendeten Speichersystems.

Ein Ausführungsbeispiel für eine Datenverarbeitungsanlage, die eine Fehleranzeige für das Einschreiben individueller Bytes in eine Speicherwortstelle besitzt, ist in Fig. 1 dar­ gestellt. Die Schreibprüfschaltung 100 und die Codierschal­ tung 106 führen die Fehleranzeige entsprechend der Erfindung durch. Die Datenverarbeitungsanlage weist einen Prozessor 109, eine Schreibprüfschaltung 100 und einen Speicher 102 auf. Der Prozessor 109 enthält eine Zentralprozessoreinheit (CPU) 101 und eine Codierschaltung 106. Jede Wortstelle des Speichers 102, der irgendein bekanntes Speichersystem sein kann, ist aus vier Bytes zusammengesetzt, wobei jedes Byte ein Paritätsbit und acht Datenbits enthält. Ein bestimmtes Byte einer Speicherwortstelle kann ohne Beeinflussung der anderen Bytes dieser Stelle eingeschrieben werden. Die Zen­ tralprozessoreinheit 101 kann aus irgendeinem bekannten Pro­ zessor bestehen, der in der Lage ist, Wörter zu lesen und selektiv Bytes in ein Speichersystem einzuschreiben. Der Prozessor 101 ist mit dem Speicher 102 über einen Adressen­ bus 103, einen Datenbus 104 und einen Steuerbus 105 verbun­ den. Der Prozessor 101 schreibt ein oder mehrere Bytes in eine bestimmte Speicherwortstelle im Speicher 102 ein, in­ dem die Adresse über den Adressenbus 103, Steuerinformatio­ nen über den Steuerbus 105 und Daten über den Datenbus 104 übertragen werden. Nur die Bytes, die durch die über den Adressenbus und den Steuerbus übertragenen Informationen als einzuschreiben bezeichnet werden, werden bei Ausführung eines Speicherschreibbefehls modifiziert. Die nicht bezeich­ neten Bytes der Speicherwortstelle bleiben unverändert. Die einzuschreibenden Bytes werden durch die beiden niedrigst­ stelligen Bits der über den Adressenbus 103 übertragenen Adresse und zwei über den Steuerbus 105 übertragene Steuer­ signale bezeichnet.

Die an die Busse 103, 104 und 105 angeschlossene Codier­ schaltung 106 erzeugt unter Verwendung der über diese drei Busse übertragenen Informationen ungerade Parität für jedes einzuschreibende Byte und gerade Parität für jedes nicht einzuschreibende Byte. Die Schreibprüfschaltung 100 deco­ diert die beiden niedrigststelligen Adressenbits und die beiden Steuersignale, um festzustellen, welche Bytes einzu­ schreiben sind, und erzeugt und überträgt Schreibimpulse zum Speicher 102. Für jedes einzuschreibende Byte wird ein Schreibimpuls geliefert. Die Schreibprüfschaltung 100 prüft die Parität jedes über den Datenbus 104 übertragenen Bytes und vergleicht diese Parität mit dem Umstand, ob ein Schreibimpuls für jedes Byte erzeugt worden ist oder nicht. Wenn ein Byte mit gerader Parität als einzuschreiben be­ zeichnet wird, überträgt die Schreibprüfschaltung 100 ein Fehlersignal über die Leitung 107 zum Prozessor 101. Wenn ein Byte, das als nicht einzuschreiben bezeichnet worden ist, aufgrund einer Fehlfunktion des Speichers 102 eingeschrieben wird, ergibt sich für dieses spezielle Byte ein Paritäts­ fehler, wenn der Prozessor 101 später die spezielle Spei­ cherwortstelle liest. Die Kombination der Codierschaltung 106 mit der Schreibprüfschaltung 100 stellt nicht nur Feh­ ler fest, die auf dem Datenbus 104, dem Adressenbus 103, dem Steuerbus 105 und im Schreibdecodierer 100-c auftreten, sondern außerdem Fehler aufgrund von Speicherfehlfunktionen, die dazu geführt haben, daß das falsche Byte einer gegebenen Speicherwortstelle eingeschrieben worden ist.

Die Codierschaltung 106 ist genauer in Fig. 2 dargestellt. Die Codierschaltung 106 hat den Zweck, ein Paritätsbit für jedes vom Prozessor 101 über den Datenbus 104 zum Speicher 102 übertragene Byte zu erzeugen. Wenn ein Byte in den Spei­ cher 102 einzuschreiben ist, erzeugt die Codierschaltung 106 ein Paritätsbit derart, daß sich ungerade Parität für dieses Byte ergibt. Wenn ein Byte nicht in den Speicher 102 einzu­ schreiben ist, erzeugt die Codierschaltung 106 ein Paritäts­ bit, derart, daß sich gerade Parität für dieses Byte ergibt. Die beiden niedrigststelligen Bits der über den Adressenbus 103 übertragenen Adresse sind A 00 und A 01, die über die Adern 211 bzw. 212 übertragen werden. Diese Adern verbin­ den den Codierer 106 mit dem Adressenbus 103. Die beiden verwendeten Steuersignale des Steuerbusses 105 sind die Signale SHALFO und BYTEO, die über die Adern 209 bzw. 210 übertragen werden. Diese Adern verbinden den Codierer 106 mit dem Steu­ erbus 105. Wenn das Signal SHALFO eine 0 ist, sind zwei Bytes in den Speicher einzuschreiben. Die beiden Bytes kön­ nen nur aus Datenbits D 00 bis D 15 oder Datenbits D 16 bis D 31 zusammengesetzt werden. Wenn zwei Bytes einzuschreiben sind, gibt das Signal A 01 auf der Ader 212 an, ob die beiden höchst­ stelligen oder die beiden niedrigststelligen Bytes einzu­ schreiben sind. Wenn nur ein Byte einzuschreiben ist, so ist das Signal SHALFO eine 1 und das Signal BYTEO eine 0. In diesem Fall wird das einzuschreibende Byte durch die Sig­ nale A 00 und A 01 bestimmt. Wenn vier Bytes (ein vollständi­ ges Wort) einzuschreiben sind, sind beide Signale SHALFO und BYTEO eine 1.

Durch Decodieren der Signale auf den Adern 209 bis 212 er­ zeugt der Decoder 106-a Ausgangssignale an den Ausgangsan­ schlüssen O 1 bis O 4, die über Adern 214, 206, 205 bzw. 204 zu Paritätsgeneratorschaltungen 208-a bis 208-d erzeugt wer­ den. Eine solche Decodierschaltung kann aus üblichen Logik­ gattern in bekannter Weise hergestellt werden. Die Ausgangs­ signale O 1 bis O 4 des Decoders 106-a werden speziell anhand der in der nachfolgenden Tabelle 1 angegebenen Eingangssig­ nale definiert. Wenn beispielsweise nur das den Datenbits D 00 bis D 07 zugeordnete Byte einzuschreiben ist (BYTEO ist 0 und A 00, A 01, SHALFO sind 1), so wird eine 1 vom Ausgangsanschluß O 1 über die Ader 214 zum Eingangsanschluß I der Paritäts­ generatorschaltung 208-d übertragen, und 0-Werte werden von den Ausgangsanschlüssen O 2 bis O 4 übertragen. Die Paritäts­ generatorschaltung 208-d erzeugt und überträgt auf richtige Weise eine 1 oder eine 0 über die Ader 213 (Signal DP 0), derart, daß sich eine gerade Anzahl von Bits in der Kombina­ tion von DP 0 und D 00 bis D 07 ergibt. Die Paritätsgenerator­ schaltungen 208-a bis 208-c erzeugen und übertragen auf rich­ tige Weise 1- oder 0-Werte auf den Adern 220 bis 222, der­ art, daß sich eine gerade Anzahl von Bits in jedem diesen Paritätsgeneratorschaltungen zugeordneten Byte ergeben.

Tabelle 1

Die Schreibprüfschaltung 100 erzeugt und überträgt Signale WRT O, WRT 1, WRT 2 und WRT 3 über das Kabel 108 zum Speicher 102 (vergl. Fig. 3). Jedes dieser Signale WRT 0 bis WRT 3 ist einem speziellen Byte zugeordnet, das vom Prozessor 109 über den Datenbus 104 zum Speicher 102 übertragen und benutzt wird, um das Ein­ schreiben dieses Bytes in den Speicher 102 zu steuern. Wenn beispielsweise die Schreibprüfschaltung 100 das Signal WRT 0 zum Speicher 102 gibt, schreibt der Speicher 102 das aus den Datenbits D 00 bis D 07 und dem Paritätsbit DP 0 zusammen­ gesetzte Byte ein. Die Signale WRT 0 bis WRT 3 werden über Adern 305 bis 307 und 322, die in Fig. 1, 3 und 4 als Kabel 108 bezeichnet sind, zum Speicher 102 übertragen.

Der Schreibdecoder 100-c erzeugt Ausgangssignale B 0 bis B 3, die an Ausgangsanschlüssen ϕ 0 bis ϕ 3 abgegeben werden. Die Signale B 0 bis B 3 werden über Adern 308 bis 311 zu NAND- Gattern 318 bis 321 übertragen. Der Schreibdecoder 100-c er­ zeugt die Signale B 0 bis B 3, indem er Signale A 01 und A 00 vom Adressenbus 103 und SHALFO und BYTEO vom Steuerbus 105 decodiert. Diese Decodierschaltungen lassen sich aus üb­ lichen Logikgattern in bekannter Weise herstellen. Die Aus­ gangssignale B 0 bis B 3 des Schreibdecoders 100-c sind auf spezielle Weise anhand der Eingangssignale gemäß Tabelle 2 definiert. Wenn beispielsweise das Signal SHALFO eine 1 ist und die Signale BYTEO und A 01 sowie A 00 0-Werte sind, so ist das Ausgangssignal B 3 eine 1, und die übrigen B-Signale sind 0-Werte. Die NAND-Gatter 318 bis 321 verknüpfen das jeweilige B-Signal durch eine NAND-Operation mit dem Signal WRITE 0, das vom Prozessor 109 während einer Speicherschreiboperation übertragen wird. Wenn beispielsweise das Signal B 3 eine 1 und die übrigen B-Signale 0-Werte sind, so wird das Signal WRT 3 in Form einer 0 vom NAND-Gatter 321 über die Ader 322 über­ tragen, wenn das Signal WRITE 0 als 1 über den Steuerbus 105 ankommt und die übrigen NAND-Gatter 1-Werte übertragen.

Die Schreibprüfschaltung 100 führt eine Fehleranzeige aus, indem sie das Ausgangssignal jeder einzelnen Paritätsprüf­ schaltung 312, 327, 328 oder 329 mit dem entsprechenden Sig­ nal B 0 bis B 3, vergleicht. Wenn eine Nichtübereinstimmung während einer Speicherschreiboperation festgestellt wird, so wird der Schreibparitätsfehler über die Ader 107 und den Steuerbus 105 zum Prozessor 109 übertragen.

Tabelle 2

Eine Paritätsprüfschaltung liefert eine 1 an ihrem Ausgangs­ anschluß, wenn die neun an ihren Eingangsanschlüssen aufge­ nommenen Bits eine ungerade Anzahl von 1-Werten besitzen. Die Ausgangssignale der vier Paritätsprüfschaltungen, die über die Adern 323, 324, 325 und 326 übertragen werden, wer­ den durch den Komparator 100-b mit den zugeordneten Signalen B 0, B 1, B 2 und B 3 verglichen, die über die Adern 308, 309, 310 und 311 ankommen. Beispielsweise wird das Ausgangssignal der Paritätsprüfschaltung 312, das über die Ader 323 läuft, durch den Komparator 100-b mit dem Signal B 0 verglichen, das über die Ader 308 übertragen wird. Wenn der Komparator 100-b eine Nichtübereinstimmung feststellt, liefert er an seinem Ausgangsanschluß eine 1 über die Ader 314 zum Gatter 315. Falls eine Nichtübereinstimmung aufgetreten ist, gibt das Gatter 315 eine 1 über die Ader 107 (das Schreib-Paritäts­ fehlersignal) koinzident mit dem Signal WRITE 0 zum Prozessor 109. Das Schreib-Paritätsfehlersignal setzt den Prozessor 109 davon in Kenntnis, daß ein Fehler beim Schreiben des Spei­ chers 102 aufgetreten ist.

Der Speicher 102 ist genauer in Fig. 4 dargestellt und weist mehrere Speichermodule auf. Solche Speicher, wie der Speicher 102, sind bekannt. Jedes Speichermodul kann acht Datenbits und ein Paritätsbit aufnehmen und weist neun integrierte Schal­ tungen mit Schreib-Lese-Speicher (RAM) auf. Das Speichermodul 403 ist genauer gezeigt. Die anderen Module sind identisch aufgebaut. Die Schreib-Lese-Speicher 405-a bis 405-i enthal­ ten die erforderlichen Schaltungen zum Decodieren der Adres­ senbits A 2 bis A 11, die über den Bus 103 an den Eingangsan­ schlüssen A 0 bis A 9 ankommen. Die übrigen Adressenbits (A 12 bis A 15), die über den Adressenbus 103 übertragen werden, wer­ den vom Adressendecodierer 404 decodiert. Wenn der Speicher 102 durch den Prozessor 109 adressiert wird, überträgt der Adressendecoder 404 eine 0 über die Ader 407, die die Spei­ chermodule 400, 401, 402 und 403 für das Lesen oder Schrei­ ben an der Speicherwortstelle betätigt, die durch die Adres­ senbits A 2 bis A 11 adressiert wird.

Wie oben beschrieben, wird das Einschreiben von Daten in den Speicher 102 durch die Signale WRT 0 bis WRT 3 gesteuert. Die Schreiboperation wird nur für den Schreib-Lese-Speicher 405-a des Speichermoduls 403 erläutert, die anderen Schreib- Lese-Speicher arbeiten aber auf ähnliche Weise. Wenn der Signalzustand der Ader 407 eine 0 ist (der Prozessor 109 adressiert den Speicher 102) und der Signalzustand der Ader 322 (Signal WRT 3) eine 0 ist, speichert der Schreib-Lese- Speicher 405-a den Signalzustand der Ader 409 (Bit D 24) in die Bitstelle ein, die durch die Adressenbits A 2 bis A 11 an den Eingangsanschlüssen A 0 bis A 9 adressiert wird. Die Ader 322 ist mit dem Anschuß WE des Schreib-Lese- Speichers 405-a verbunden. Gemäß Fig. 4 wird das Signal WRT 3 außerdem über die Ader 322 zu den Schreib-Lese-Speichern 405-b bis 405-i übertragen. Das bewirkt, daß diese Schreib- Lese-Speicher ebenfalls den Signalzustand an ihren Anschlüssen DIN gleichzeitig mit dem Speicher 405-a bei Durchführung die­ ser Operation einspeichern. Auf entsprechende Weise veran­ lassen die Signale WRT 0, WRT 1 und WRT 2 das Einschreiben von Daten in die Module 400, 401 bzw. 402.

Das Lesen von Daten aus dem Speicher 102 durch den Prozes­ sor 109 wird durch die über den Adressenbus 103 übertragene Adresse und das über den Steuerbus 105 übertragene Lesesig­ nal gesteuert. Da der Prozessor 109 Bytes nicht selektiv le­ sen kann, spricht der Speicher 102 auf das Lesesignal und die Adresse durch Übertragen eines Datenwortes über den Datenbus 104 zum Prozessor 109 an. Dieses Datenwort wird durch die Paritätsprüfschaltungen 100-a geprüft, um sicher­ zustellen, daß jedes Byte eine ungerade Anzahl von Bits (un­ gerade Parität) aufweist. Wenn ein oder mehrere Bytes ge­ rade Parität haben, überträgt die Schreibprüfschaltung 100 einen Leseparitätsfehler über den Steuerbus 105 zum Prozes­ sor 109. Durch Prüfen des aus dem Speicher 102 gelesenen Datenwortes auf gerade Parität stellt die Schreibprüfschal­ tung 100 sicher, daß jede Fehlfunktion des Speichers 102, die die Möglichkeit gibt, daß ein Byte fehlerhaft geschrie­ ben wird, festgestellt wird.

Das Lesen eines Wortes aus dem Speicher 102 läßt sich am be­ sten unter Bezugnahme auf Fig. 4 verstehen. Wie oben beschrie­ ben, wird das Lesen von Daten aus dem Speicher 102 durch das über den Steuerbus 105 übertragene Lesesignal und die über den Adressenbus 103 übertragene Adresse gesteuert. Die Lese­ operation wird nur für den Schreib-Lese-Speicher 405-a des Speichermoduls 403 beschrieben, die anderen Schreib-Lese- Speicher in den Speichermodulen arbeiten aber auf entspre­ chende Weise. Wenn der Signalzustand der Ader 407 eine 0 ist (der Prozessor 109 adressiert den Speicher 102) und der Signalzustand der Ader 408 (Lesesignal) eine 1 ist, über­ trägt der Speicher 405-a das an der adressierten Bitstelle gespeicherte Bit zum Datenausgangsanschluß (DOUT). Wenn das Lesesignal eine 1 ist, gibt das UND-Gatter 406-a den Signal­ zustand am Anschluß DOUT über die Ader 409 zum Datenbus 104.

Die Fehleranzeige erfolgt durch Prüfen der vom Speicher 102 über den Datenbus 104 übertragenen Bytes mittels der Pari­ tätsprüfschaltung 100-a auf ungerade Parität. Für ungerade Parität liefern die Paritätsprüfschaltungen 312, 327, 328 und 329 in Fig. 3 je eine 1 auf den Adern 323, 324, 325 bzw. 326. Wenn irgendeine Paritätsprüfschaltung gerade Parität feststellt, überträgt sie eine 0 auf der jeweiligen Ader. Wenn eine 0 über die Adern 323, 324, 325 oder 326 übertragen wird, gibt das NAND-Gatter 331 eine 1 zum UND-Gatter 330. Wenn das UND-Gatter 330 eine 1 vom NAND-Gatter 331 während einer Leseoperation (Lesesignal ist eine 1) aufnimmt, über­ trägt das UND-Gatter 330 das Lese-Paritätsfehlersignal über die Ader 332 und den Steuerbus 105 zum Prozessor 109.

Claims (4)

1. Fehleranzeigeschaltung für eine Speicheranordnung in einer Datenverarbeitungsanlage mit einem Prozessor (109) zur Erzeugung von Datenwörtern mit einer Vielzahl von je mehrere Datenbits und Prüfbits enthaltenden Bytes, sowie zur Erzeugung von Speicherdatenwortstellen definierenden Adressensignalen und zur Erzeugung von bestimmte Bytes der Datenwörter identifizierenden Byteschreibsignalen,
mit einer Schreibdecoderschaltung (100-c), die unter Ansprechen auf die Byteschreibsignale selektiv ein Schreibsteuersignal für jedes durch die Byteschreibsignale identifizierte Byte erzeugt,
mit einer Speicheranordnung (102) mit einer Vielzahl von Speicherdatenwortstellen, die je eine Vielzahl von Byteabschnitten aufweisen in die unter Ansprechen auf die Adressensignale und Schreibsteuersignale die Bytes in einer der Speicherdatenwortstellen einspeicherbar sind,
mit Übertragungseinrichtungen (103, 104, 105), die den Prozessor, die Schreibdecoderschaltung und die Speicheranordnung zur Übertragung der Datenwörter, der Adressensignale und der Byteschreibsignale miteinander verbinden, und
mit einer Prüfschaltung (100-a), die an die Übertragungseinrichtungen für die Datenwörter angeschaltet ist, und für jedes Byte, dessen Bits eine vorbestimmte arithmetische oder logische Beziehung besitzen, ein Ausgangssignal mit einem ersten Pegel und für jedes Byte, dessen Bits eine andere Beziehung als die vorbestimmte arithmetische oder logische Beziehung besitzen, ein Ausgangssignal mit einem zweiten Pegel erzeugt,
dadurch gekennzeichnet, daß die Fehleranzeigeschaltung einen Codierer (106) aufweist, der unter Ansprechen auf die Byteschreibsignale Prüfbits so erzeugt, daß für jedes durch die Byteschreibsignale identifizierte Byte, dessen Bits die vorbestimmte arithmetische oder logische Beziehung und für alle anderen Bytes, deren Bits die andere als die vorbestimmte Beziehung besitzen, und ferner eine Komparatorschaltung (100-b) aufweist, die an die Prüfschaltung (100-a) und die Schreibdecoderschaltung (100-c) angeschlossen ist und unter Ansprechen auf die Schreibsteuersignale und die Ausgangssignale der Prüfschaltung (100-a) ein Speicherschreibfehlersignal erzeugt, wenn für eines der Bytes sowohl das Schreibsteuersignal als auch das Ausgangssignal mit dem zweiten Pegel erzeugt wird.

2. Fehleranzeigeschaltung nach Anspruch 1, dadurch gekennzeichnet, daß der Codierer (106) Paritätsgeneratoren (208-a bis 208-d) und die Prüfschaltung (100-a) Paritätsprüfeinrichtungen enthalten und daß die vorbestimmte arithmetische oder logische Beziehung entweder die gerade oder die ungerade Parität ist, und die andere als die vorbestimmte arithmetische oder logische Beziehung entweder die ungerade oder die gerade Parität ist.

3. Fehleranzeigeschaltung nach Anspruch 1, bei der der Prozessor (109) ferner Leseadressensignale und ein Lesesteuersignal erzeugen kann, die Übertragungseinrichtungen (103, 105) die Leseadressensignale und die Lesesteuersignale übertragen können und die Speicheranordnung (102) unter Ansprechen auf das Lesesteuersignal einen Zugriff zu den durch die Leseadressensignale bezeichneten Speicherdatenwortstellen durchführt und dort gespeicherte Datenwörter über die Übertragungseinrichtung (104) überträgt, dadurch gekennzeichnet, daß ferner Lesefehlerschaltungen (331, 330) vorgesehen sind, die ein Lesefehlersignal erzeugen und übertragen, wenn die Prüfschaltung (100-a) das Ausgangssignal mit dem zweiten Pegel für ein aus der Speicheranordnung (102) gelesenes Byte erzeugt.

4. Fehleranzeigeschaltung nach Anspruch 2, dadurch gekennzeichnet, daß der Codierer (106) eine Decodierschaltung (106-a) aufweist, die eine Vielzahl von je einem bestimmten Byte eines Datenwortes entsprechenden Ausgangsanschlüssen aufweist und unter Ansprechen auf die Byteschreibsignale ein Decodiererausgangssignal mit einem ersten Pegel an Ausgangsanschlüssen erzeugt, die durch die Byteschreibsignale identifizierten Bytes entsprechen, und ein Decodiererausgangssignal mit einem zweiten Pegel an Ausgangsanschlüssen erzeugt, die durch die Byteschreibsignale nicht identifizierten Bytes entsprechen, und daß die Paritätsgeneratorschaltungen je einem bestimmten Byte zugeordnet sind.