DE2655653C2 - Anordnung zur Feststellung der richtigen Zuordnung von Adresse und Speicherwort in einem wortorganisierten Datenspeicher - Google Patents

Description

Die Erfindung bezieht sich auf eine Anordnung nach dem Oberbegriff des Patentanspruchs 1.

In Verbindung mit sogenannten linear adressierten Speichern dient bekanntlich die Adresse zur Festlegung eines bestimmten Speicherorts. Je nach der Organisation des Speichers kann der adressierte Speicherort eine ganze Speicherzelle zur Aufnahme eines aus einer Vielzahl von Bits bestehenden, im allgemeinen als Speicherwort bezeichneten Information, ein Speicherelement zur Aufnahme eines einzelnen Bits oder ein zwischen diesen Extremwerten liegenden Speicherabschnitt sein. Im folgenden werden wortorganisierte Speicher vorausgesetzt

■> Die Funktion der Adresse zur Festlegung eines Speicherorts hat zur Folge, daß jeder Adresse mindestens vorübergehend eine bestimmte, zur Eingabe in diesen Speicherort vorgesehene oder sich in diesem Speicherort befindliche Information, ein Datum, zugeordnet ist. In der Regel interessiert allein diese Zuordnung. Daran ändert sich im Prinzip nichts, wenn die Zuordnung von Zeit zu Zeit absichtlich, etwa durch Löschen oder Überschreiben des bisherigen Speicherinhalts, verändert oder die ursprünglich vorgegebene Adresse modifiziert wird (z. B. Bildung realer Speicheradressen). Bei einer Verfälschung der Adresse durch Fehler in den Adreßwegen einschließlich des Adressendecoders geht die Zuordnung verloren.

Es ist bereits bekannt, Speicherinhalte gegen eine Verfälschung (z. B. durch fehlerhafte Speicherelemente oder Datenwege im Speicher) zu sichern, indem sowohl von den einzugebenden als auch von den gelesenen Daten nach bestimmten gleichbleibenden Vorschriften Prüfbits abgeleitet und die beim Schreiben gebildeten und ebenfalls gespeicherten Prüfbits mit den beim Lesen gebildeten Prüfbits verglichen werden. Werden beim Vergleich einander entsprechender Prüfbits Unterschiede festgestellt, dann deutet das auf Datenfehler hin. Gebräuchlich ist zu diesem Zweck eine auf Hamming (The Bell System Technical Journal, Vol. 26, April 1950, Seiten 147 bis 160) zurückgehende Klasse von Korrekturcodes, mit deren Hilfe es möglich ist, innerhalb einer parallel und gleichzeitig behandelte Datenmenge (die im weiteren als Speicherwort bezeichnet wird und beispielsweise 64 Datenbits und 8 Korrekturbits umfaßt) entstandene Einfachfehlcr zu korrigieren und Doppelfehler zu erkennen. Derartige Codes werden als SEC-DED-Codes (Single Error Correcting-Double Error Detecting) bezeichnet. Ab-Wandlungen der Hamming-Codes, die einen geringeren Aufwand zu ihrer Handhabung benötigen sind durch die Literaturstelle »IBM Journal of Research and Development«, JuHl 970, Seiten 395 - 400 bekannt.
Häufig werden auch die Speicheradressen selbst durch ein Paritätsbit, das am Anfang des Adreßweges gebildet, mitübertragen und mit einem am Ende des Adreßweges in gleicher Weise erzeugten Paritätsbit verglichen wird, gegen Fehler gesichert.

Abgesehen von der grundsätzlich begrenzten Leistungsfähigkeit solcher Fehlersicherungsverfahren im allgemeinen ergibt sich bei dieser Fehlersicherung von Adressen noch der schwerwiegende Nachteil, daß die Adressendecodierung nicht mehr davon umfaßt wird. Nicht erkannte Verfälschungen der Adresse stören die richtige Zuordnung von Adresse und Speicherwort. Fehler, die auf den Adressenwegen und im Decoder entstehen können, lassen sich in einige charakteristische Gruppen einteilen. Die nachstehende Tabelle stellt für verschiedene Fehlertypen die Ursachen und deren unmittelbare Wirkungen gegenüber.

Typ

Ursache

Ergebnis

A Unterbrechung oder Kurzschluß einer Adreß-

leitung; bestimmte Fehler im Decoderteil

B Unterbrechung oder Kurzschluß im Decoder-

Eingang oder Ausgang

Auswahl des falschen
Speicherworts

Auswahl von 2 Speicherworten gleichzeitig

Fortsetzung	Ursache	Ergebnis
Typ	Unterbrechung oder Kurzschluß im Decoder- Eingang oder Ausgang	Kein Speicherwoit wird ausgewählt
C	Adreßfehler auf einer Speicherbaugruppe	Verfälschung eines Teils des Speicherworts
D	Adreßfehler in einem (bitorgaaisierten) Speicherbaustein	Verfälschung eines ein zigen Speicherbits
E

Die einzelnen Fehlertypen haben verschiedene Folgen.

Typ A: Die Daten sind falsch. Da aber die Prüfbits dazu passen, merkt die Fehlerkorrektureinrichtung nichts davon. Entweder entsteht eine Programmstörrung, oder es wird rüt falschen Daten weitergearbeitet. Letzteres ist besonders gefährlich, da keine der sonst im Rechner vothandenen Schutzeinrichtungen einen solchen Fehler erkennen kann.

Typ B: Viele Bits des Speicherworts sind fehlerhaft, die Daten und die Prüfbits passen nicht zueinander. Die Fehlerkorrektur, die höchstens Doppelfehler noch sicher erkennen kann, ist überfordert. Sie reagiert aber in etwa 45% aller Fälle richtig und meldet dann einen nicht korrigierbaren Speicherfehler. In den restlichen Fällen reagiert sie falsch, sie erkennt auf korrigierbare Einzelfehler. Wenn die verfälschten Daten Programmbefehle sind, wird zumeist eine Programmstörung angezeigt. Sind jedoch zu verarbeitende Daten gefälscht, wird zunächst mit diesen falschen Daten weitergearbeitet. Da sich aber im allgemeinen ein Adreßfehler über viele Speicherwörter erstreckt, ist die Wahrscheinlichkeit für die schließliche Erkennung eines Fehlers hoch, weil bei jedem neuen Zugriff in den gestörten Bereich die Fehlerkorrektur mit einer Wahrscheinlichkeit von 45% einen nicht korrigierbaren Fehler meldet.

Typ C: Bei geeigneter Auslegung der Fehlerkorrektur, z. B. durch Invertierung eines jeden zweiten Prüfbits vor der Einspeicherung, reagiert die Fehlerkorrektur richtig; sie meldet einen nicht korrigierbaren Speicherfehler.

Typ D: Die Fehlerkorrektur und die Zentraleinheit der Datenverarbeitungsanlage reagieren wie bei Typ B.

Typ E: Da nur ein Bit des Speicherworts vorfälscht wird, kann die Fehlerkorrektur dies erkennen und das gefälschte Bit korrigieren.

Der Fehlertyp A ist der am schwersten erkennbare Adreßfehler. Aufgrund der Zahl der Bauelemente, die ihn hervorrufen können, ist die Wahrscheinlichkeit für sein Auftreten, zusammen mit dem Fehlertyp D, am größten. Durch die DE-AS 12 50163 ist bereits eine Einrichtung zur Erkennung bzw. Korrektur von fehlerhaften Speicherwörtern bekannt, die darüber hinaus noch falsche Zuordnungen von Adressen u.id Speicherwörtern erkennen läßt. Hierzu wird beim Schreiben in den Speicher und beim Lesen aus dem Speicher die Adresse und das Srjeicherwort zu einer übergeordneten Information zusammengefaßt, die insgesamt den Maßnahmen zur Fehlersicherung unterworfen wird. Bei einem erkannten Adressierfehler erfolgt eine Wiederadressierung des Speichers.

Eine im Hinblick auf die Feststellung der richtigen Zuordnung von Adresse und Speicherwort identische Einrichtung ist der FR-PS 22 82 676 zu entnehmen.

Die bekannte Einrichtung erfordert vor allem bei längeren Datenwörtern und umfangreichen Adressen, die bei großen Datenspeichern benötigt werden, einen sehr erheblichen Schaltungsaufwand für die zweimalige

Ableitung des Prüfbits. Der Erfindung liegt daher die Aufgabe zugrunde, eine Einrichtung zur Feststellung der richtigen Zuordnung von Adresse und Speicherwort anzugeben, die einen wesentlich geringeren Schaltungsaufwand als die bekannte Einrichtung erfordert. Diese Aufgabe wird durch die Merkmale im kennzeichnenden Teil des Patentanspruchs 1 gelöst. Die Erfindung weist zudem den Vorteil auf, daß in vielen Fällen, abhängig von dem benutzten Sicherungscode und abhängig von dem Format der Adressen und Speicherwörter, die Zahl der für die Fehler-Korrektur und -Erkennung benötigten Prüfbits reduziert werden kann, was zu weiteren Einsparungen führt.

Im folgenden wird die Erfindung anhand eines in der Zeichnung dargestellten Ausführungsbeispieis näher erläutert.

Die Zeichnung zeigt einen Datenweg, auf dem das zur Eingabe in den Speicher 2 vorgesehene Speicherwort 3 übertragen wird, analog dazu ist ein Adreßweg zur Übertragung der Adresse 5 vorgesehen. Das Speicherwort 3 wird einem Prüfbitgenerator 17 (CB-Generator) zugeführt. Hier werden aus dem Speicherwort Prüfbits abgeleitet, deren Anzahl sich nach der Breite des Speicherworts richtet. Die einzelnen Prüfbits werden durch modulo-2-Addition bestimmter Datenbits erzeugt, wobei sich die Regeln, nach denen die einzelnen Datenbits berücksichtigt werden, sich von Prüfbit zu Prüfbit unterscheiden. Es ist zu erwähnen, daß die von Hamming angegebene Klasse von Korrektur-Codes eine Vielzahl von Möglichkeiten umfaßt, die hinsichtlich ihrer Leistung zur Fehler-Korrektur bzw. -Erkennung gleichwertig sind. Spezielle Korrekturcodes, die einen einfachen Aufbau der zu ihrer Bildung und Auswertung benötigten Schaltungsanordnungen zulassen, sind z. B. durch die schon genannte Literaturstelle »IBM Journal of Research and Development«, Vol. 14, Juli 1970, Seiten 395 bis 400 und durch die DE-OS 23 44 019 bekannt geworden.

Der Prüfbit-Generator 17 kann technisch auf verschiedene Weise ausgeführt sein. Beispielsweise können hierzu EXKLUSIV-ODER-Glieder oder Verknüpfungsglieder von der durch die DE-PS 19 29 144 bekannten Art verwendet werden.

Von den im Prüfbit-Generator 17 erzeugten Priifbits

CO bis Cl werden bei einem Schreibvorgang zusammen mit dem Speicherwort 3 nur die Prüfbits C2 — C7 unmittelbar in den Speicher 2 übernommen. Selbstverständlich ist hierbei die Mitwirkung der Adresse erforderlich. Um anzudeuten, daß die Adresse selbst nicht in den Speicher 2 eingeschrieben wird, ist die entsprechende Wirkverbindung 5' in der Zeichnung mit gestrichelten Linien dargestellt.

Die Prüfbits CO und C t werden den einen Eingängen von zwei EXCLUSIV-ODER-Gliedern 19 und 20 zugeführt. An den anderen Eingängen der EXCLUSIV-ODER-Glieder 19 und 20 liegt ein Adreß-Paritätsbil 18, das im Paritätsbit-Generator 16 aus der Adresse 5 abgeleitet wird. Es wurde schon darauf hingewiesen, daß den Adressen zur Feststellung möglicher Verfälschungen auf dem Adreßweg häufig ein Paritätsbit beigefügt wird.

Der in der Zeichnung dargestellte Paritätsbit-Generator 16 befindet sich im allgemeinen am Anfang des Adreßweges. Ein zweiter Paritätsbit-Generator am Ende des Adreßweges und die zugehörige Vergleichsund Auswerteeinrichtung sind (ebenso wie der Adreßdecoder) in der Zeichnung nicht dargestellt, weil sie für den vorliegenden Fall nicht weiter von Interesse sind. Beim Lesen des Speichers 2 wird das Speicherwort 3 zusammen mit den Prüfbits CO*, Cl und C2 ausgegeben. Gleichzeitig werden in einem zweiten Prüfbit-Generator 21 aus dem gelesenen Speicherwort erneut Prüfbits CO' bis CT abgeleitet, die mit den Prüfbits CO bis Cl identisch sind, wenn das Speicherwort 3 nicht gefälscht wurde. Von dem bitweisen Vergleich der aus dem Speicher 2 gelesenen Prüfbits CO*, Cl* und C2 bis Cl mit den neuerdings auf dem gelesenen Speicherwort 3 abgeleiteten Prüfbits CO' bis CT in einem Vergleicher 8 wird analog zu dem Vorgehen beim Einschreiben das Adreß-Paritätsbit 18 zu den Prüfbits CO' und CY modulo — 1 addiert. Hierzu dienen die EXCLUSIV-ODER-Glieder 22 und 23.

Das Ergebnis des bitweisen Vergleichs der Prüfbits im Vergleicher 8 bildet ein als Syndrom bezeichnetes Fehlerkennzeichen mit den Syndrombits 50 bis 57, das Rückanschlüsse über das ,Auftreten eines Fehlers des Speicherworts 3 oder des Adreß-Paritätsbits 18 oder über den Ort des Fehlers zuläßt, sofern es sich um einen Einfachfehier handelt. Ein Fehler ist nicht aufgetreten, wenn das Syndrom den binären Wert Null hat, d. h. wenn alle Syndrombits 50 bis 57 gleich Null sind. Hat dagegen mindestens eines der Syndrombits den Wert 1, dann bedeutet das, daß ein Fehler aufgetreten ist.

Die Syndrombits 50 bis 57 werden einem Fehlerortdecoder 9 zugeführt, der den Informationsgehalt des Syndroms auswertet. Über die Leitungen 10 bzw. 11 gibt der Fehlerortdecoder 9 Alarmsignale ab, wenn Einfachoder Doppelfehler erkannt wurden. Wird ein Einfachfehler festgestellt, dann gibt der Fehlerortdecoder gleichzeitig über eine der Leitungen des Leitungsbündels 12 ein Signal an die Korrekturschaltung 13 ab. Jede dieser Leitungen ist einem Bit des Speicherwortes 3 zugeordnet. Die Korrekturschaltung 13 besteht beispielsweise aus EXCLUSIV-ODER-Gliedern, an deren Eingängen jeweils ein Bit des Speicherworts und ein von dem Fehlerortdecoder 9 geliefertes Steuersignal anliegen. Wenn eines der vom Fehlerortdecoder 9 abgegebenen Steuersignale den binären Wert 1 besitzt und damit das zugeordnete Bit im Speicherwert als gefälscht kennzeichnet, wird dieses Bit umgepolt. Es wäre jedoch nicht zweckmäßig, ein gefälschtes Bit im Bereich der Adresse des gespeicherten Datenblocks zu korrigieren, da in den meisten Fällen nicht erkannt werden kann, ob ein Adreßfehler während des Schreibens oder während des Lesens aufgetreten ist. Beim Auftreten eines Einfachfehlers im Bereich der Adresse wird daher ebenfalls ein Fehlersignal ausgelöst. Die Ausgabe dieses Fehlersignals kann über die Leitung 11 zur Anzeige von Doppelfehlern oder über eine weitere Leitung 14 geschehen.

Die Modifikation der Prüfbits durch das Adreß-Paritätsbit ist nicht auf zwei Prüfbits beschränkt. Allgemein muß immer eine gerade Anzahl von Prüfbits durch das Adreß-Paritätsbit beeinflußt werden. Im vorliegenden Fall können daher auch alle Prüfbits CO bis C7 bzw. CO' bis CT durch das Adreß-Paritätsbit 18 modifiziert werden.

Bei einem weiteren Ausführungsbeispiel einer Einrichtung zur Erkennung der richtigen Zuordnung von Adresse und Speicherwort erfolgt die zweite EXCLUSIV-ODER-Verknüpfung des Adreß-Paritätsbits mit den Prüfbits CO und C1 (bzw. mit einer geraden Anzahl von Prüfbits) unmittelbar am Ausgang des Speichers 2. Die EXCLUSIV-ODER-Verknüpfung am Ausgang des zweiten Prüfbit-Generators entfällt dann. Durch die zweimalige Modifikation der Prüfbits CO und Cl erhalten diese wieder ihren ursprünglichen Wert, wenn kein Fehler aufgetreten ist. Sie sind dann auch identisch mit dem vom zweiten Prüfbit-Generator 21 ausgegebenen Prüfbits CO' und CY.

Hierzu 1 Blatt Zeichnungen

Claims (3)

Patentanspruch:

1. Anordnung zur Feststellung der richtigen Zuordnung von Adresse und Speicherwort in einem wortorganisierten Datenspeicher mit wahlfreiem Zugriff, mit einer an einen Fehlerkorrekturcode zur Korrektur aller Einfachfehler und zur Erkennung mindestens aller Doppelfehler angepaßten Fehlerkorrektureinrichtung, durch die gemeinsame Berücksichtigung des Speicherworts und der Adresse bei der Ableitung von Prüfbits entsprechend den Regeln des zur Datensicherung verwendeten Korrekturcodes mit einem ersten und zweiten Prüfbit-Generator zur Bildung von Prüfbits nach einem SEC-DED-Korrekturverfahren, mit einer Einrichtung zur Bildung eines binär codierten Fehlerkennzeichens (Syndrom) durch bitweisen Vergleich der durch den ersten und zweiten Prüfbit-Geyerator gebildeten Prüfbits, mit einem Fehlerortdecoder zur Erzeugung von Fehlersignalen und von Korrektursignalen, die einer Korrektureinrichtung zur Korrektur einzelner gefälschter Bits des aus dem Speicher gelesenen Speicherworts zugeführt werden, dadurch gekennzeichnet, daß ein Paritätsbit-Generator (16) zur Ableitung eines Adreß-Paritätsbits (18) aus der Adresse vorgesehen ist, sowie eine erste Gruppe mit einer geraden Zahl von EXKLUSIV-ODER-Gliedern (19, 20) zur Verknüpfung des Adreß-Paritätsbits mit einer geraden Anzahl der von dem ersten Prüfbit-Generator (17) gelieferten Prüfbits und eine zweite Gruppe mit einer gleichen Anzahl von EXCLUSIV-ODER-Gliedern (22, 23) zur Verknüpfung des Adreß-Paritätsbits mit der gleichen Zahl von auf der Speicherausgangsseite zur Verfügung stehenden Prüfbits, und ein gegebenenfalls festgestellter, das Adreß-Paritätsbit betreffender Fehler ein Fehlersignal auslöst, jedoch nicht korrigiert wird.

2. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß an den einen Eingängen der EXCLU-SIV-ODER-Glieder (22,23) der zweiten Gruppe die von dem zweiten Prüfbit-Generator (21) gelieferten entsprechenden Prüfbits anliegen.

3. Anordnung nach Anspruch 1, dadurch gekennzeichnet, daß an den einen Eingängen der EXCLU-SIV-ODER-Glieder (22,23) der zweiten Gruppe die aus dem Speicher gelesenen entsprechenden Prüfbitsanliegen.