JPS6232813B2 - - Google Patents
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- Publication number
- JPS6232813B2 JPS6232813B2 JP54065068A JP6506879A JPS6232813B2 JP S6232813 B2 JPS6232813 B2 JP S6232813B2 JP 54065068 A JP54065068 A JP 54065068A JP 6506879 A JP6506879 A JP 6506879A JP S6232813 B2 JPS6232813 B2 JP S6232813B2
- Authority
- JP
- Japan
- Prior art keywords
- error
- memory
- parity
- cpu
- parity bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明は情報処理装置の改良に係わり、特にエ
ラー訂正コード付メモリに対し、メモリコントロ
ーラとCPU間のインタフエイスがパリテイチエ
ツク方式であつても、メモリから読出したリード
データにエラーがあれば、これを簡便に検知でき
るようにするものである。
ラー訂正コード付メモリに対し、メモリコントロ
ーラとCPU間のインタフエイスがパリテイチエ
ツク方式であつても、メモリから読出したリード
データにエラーがあれば、これを簡便に検知でき
るようにするものである。
従来、第１図に示すようにメモリ装置の書込み
サイクルでは本体例えばCPU１においてライト
データにパリテイビツトが生成付加され、メモリ
コントローラ２によつてメモリ３には前記データ
およびパリテイビツトがそのまま書込まれてい
た。また読出しサイクルでは、メモリ３から読出
したリードデータおよびパリテイビツトをメモリ
コントローラ２を介してCPU１へ送り、CPU１
にてパリテイチエツクを行なつていた。上記した
従来のCPU１−メモリ３のインタフエイスを持
つ情報処理装置では、パリテイエラーが検出され
てもそれがインタクフエイス上のエラーかメモリ
素子のエラーかを区別することができず、エラー
分離に困難があつた。
サイクルでは本体例えばCPU１においてライト
データにパリテイビツトが生成付加され、メモリ
コントローラ２によつてメモリ３には前記データ
およびパリテイビツトがそのまま書込まれてい
た。また読出しサイクルでは、メモリ３から読出
したリードデータおよびパリテイビツトをメモリ
コントローラ２を介してCPU１へ送り、CPU１
にてパリテイチエツクを行なつていた。上記した
従来のCPU１−メモリ３のインタフエイスを持
つ情報処理装置では、パリテイエラーが検出され
てもそれがインタクフエイス上のエラーかメモリ
素子のエラーかを区別することができず、エラー
分離に困難があつた。
またインタフエイスはそのままで、メモリ部分
の信頼性向上、エラー検出率向上のためにエラー
訂正コード方式を付加する場合には、例えばその
ままデータよりチエツクビツトを生成し書込むと
たとえパリテイエラーがあつても見掛上正しいデ
ータが書かれてしまい、エラーが消えてしまうと
いう欠点があつた。
の信頼性向上、エラー検出率向上のためにエラー
訂正コード方式を付加する場合には、例えばその
ままデータよりチエツクビツトを生成し書込むと
たとえパリテイエラーがあつても見掛上正しいデ
ータが書かれてしまい、エラーが消えてしまうと
いう欠点があつた。
本発明の目的は上記のような事情に鑑みてなさ
れたのであつて、エラー訂正コード付メモリに対
してメモリコントローラとCPU間のインタフエ
イスがパリテイチエツク方式であつても、前記メ
モリから読出したリードデータにエラーがあれ
ば、これを簡便に検知できるようパリテイビツト
を形成するようにした情報処理装置を提供する。
れたのであつて、エラー訂正コード付メモリに対
してメモリコントローラとCPU間のインタフエ
イスがパリテイチエツク方式であつても、前記メ
モリから読出したリードデータにエラーがあれ
ば、これを簡便に検知できるようパリテイビツト
を形成するようにした情報処理装置を提供する。
以下、本発明の詳細を図面によつて説明する
と、第２図は、その一実施例の基本的回路を示し
ており、５は本体例えばCPU、６はメモリコン
トローラ、７はメモリ部分である。そしてCPU
５とメモリコントローラ６間はパリテイチエツク
方式のインタフエースで、メモリコントローラ６
とメモリ７間はエラー訂正方式のインタフエイス
である。なお、メモリコントローラ６にはエラー
訂正機能を有し、CPU６からのライトデータお
よびパリテイビツトからチエツクビツトを生成し
てメモリ７へ書込む。例えばライトデータおよび
パリテイビツトからエラーが検出されるとアンコ
レクタブルエラーコードをメモリ７へ書込む。従
つてメモリ７はエラー訂正コード付のメモリであ
る。図に示したインタフエイス信号はデータ、パ
リテイビツトおよびチエツトビツトのみを記し、
他の例えばアドレス等の信号は本発明には関係が
ないので省略した。
と、第２図は、その一実施例の基本的回路を示し
ており、５は本体例えばCPU、６はメモリコン
トローラ、７はメモリ部分である。そしてCPU
５とメモリコントローラ６間はパリテイチエツク
方式のインタフエースで、メモリコントローラ６
とメモリ７間はエラー訂正方式のインタフエイス
である。なお、メモリコントローラ６にはエラー
訂正機能を有し、CPU６からのライトデータお
よびパリテイビツトからチエツクビツトを生成し
てメモリ７へ書込む。例えばライトデータおよび
パリテイビツトからエラーが検出されるとアンコ
レクタブルエラーコードをメモリ７へ書込む。従
つてメモリ７はエラー訂正コード付のメモリであ
る。図に示したインタフエイス信号はデータ、パ
リテイビツトおよびチエツトビツトのみを記し、
他の例えばアドレス等の信号は本発明には関係が
ないので省略した。
第３図は上記のメモリコントローラの本発明に
係る部分の詳細を示す。同において１１はエラー
チエツク・コレクシヨン回路、１２はパリテイ生
成器、１３はパリテイビツト変換器、１４はメモ
リからのリードデータ（データおよびチエツビツ
ト）、１５は回路１１を経た出力データ、１６は
パリテイ生成器１２で作成されたパリテイビツ
ト、１７はエラーチエツク・コレクシヨン回路か
らのアンコレクタブルエラー信号、１８は変換後
のパリテイビツトであり、このパリテイビツト１
８と上記出力データ１５とはメモリコトローラ６
とCPU５間のインタフエイス信号である。
係る部分の詳細を示す。同において１１はエラー
チエツク・コレクシヨン回路、１２はパリテイ生
成器、１３はパリテイビツト変換器、１４はメモ
リからのリードデータ（データおよびチエツビツ
ト）、１５は回路１１を経た出力データ、１６は
パリテイ生成器１２で作成されたパリテイビツ
ト、１７はエラーチエツク・コレクシヨン回路か
らのアンコレクタブルエラー信号、１８は変換後
のパリテイビツトであり、このパリテイビツト１
８と上記出力データ１５とはメモリコトローラ６
とCPU５間のインタフエイス信号である。
上記のように構成された本発明の情報処理装置
の動作について説明する。
の動作について説明する。
CPU５とメモリコントロール６との間のイン
タフエイスがパリテイチエツク方式となつている
ため、パリテイ生成器１２よつてリードデータよ
りパリテイビツトが生成される。この時、エラー
チエツク・コレクシヨン回路１１によりリードデ
ータをチエツクし、ノーエラーまたはシングルエ
ラー時は前記パリテイ生成器１２から正しいパリ
テイビツトをパリテイビツト変換器１３を介して
CPU５へ送る。しかし、エラーチエツク・コレ
クシヨン回路１１においてアンコレクタブルエラ
ーが検出されたならばアンコレクタブルエラー信
号をパリテイビツト変換器１３へ出力する。前記
変換器１３はアンコレクタブルエラー信号１７を
検出した時パリテイ生成器１２からのパリテイビ
ツト１６を正しくないパリテイビツトに変換して
CPU５へ送る。上記のように出力データ１５に
対するパリテイビツト１８をCPU５へ転送すれ
ば、CPU５においてパリテイチエツクを行なつ
た時、前記アンコレクタブルエラーが発生してい
る場合にはパリテイエラーとして検出することが
できる。
タフエイスがパリテイチエツク方式となつている
ため、パリテイ生成器１２よつてリードデータよ
りパリテイビツトが生成される。この時、エラー
チエツク・コレクシヨン回路１１によりリードデ
ータをチエツクし、ノーエラーまたはシングルエ
ラー時は前記パリテイ生成器１２から正しいパリ
テイビツトをパリテイビツト変換器１３を介して
CPU５へ送る。しかし、エラーチエツク・コレ
クシヨン回路１１においてアンコレクタブルエラ
ーが検出されたならばアンコレクタブルエラー信
号をパリテイビツト変換器１３へ出力する。前記
変換器１３はアンコレクタブルエラー信号１７を
検出した時パリテイ生成器１２からのパリテイビ
ツト１６を正しくないパリテイビツトに変換して
CPU５へ送る。上記のように出力データ１５に
対するパリテイビツト１８をCPU５へ転送すれ
ば、CPU５においてパリテイチエツクを行なつ
た時、前記アンコレクタブルエラーが発生してい
る場合にはパリテイエラーとして検出することが
できる。
以上の説明から明らかなように本発明によれ
ば、メモリコントローラ６とCPU５間のインタ
フエイスがメモリ７とメモリコントローラ６間の
インタフエースと異なるパリテイチエツク方式で
あつても、メモリ７からのリードデータにエラー
があることをパリテイビツトによりCPU５へ知
らせることが可能となる。従つて特別なエラー報
知機能を必要とせず、メモリコントローラ６と
CPU５間のインタフエースを形成することがで
きる利点を有する。なお、上記の実施例ではアン
コレクタブルエラーに対してパリテイビツトを交
換したが、出力データを変換して、CPUでパリ
テイエラーを発生するようにしても、同様の効果
が得られる。
ば、メモリコントローラ６とCPU５間のインタ
フエイスがメモリ７とメモリコントローラ６間の
インタフエースと異なるパリテイチエツク方式で
あつても、メモリ７からのリードデータにエラー
があることをパリテイビツトによりCPU５へ知
らせることが可能となる。従つて特別なエラー報
知機能を必要とせず、メモリコントローラ６と
CPU５間のインタフエースを形成することがで
きる利点を有する。なお、上記の実施例ではアン
コレクタブルエラーに対してパリテイビツトを交
換したが、出力データを変換して、CPUでパリ
テイエラーを発生するようにしても、同様の効果
が得られる。
第１図および第２図は従来および本発明の情報
処理装置の基本的回路図で第３図は第２図のメモ
リコントロールの本発明に係る部分の詳細回路図
である。 １１……エラーチエツク・コレクシヨン回路、
１２……パリテイ生成器、１３……パリテイビツ
ト変換器、１４……リードデータ、１５……出力
データ、１７……アンコレクタブルエラー信号、
１８……パリテイビツト信号。
処理装置の基本的回路図で第３図は第２図のメモ
リコントロールの本発明に係る部分の詳細回路図
である。 １１……エラーチエツク・コレクシヨン回路、
１２……パリテイ生成器、１３……パリテイビツ
ト変換器、１４……リードデータ、１５……出力
データ、１７……アンコレクタブルエラー信号、
１８……パリテイビツト信号。
Claims (1)
- １ エラー訂正コード付メモリと、このメモリか
ら読出したリードデータよりアンコレクダブルエ
ラーを検出してエラー信号を出すエラーチエツ
ク・コレクシヨン回路と、前記リードデータより
パリテイビツトを生成するパリテイ生成器と、上
記アンコレクダブルエラー信号の発生時に上記パ
リテイビツトをアンコレクダブルエラーとなるパ
リテイビツトに変換する変換回路とを具備して成
ることを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6506879A JPS55157042A (en) | 1979-05-28 | 1979-05-28 | Information processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6506879A JPS55157042A (en) | 1979-05-28 | 1979-05-28 | Information processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55157042A JPS55157042A (en) | 1980-12-06 |
| JPS6232813B2 true JPS6232813B2 (ja) | 1987-07-16 |
Family
ID=13276254
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6506879A Granted JPS55157042A (en) | 1979-05-28 | 1979-05-28 | Information processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55157042A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05187728A (ja) * | 1991-06-24 | 1993-07-27 | Baltimore Aircoil Co Inc | 空気調和又は冷凍システムのヘッド圧力制御方法と制御装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5844488A (ja) * | 1981-09-11 | 1983-03-15 | 日本電信電話株式会社 | パタン発生装置 |
| JPH01145732A (ja) * | 1987-12-01 | 1989-06-07 | Fujitsu Ltd | パリティビット生成方式 |
| JPH03288935A (ja) * | 1990-04-05 | 1991-12-19 | Nec Corp | 情報処理装置の誤り訂正装置 |
| JPH05225798A (ja) * | 1991-08-14 | 1993-09-03 | Internatl Business Mach Corp <Ibm> | メモリシステム |
| EP1496435A1 (en) * | 2003-07-11 | 2005-01-12 | Yogitech Spa | Dependable microcontroller, method for designing a dependable microcontroller and computer program product therefor |
| JP2009037448A (ja) * | 2007-08-02 | 2009-02-19 | Nec Computertechno Ltd | 障害検出装置、障害検出方法及び障害検出プログラム |
-
1979
- 1979-05-28 JP JP6506879A patent/JPS55157042A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05187728A (ja) * | 1991-06-24 | 1993-07-27 | Baltimore Aircoil Co Inc | 空気調和又は冷凍システムのヘッド圧力制御方法と制御装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55157042A (en) | 1980-12-06 |
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