JPH052037A - ゼロクロス検出回路 - Google Patents
ゼロクロス検出回路Info
- Publication number
- JPH052037A JPH052037A JP3180327A JP18032791A JPH052037A JP H052037 A JPH052037 A JP H052037A JP 3180327 A JP3180327 A JP 3180327A JP 18032791 A JP18032791 A JP 18032791A JP H052037 A JPH052037 A JP H052037A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- channel transistor
- potential
- differential amplifier
- zero
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Measurement Of Current Or Voltage (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【目的】 交流信号のゼロクロス点を精度よく検出でき
る，単一電源で動作可能なゼロクロス検出回路を得るこ
とを目的としている。 【構成】 入力端子１から入力される被検出信号の電圧
を単一電源使用差動増幅回路の残留電圧以上シフトさせ
る第１のソースフォロワ回路１８と、前記第１のソース
フォロワ回路１８と同一の特性を有し、入力端子がゼロ
ボルトに固定された第２のソースフォロワ回路１７と、
前記第１のソースフォロワ回路１８の出力と第２のソー
スフォロワ回路１７の出力との電位差を増幅する単一電
源使用のＣＭＯＳ型差動増幅回路１４とを備えたもので
ある。 【効果】 上記構成により、単一電源使用のＣＭＯＳ型
差動増幅回路を用いて、精度の高いゼロクロス検出が実
現でき、単一電源で動作可能なワンチップマイクロコン
ピュータ等の半導体集積回路に搭載して好適なゼロクロ
ス検出回路が得られる。
る，単一電源で動作可能なゼロクロス検出回路を得るこ
とを目的としている。 【構成】 入力端子１から入力される被検出信号の電圧
を単一電源使用差動増幅回路の残留電圧以上シフトさせ
る第１のソースフォロワ回路１８と、前記第１のソース
フォロワ回路１８と同一の特性を有し、入力端子がゼロ
ボルトに固定された第２のソースフォロワ回路１７と、
前記第１のソースフォロワ回路１８の出力と第２のソー
スフォロワ回路１７の出力との電位差を増幅する単一電
源使用のＣＭＯＳ型差動増幅回路１４とを備えたもので
ある。 【効果】 上記構成により、単一電源使用のＣＭＯＳ型
差動増幅回路を用いて、精度の高いゼロクロス検出が実
現でき、単一電源で動作可能なワンチップマイクロコン
ピュータ等の半導体集積回路に搭載して好適なゼロクロ
ス検出回路が得られる。
Description
【０００１】
【産業上の利用分野】この発明は、ワンチップマイクロ
コンピュータ等の半導体集積回路に搭載される単一電源
で動作可能なゼロクロス検出回路に関するものである。
コンピュータ等の半導体集積回路に搭載される単一電源
で動作可能なゼロクロス検出回路に関するものである。
【０００２】
【従来の技術】図３は、従来の技術によるＰチャネルト
ランジスタ差動の増幅回路を用いた単一電源使用のゼロ
クロス検出回路の一例を示す等価回路図である。図にお
いて、１は入力端子、２は出力端子、３は電源であり、
これはマイクロコンピュータ等において一般的に使用さ
れる＋５Ｖ等の単一電源である。４は接地回路、５はソ
ースが電源３に接続され、ドレインとゲートが接続され
たＰチャネルトランジスタ、６はゲートが電源３に接続
され、ソースが接地回路４に接続され、ドレインがＰチ
ャネルトランジスタ５のドレインと接続されたＮチャネ
ルトランジスタ、７はソースが電源３と接続され、ゲー
トがＰチャネルトランジスタ５のゲートと接続されたＰ
チャネルトランジスタ、８はソースが接地回路４と接続
され、ドレインとゲートが接続されたＮチャネルトラン
ジスタ、９はソースが接地回路４と接続され、ゲートが
Ｎチャネルトランジスタ８のゲートと接続されたＮチャ
ネルトランジスタ、１０は一端がＰチャネルトランジス
タ７のドレインと接続され、他の一端がＮチャネルトラ
ンジスタ８のドレインと接続され、ゲートが接地回路４
と接続されたＰチャネルトランジスタ、１１は一端がＮ
チャネルトランジスタ９のドレインと接続され、他の一
端がＰチャネルトランジスタ７のドレインと接続され、
ゲートが入力端子１と接続されたＰチャネルトランジス
タ、１２はソースが電源３と接続され、ドレインが出力
端子２と接続され、ゲートがＰチャネルトランジスタ５
のゲートと接続されたＰチャネルトランジスタ、１３は
ソースが接地回路４と接続され、ドレインがＰチャネル
トランジスタ１２のドレインと接続され、ゲートがＮチ
ャネルトランジスタ９のドレインに接続されたＮチャネ
ルトランジスタ、１４は上記Ｐチャネルトランジスタ
７，１０，１１とＮチャネルトランジスタ８，９で構成
されたＣＭＯＳ型差動増幅回路である。
ランジスタ差動の増幅回路を用いた単一電源使用のゼロ
クロス検出回路の一例を示す等価回路図である。図にお
いて、１は入力端子、２は出力端子、３は電源であり、
これはマイクロコンピュータ等において一般的に使用さ
れる＋５Ｖ等の単一電源である。４は接地回路、５はソ
ースが電源３に接続され、ドレインとゲートが接続され
たＰチャネルトランジスタ、６はゲートが電源３に接続
され、ソースが接地回路４に接続され、ドレインがＰチ
ャネルトランジスタ５のドレインと接続されたＮチャネ
ルトランジスタ、７はソースが電源３と接続され、ゲー
トがＰチャネルトランジスタ５のゲートと接続されたＰ
チャネルトランジスタ、８はソースが接地回路４と接続
され、ドレインとゲートが接続されたＮチャネルトラン
ジスタ、９はソースが接地回路４と接続され、ゲートが
Ｎチャネルトランジスタ８のゲートと接続されたＮチャ
ネルトランジスタ、１０は一端がＰチャネルトランジス
タ７のドレインと接続され、他の一端がＮチャネルトラ
ンジスタ８のドレインと接続され、ゲートが接地回路４
と接続されたＰチャネルトランジスタ、１１は一端がＮ
チャネルトランジスタ９のドレインと接続され、他の一
端がＰチャネルトランジスタ７のドレインと接続され、
ゲートが入力端子１と接続されたＰチャネルトランジス
タ、１２はソースが電源３と接続され、ドレインが出力
端子２と接続され、ゲートがＰチャネルトランジスタ５
のゲートと接続されたＰチャネルトランジスタ、１３は
ソースが接地回路４と接続され、ドレインがＰチャネル
トランジスタ１２のドレインと接続され、ゲートがＮチ
ャネルトランジスタ９のドレインに接続されたＮチャネ
ルトランジスタ、１４は上記Ｐチャネルトランジスタ
７，１０，１１とＮチャネルトランジスタ８，９で構成
されたＣＭＯＳ型差動増幅回路である。
【０００３】次に動作について説明する。Ａ点の電位
は、Ｐチャネルトランジスタ５のゲートとドレインが接
続されているために、Ｐチャネルトランジスタ５とＰチ
ャネルトランジスタ６のスレッショルド電位の関数にな
り、一定の電位に保たれる。Ｐチャネルトランジスタ７
はゲート電位がＡ点の電位に固定されていることから定
電流源として作用し、結果としてＢ点の電位はほぼ一定
電位に保たれる。Ｎチャネルトランジスタ８とＮチャネ
ルトランジスタ９はカレント・ミラー回路を構成してお
り、Ｐチャネルトランジスタ１０とＰチャネルトランジ
スタ１１に流れる電流が同じ値になるように動作し、こ
の段での電圧利得を上げる。上記の回路構成により、入
力端子１の電位変化に応じて２つの作用がＣ点に働く。
入力端子１の電位が接地回路４の電位（ゼロボルト、以
下、接地電位と称す）より上がると、第１の作用とし
て、Ｐチャネルトランジスタ１１の両端の電位差が増大
し、Ｃ点の電位を下げる。第２の作用として、Ｄ点の電
位がＣ点の電位の変化分だけ上がるが、逆にＮチャネル
トランジスタ８がＤ点の電位を下げる方向に働く。Ｎチ
ャネルトランジスタ８とＮチャネルトランジスタ９は同
一の特性を持つように設計されており、互いのゲート端
子が接続されているため、Ｎチャネルトランジスタ８が
Ｄ点の電位を下げた分だけ、Ｎチャネルトランジスタ９
もＣ点の電位を下げる。このような２つの作用により、
Ｃ点の電位が下降し、Ｎチャネルトランジスタ１３を通
して出力端子２の電位を上昇させる。逆に、入力端子１
の電位が接地電位より下がると、上の場合とは逆の作用
により出力端子２の電位を下降させる。このようにし
て、入力端子１の電位と接地電位の大小の比較を行なう
ことができ、ゼロクロスの検出が可能となる。
は、Ｐチャネルトランジスタ５のゲートとドレインが接
続されているために、Ｐチャネルトランジスタ５とＰチ
ャネルトランジスタ６のスレッショルド電位の関数にな
り、一定の電位に保たれる。Ｐチャネルトランジスタ７
はゲート電位がＡ点の電位に固定されていることから定
電流源として作用し、結果としてＢ点の電位はほぼ一定
電位に保たれる。Ｎチャネルトランジスタ８とＮチャネ
ルトランジスタ９はカレント・ミラー回路を構成してお
り、Ｐチャネルトランジスタ１０とＰチャネルトランジ
スタ１１に流れる電流が同じ値になるように動作し、こ
の段での電圧利得を上げる。上記の回路構成により、入
力端子１の電位変化に応じて２つの作用がＣ点に働く。
入力端子１の電位が接地回路４の電位（ゼロボルト、以
下、接地電位と称す）より上がると、第１の作用とし
て、Ｐチャネルトランジスタ１１の両端の電位差が増大
し、Ｃ点の電位を下げる。第２の作用として、Ｄ点の電
位がＣ点の電位の変化分だけ上がるが、逆にＮチャネル
トランジスタ８がＤ点の電位を下げる方向に働く。Ｎチ
ャネルトランジスタ８とＮチャネルトランジスタ９は同
一の特性を持つように設計されており、互いのゲート端
子が接続されているため、Ｎチャネルトランジスタ８が
Ｄ点の電位を下げた分だけ、Ｎチャネルトランジスタ９
もＣ点の電位を下げる。このような２つの作用により、
Ｃ点の電位が下降し、Ｎチャネルトランジスタ１３を通
して出力端子２の電位を上昇させる。逆に、入力端子１
の電位が接地電位より下がると、上の場合とは逆の作用
により出力端子２の電位を下降させる。このようにし
て、入力端子１の電位と接地電位の大小の比較を行なう
ことができ、ゼロクロスの検出が可能となる。
【０００４】図４（ａ）は前記従来例の入力信号の電位
変化を示す図であり、図４（ｂ）は前記従来例の出力信
号の電位変化を示す図である。図において、Ｌ１は入力
信号、Ｌ４は出力信号、Ｖ１は残留電圧である。差動増
幅回路１４は、その内部回路が動作するために１ボルト
程度の残留電圧が必要である。そのために、残留電圧Ｖ
１以下の電圧は増幅できない。従って、図４（ａ）及び
図４（ｂ）に示すように、入力信号Ｌ１が残留電圧Ｖ１
以下の場合には、差動増幅回路１４は最低出力電圧を出
力し、入力信号Ｌ１が残留電圧Ｖ１を越えると、差動増
幅回路１４は初めて入力信号Ｌ１が接地電位を越えたこ
とを認識し、出力電位を急激に立ち上げる。
変化を示す図であり、図４（ｂ）は前記従来例の出力信
号の電位変化を示す図である。図において、Ｌ１は入力
信号、Ｌ４は出力信号、Ｖ１は残留電圧である。差動増
幅回路１４は、その内部回路が動作するために１ボルト
程度の残留電圧が必要である。そのために、残留電圧Ｖ
１以下の電圧は増幅できない。従って、図４（ａ）及び
図４（ｂ）に示すように、入力信号Ｌ１が残留電圧Ｖ１
以下の場合には、差動増幅回路１４は最低出力電圧を出
力し、入力信号Ｌ１が残留電圧Ｖ１を越えると、差動増
幅回路１４は初めて入力信号Ｌ１が接地電位を越えたこ
とを認識し、出力電位を急激に立ち上げる。
【０００５】
【発明が解決しようとする課題】通常、ワンチップマイ
クロコンピュータは単一の電源で動作しているため、ゼ
ロクロス検出回路を搭載する場合も単一の電源で動作す
ることが望ましい。しかしながら、交流信号のゼロボル
ト電位に対する大小を、単一電源使用の差動増幅回路を
用いて検出する場合、残留電圧が存在するため、その検
出精度には限界があった。
クロコンピュータは単一の電源で動作しているため、ゼ
ロクロス検出回路を搭載する場合も単一の電源で動作す
ることが望ましい。しかしながら、交流信号のゼロボル
ト電位に対する大小を、単一電源使用の差動増幅回路を
用いて検出する場合、残留電圧が存在するため、その検
出精度には限界があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、ゼロクロス点を精度よく検出で
きる，単一電源で動作可能なゼロクロス検出回路を得る
ことを目的とする。
ためになされたもので、ゼロクロス点を精度よく検出で
きる，単一電源で動作可能なゼロクロス検出回路を得る
ことを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るゼロクロ
ス検出回路は、単一電源使用の差動増幅回路を用い、交
流信号のゼロクロス点を検出するゼロクロス検出回路に
おいて、前記差動増幅回路の一方の入力側に、被検出信
号の電圧を差動増幅回路の残留電圧以上シフトさせる第
１の電圧シフト手段を備えるとともに、他方の入力側
に、前記第１の電圧シフト手段と同一のシフト特性を有
し、入力端子がゼロボルトに固定された第２の電圧シフ
ト手段を備えたものである。また、単一電源使用の差動
増幅回路は、ＣＭＯＳ型差動増幅回路から成り、第１，
第２の電圧シフト手段は、同一の特性を有する第１，第
２のソースフォロワ回路から成るものである。
ス検出回路は、単一電源使用の差動増幅回路を用い、交
流信号のゼロクロス点を検出するゼロクロス検出回路に
おいて、前記差動増幅回路の一方の入力側に、被検出信
号の電圧を差動増幅回路の残留電圧以上シフトさせる第
１の電圧シフト手段を備えるとともに、他方の入力側
に、前記第１の電圧シフト手段と同一のシフト特性を有
し、入力端子がゼロボルトに固定された第２の電圧シフ
ト手段を備えたものである。また、単一電源使用の差動
増幅回路は、ＣＭＯＳ型差動増幅回路から成り、第１，
第２の電圧シフト手段は、同一の特性を有する第１，第
２のソースフォロワ回路から成るものである。
【０００８】
【作用】この発明におけるゼロクロス検出回路に交流信
号である被検出信号を入力すると、入力信号は第１の電
圧シフト手段に入力され、差動増幅回路の残留電圧以上
シフトされた後、前記差動増幅回路に入力される。一
方、前記第１の電圧シフト手段と同一のシフト特性を有
し、入力端子が接地された第２の電圧シフト手段の出力
が前記差動増幅回路の第２の入力信号として入力され
る。前記差動増幅回路は前記２つの入力信号の電位差を
増幅し、ゼロクロス点検出信号として出力する。前述し
たように、差動増幅回路の前記２つの入力信号をそれぞ
れ電圧シフト手段を介して残留電圧以上に同じだけ電圧
シフトさせることにより、前記差動増幅回路が単一電源
使用であるために生じる，ゼロボルト付近での特性の悪
化の影響を避けることができ、精度の高いゼロクロス検
出が可能となる。また、単一電源使用の差動増幅回路を
ＣＭＯＳ型差動増幅回路とし、第１，第２の電圧シフト
手段を同一の特性を有する第１，第２のソースフォロワ
回路とすることにより、ワンチップマイクロコンピュー
タ等の半導体集積回路に搭載して好適なゼロクロス検出
回路が得られる。
号である被検出信号を入力すると、入力信号は第１の電
圧シフト手段に入力され、差動増幅回路の残留電圧以上
シフトされた後、前記差動増幅回路に入力される。一
方、前記第１の電圧シフト手段と同一のシフト特性を有
し、入力端子が接地された第２の電圧シフト手段の出力
が前記差動増幅回路の第２の入力信号として入力され
る。前記差動増幅回路は前記２つの入力信号の電位差を
増幅し、ゼロクロス点検出信号として出力する。前述し
たように、差動増幅回路の前記２つの入力信号をそれぞ
れ電圧シフト手段を介して残留電圧以上に同じだけ電圧
シフトさせることにより、前記差動増幅回路が単一電源
使用であるために生じる，ゼロボルト付近での特性の悪
化の影響を避けることができ、精度の高いゼロクロス検
出が可能となる。また、単一電源使用の差動増幅回路を
ＣＭＯＳ型差動増幅回路とし、第１，第２の電圧シフト
手段を同一の特性を有する第１，第２のソースフォロワ
回路とすることにより、ワンチップマイクロコンピュー
タ等の半導体集積回路に搭載して好適なゼロクロス検出
回路が得られる。
【０００９】
【実施例】以下、この発明の一実施例を図について説明
する。図１は、この発明の一実施例として、Ｐチャネル
トランジスタ差動の増幅回路を用いた単一電源使用のゼ
ロクロス検出回路の等価回路図を示す。図において、１
は入力端子、２は出力端子、３は電源であり、これはマ
イクロコンピュータ等において一般的に使用される＋５
Ｖ等の単一電源である。４は接地回路、５はソースが電
源３に接続され、ドレインとゲートが接続されたＰチャ
ネルトランジスタ、６はゲートが電源３に接続され、ソ
ースが接地回路４に接続され、ドレインがＰチャネルト
ランジスタ５のドレインと接続されたＮチャネルトラン
ジスタ、７はソースが電源３と接続され、ゲートがＰチ
ャネルトランジスタ５のゲートと接続されたＰチャネル
トランジスタ、８はソースが接地回路４と接続され、ド
レインとゲートが接続されたＮチャネルトランジスタ、
９はソースが接地回路４と接続され、ゲートがＮチャネ
ルトランジスタ８のゲートと接続されたＮチャネルトラ
ンジスタ、１０は一端がＰチャネルトランジスタ７のド
レインと接続され、他の一端がＮチャネルトランジスタ
８のドレインと接続されたＰチャネルトランジスタ、１
１は一端がＮチャネルトランジスタ９のドレインと接続
され、他の一端がＰチャネルトランジスタ７のドレイン
と接続されたＰチャネルトランジスタ、１２はソースが
電源３と接続され、ドレインが出力端子２と接続され、
ゲートがＰチャネルトランジスタ５のゲートと接続され
たＰチャネルトランジスタ、１３はソースが接地回路４
と接続され、ドレインがＰチャネルトランジスタ１２の
ドレインと接続され、ゲートがＮチャネルトランジスタ
９のドレインに接続されたＮチャネルトランジスタ、１
４は上記Ｐチャネルトランジスタ７，１０，１１とＮチ
ャネルトランジスタ８，９で構成されたＣＭＯＳ型差動
増幅回路、１５，１６はそれぞれソースが電源３に接続
され、ゲートがＰチャネルトランジスタ５のゲートと接
続されたＰチャネルトランジスタ、１７はゲートとドレ
インが接地回路４と接続され、ソースがＰチャネルトラ
ンジスタ１０のゲートと接続されたＰチャネルトランジ
スタ、１８はゲートに入力端子１が接続され、ドレイン
が接地回路４と接続され、ソースがＰチャネルトランジ
スタ１１のゲートと接続されたＰチャネルトランジスタ
である。ここで、上記Ｐチャネルトランジスタ１８は第
１のソースフォロワ回路として本願の第１の電圧シフト
手段に相当し、またＰチャネルトランジスタ１７は第２
のソースフォロワ回路として本願の第２の電圧シフト手
段に相当するものである。
する。図１は、この発明の一実施例として、Ｐチャネル
トランジスタ差動の増幅回路を用いた単一電源使用のゼ
ロクロス検出回路の等価回路図を示す。図において、１
は入力端子、２は出力端子、３は電源であり、これはマ
イクロコンピュータ等において一般的に使用される＋５
Ｖ等の単一電源である。４は接地回路、５はソースが電
源３に接続され、ドレインとゲートが接続されたＰチャ
ネルトランジスタ、６はゲートが電源３に接続され、ソ
ースが接地回路４に接続され、ドレインがＰチャネルト
ランジスタ５のドレインと接続されたＮチャネルトラン
ジスタ、７はソースが電源３と接続され、ゲートがＰチ
ャネルトランジスタ５のゲートと接続されたＰチャネル
トランジスタ、８はソースが接地回路４と接続され、ド
レインとゲートが接続されたＮチャネルトランジスタ、
９はソースが接地回路４と接続され、ゲートがＮチャネ
ルトランジスタ８のゲートと接続されたＮチャネルトラ
ンジスタ、１０は一端がＰチャネルトランジスタ７のド
レインと接続され、他の一端がＮチャネルトランジスタ
８のドレインと接続されたＰチャネルトランジスタ、１
１は一端がＮチャネルトランジスタ９のドレインと接続
され、他の一端がＰチャネルトランジスタ７のドレイン
と接続されたＰチャネルトランジスタ、１２はソースが
電源３と接続され、ドレインが出力端子２と接続され、
ゲートがＰチャネルトランジスタ５のゲートと接続され
たＰチャネルトランジスタ、１３はソースが接地回路４
と接続され、ドレインがＰチャネルトランジスタ１２の
ドレインと接続され、ゲートがＮチャネルトランジスタ
９のドレインに接続されたＮチャネルトランジスタ、１
４は上記Ｐチャネルトランジスタ７，１０，１１とＮチ
ャネルトランジスタ８，９で構成されたＣＭＯＳ型差動
増幅回路、１５，１６はそれぞれソースが電源３に接続
され、ゲートがＰチャネルトランジスタ５のゲートと接
続されたＰチャネルトランジスタ、１７はゲートとドレ
インが接地回路４と接続され、ソースがＰチャネルトラ
ンジスタ１０のゲートと接続されたＰチャネルトランジ
スタ、１８はゲートに入力端子１が接続され、ドレイン
が接地回路４と接続され、ソースがＰチャネルトランジ
スタ１１のゲートと接続されたＰチャネルトランジスタ
である。ここで、上記Ｐチャネルトランジスタ１８は第
１のソースフォロワ回路として本願の第１の電圧シフト
手段に相当し、またＰチャネルトランジスタ１７は第２
のソースフォロワ回路として本願の第２の電圧シフト手
段に相当するものである。
【００１０】次に動作について説明する。Ａ点の電位
は、Ｐチャネルトランジスタ５のゲートとドレインが接
続されているために、Ｐチャネルトランジスタ５とＰチ
ャネルトランジスタ６のスレッショルド電位の関数にな
り、一定の電位に保たれる。Ｐチャネルトランジスタ７
はゲート電位がＡ点の電位に固定されていることから定
電流源として作用し、結果としてＢ点の電位はほぼ一定
電位に保たれる。Ｎチャネルトランジスタ８とＮチャネ
ルトランジスタ９はカレント・ミラー回路を構成してお
り、Ｐチャネルトランジスタ１０とＰチャネルトランジ
スタ１１に流れる電流が同じ値になるように動作し、こ
の段での電圧利得を上げる。Ｐチャネルトランジスタ１
７及びＰチャネルトランジスタ１８は同一の特性を有す
るソースフォロワ回路であり、ソース電位は、ゲート電
位と交流成分が同じで直流成分がゲート−ソース間電圧
だけ高い電位になるもので、ここでは本願の電圧シフト
手段として、差動増幅回路１４の残留電圧以上シフトす
るように設定されている。従って、被検出信号と接地電
位をこれらのソースフォロワ回路を通して差動増幅回路
１４に入力することにより、被検出信号と接地電位に残
留電圧以上のオフセット電圧を加算し、ゼロクロス点を
上方に所定量シフトさせることができる。上記の回路構
成により、入力端子１の電位変化に応じて２つの作用が
Ｃ点に働く。入力端子１の電位が接地電位より上がる
と、第１の作用として、Ｐチャネルトランジスタ１１の
両端の電位差が増大し、Ｃ点の電位を下げる。第２の作
用として、Ｄ点の電位がＣ点の電位の変化分だけ上がる
が、逆にＮチャネルトランジスタ８がＤ点の電位を下げ
る方向に働く。Ｎチャネルトランジスタ８とＮチャネル
トランジスタ９は同一の特性を持つように設計されてお
り、さらに互いのゲート端子が接続されているため、Ｎ
チャネルトランジスタ８がＤ点の電位を下げた分だけ、
Ｎチャネルトランジスタ９もＣ点の電位を下げる。この
ような２つの作用により、Ｃ点の電位が下降し、Ｎチャ
ネルトランジスタ１３を通して出力端子２の電位を上昇
させる。逆に、入力端子１の電位が接地電位より下がる
と、上の場合とは逆の作用により出力端子２の電位を下
降させる。
は、Ｐチャネルトランジスタ５のゲートとドレインが接
続されているために、Ｐチャネルトランジスタ５とＰチ
ャネルトランジスタ６のスレッショルド電位の関数にな
り、一定の電位に保たれる。Ｐチャネルトランジスタ７
はゲート電位がＡ点の電位に固定されていることから定
電流源として作用し、結果としてＢ点の電位はほぼ一定
電位に保たれる。Ｎチャネルトランジスタ８とＮチャネ
ルトランジスタ９はカレント・ミラー回路を構成してお
り、Ｐチャネルトランジスタ１０とＰチャネルトランジ
スタ１１に流れる電流が同じ値になるように動作し、こ
の段での電圧利得を上げる。Ｐチャネルトランジスタ１
７及びＰチャネルトランジスタ１８は同一の特性を有す
るソースフォロワ回路であり、ソース電位は、ゲート電
位と交流成分が同じで直流成分がゲート−ソース間電圧
だけ高い電位になるもので、ここでは本願の電圧シフト
手段として、差動増幅回路１４の残留電圧以上シフトす
るように設定されている。従って、被検出信号と接地電
位をこれらのソースフォロワ回路を通して差動増幅回路
１４に入力することにより、被検出信号と接地電位に残
留電圧以上のオフセット電圧を加算し、ゼロクロス点を
上方に所定量シフトさせることができる。上記の回路構
成により、入力端子１の電位変化に応じて２つの作用が
Ｃ点に働く。入力端子１の電位が接地電位より上がる
と、第１の作用として、Ｐチャネルトランジスタ１１の
両端の電位差が増大し、Ｃ点の電位を下げる。第２の作
用として、Ｄ点の電位がＣ点の電位の変化分だけ上がる
が、逆にＮチャネルトランジスタ８がＤ点の電位を下げ
る方向に働く。Ｎチャネルトランジスタ８とＮチャネル
トランジスタ９は同一の特性を持つように設計されてお
り、さらに互いのゲート端子が接続されているため、Ｎ
チャネルトランジスタ８がＤ点の電位を下げた分だけ、
Ｎチャネルトランジスタ９もＣ点の電位を下げる。この
ような２つの作用により、Ｃ点の電位が下降し、Ｎチャ
ネルトランジスタ１３を通して出力端子２の電位を上昇
させる。逆に、入力端子１の電位が接地電位より下がる
と、上の場合とは逆の作用により出力端子２の電位を下
降させる。
【００１１】図２（ａ）は前記実施例の入力信号の電位
変化を示す図であり、図２（ｂ）は前記実施例の出力信
号の電位変化を示す図である。図において、Ｌ１は入力
信号、Ｌ２はＰチャネルトランジスタ１１のゲート電
位、Ｌ３はＰチャネルトランジスタ１０のゲート電位、
Ｌ４は出力信号、Ｖ１は残留電圧である。上記実施例に
よると、接地電位（ゼロボルト）と入力信号Ｌ１をそれ
ぞれＰチャネルトランジスタ１７とＰチャネルトランジ
スタ１８を介して差動増幅回路１４に入力することによ
り、接地電位及び入力信号Ｌ１を上方に電位シフトさせ
ることができる。すなわち、図２（ａ）及び図２（ｂ）
に示すように、接地電位がシフトされた電位Ｌ３と入力
信号Ｌ１がシフトされた電位Ｌ２との交差点が残留電圧
Ｖ１より高い電位にシフトされる。そのために、差動増
幅回路１４は入力信号Ｌ１が接地電位以下の間は最低出
力電圧を出力し、入力信号Ｌ１が接地電位を越えると最
大出力電圧を出力する。このようにして、精度の高いゼ
ロクロス検出を行なうことができる。
変化を示す図であり、図２（ｂ）は前記実施例の出力信
号の電位変化を示す図である。図において、Ｌ１は入力
信号、Ｌ２はＰチャネルトランジスタ１１のゲート電
位、Ｌ３はＰチャネルトランジスタ１０のゲート電位、
Ｌ４は出力信号、Ｖ１は残留電圧である。上記実施例に
よると、接地電位（ゼロボルト）と入力信号Ｌ１をそれ
ぞれＰチャネルトランジスタ１７とＰチャネルトランジ
スタ１８を介して差動増幅回路１４に入力することによ
り、接地電位及び入力信号Ｌ１を上方に電位シフトさせ
ることができる。すなわち、図２（ａ）及び図２（ｂ）
に示すように、接地電位がシフトされた電位Ｌ３と入力
信号Ｌ１がシフトされた電位Ｌ２との交差点が残留電圧
Ｖ１より高い電位にシフトされる。そのために、差動増
幅回路１４は入力信号Ｌ１が接地電位以下の間は最低出
力電圧を出力し、入力信号Ｌ１が接地電位を越えると最
大出力電圧を出力する。このようにして、精度の高いゼ
ロクロス検出を行なうことができる。
【００１２】以上のように、本実施例によるゼロクロス
検出回路は、被検出信号の電圧を単一電源使用差動増幅
回路の残留電圧以上シフトさせる第１のソースフォロワ
回路１８と、前記第１のソースフォロワ回路１８と同一
の特性を有し、入力端子がゼロボルトに固定された第２
のソースフォロワ回路１７と、前記第１のソースフォロ
ワ回路１８の出力と第２のソースフォロワ回路１７の出
力との電位差を増幅する単一電源使用のＣＭＯＳ型差動
増幅回路１４とを備えたものである。このゼロクロス検
出回路に交流信号を入力すると、入力信号は第１のソー
スフォロワ回路１８に入力され、正の方向に残留電圧以
上シフトされた後、前記ＣＭＯＳ型差動増幅回路１４に
入力される。一方、前記第１のソースフォロワ回路１８
と同一の特性を有し、入力端子が接地された第２のソー
スフォロワ回路１７の出力が前記ＣＭＯＳ型差動増幅回
路１４の第２の入力信号として入力される。前記ＣＭＯ
Ｓ型差動増幅回路１４は前記２つの入力信号の電位差を
増幅し、ゼロクロス点検出信号として出力する。前述し
たように、ＣＭＯＳ型差動増幅回路１４の前記２つの入
力信号をそれぞれソースフォロワ回路１７、１８を介し
て正の方向に電圧シフトさせることにより、前記ＣＭＯ
Ｓ型差動増幅回路１４が単一電源使用であるために生じ
る，ゼロボルト付近での特性の悪化の影響を避けること
ができ、精度の高いゼロクロス検出が可能となる。従っ
て、単一電源により動作可能なワンチップマイクロコン
ピュータ等の半導体集積回路に搭載して好適なゼロクロ
ス検出回路が得られる。
検出回路は、被検出信号の電圧を単一電源使用差動増幅
回路の残留電圧以上シフトさせる第１のソースフォロワ
回路１８と、前記第１のソースフォロワ回路１８と同一
の特性を有し、入力端子がゼロボルトに固定された第２
のソースフォロワ回路１７と、前記第１のソースフォロ
ワ回路１８の出力と第２のソースフォロワ回路１７の出
力との電位差を増幅する単一電源使用のＣＭＯＳ型差動
増幅回路１４とを備えたものである。このゼロクロス検
出回路に交流信号を入力すると、入力信号は第１のソー
スフォロワ回路１８に入力され、正の方向に残留電圧以
上シフトされた後、前記ＣＭＯＳ型差動増幅回路１４に
入力される。一方、前記第１のソースフォロワ回路１８
と同一の特性を有し、入力端子が接地された第２のソー
スフォロワ回路１７の出力が前記ＣＭＯＳ型差動増幅回
路１４の第２の入力信号として入力される。前記ＣＭＯ
Ｓ型差動増幅回路１４は前記２つの入力信号の電位差を
増幅し、ゼロクロス点検出信号として出力する。前述し
たように、ＣＭＯＳ型差動増幅回路１４の前記２つの入
力信号をそれぞれソースフォロワ回路１７、１８を介し
て正の方向に電圧シフトさせることにより、前記ＣＭＯ
Ｓ型差動増幅回路１４が単一電源使用であるために生じ
る，ゼロボルト付近での特性の悪化の影響を避けること
ができ、精度の高いゼロクロス検出が可能となる。従っ
て、単一電源により動作可能なワンチップマイクロコン
ピュータ等の半導体集積回路に搭載して好適なゼロクロ
ス検出回路が得られる。
【００１３】
【発明の効果】以上のように、この発明によれば、単一
電源使用の差動増幅回路の一方の入力側に、被検出信号
の電圧を差動増幅回路の残留電圧以上シフトさせる第１
の電圧シフト手段を備えるとともに、他方の入力側に、
前記第１の電圧シフト手段と同一のシフト特性を有し、
入力端子がゼロボルトに固定された第２の電圧シフト手
段を備えたので、単一電源使用の差動増幅回路を用い
て、精度の高いゼロクロス検出が実現できる効果があ
る。また、単一電源使用の差動増幅回路をＣＭＯＳ型差
動増幅回路とするとともに、第１，第２の電圧シフト手
段を同一の特性を有する第１，第２のソースフォロワ回
路としたことにより、ワンチップマイクロコンピュータ
等の半導体集積回路に搭載して好適なゼロクロス検出回
路が得られる効果がある。
電源使用の差動増幅回路の一方の入力側に、被検出信号
の電圧を差動増幅回路の残留電圧以上シフトさせる第１
の電圧シフト手段を備えるとともに、他方の入力側に、
前記第１の電圧シフト手段と同一のシフト特性を有し、
入力端子がゼロボルトに固定された第２の電圧シフト手
段を備えたので、単一電源使用の差動増幅回路を用い
て、精度の高いゼロクロス検出が実現できる効果があ
る。また、単一電源使用の差動増幅回路をＣＭＯＳ型差
動増幅回路とするとともに、第１，第２の電圧シフト手
段を同一の特性を有する第１，第２のソースフォロワ回
路としたことにより、ワンチップマイクロコンピュータ
等の半導体集積回路に搭載して好適なゼロクロス検出回
路が得られる効果がある。
【図１】この発明の一実施例として、Ｐチャネルトラン
ジスタ差動の増幅回路を用いた単一電源使用のゼロクロ
ス検出回路を示す等価回路図である。
ジスタ差動の増幅回路を用いた単一電源使用のゼロクロ
ス検出回路を示す等価回路図である。
【図２】実施例の入力信号及び出力信号の電位変化を示
す図である。
す図である。
【図３】従来の技術によるＰチャネルトランジスタ差動
の増幅回路を用いた単一電源使用のゼロクロス検出回路
の一例を示す等価回路図である。
の増幅回路を用いた単一電源使用のゼロクロス検出回路
の一例を示す等価回路図である。
【図４】従来例の入力信号及び出力信号の電位変化を示
す図である。
す図である。
１ 入力端子
２ 出力端子
３ 電源
４ 接地回路
５，７，１０，１１，１２，１５，１６ Ｐチャネルト
ランジスタ ６，８，９，１３ Ｎチャネルトランジスタ １４ ＣＭＯＳ型差動増幅回路 １７ Ｐチャネルトランジスタ（第２のソースフォロワ
回路，第２の電圧シフト手段） １８ Ｐチャネルトランジスタ（第１のソースフォロワ
回路，第１の電圧シフト手段）
ランジスタ ６，８，９，１３ Ｎチャネルトランジスタ １４ ＣＭＯＳ型差動増幅回路 １７ Ｐチャネルトランジスタ（第２のソースフォロワ
回路，第２の電圧シフト手段） １８ Ｐチャネルトランジスタ（第１のソースフォロワ
回路，第１の電圧シフト手段）
Claims (2)
- 【請求項１】 単一電源使用の差動増幅回路を用い、交
流信号のゼロクロス点を検出するゼロクロス検出回路に
おいて、前記差動増幅回路の一方の入力側に、被検出信
号の電圧を差動増幅回路の残留電圧以上シフトさせる第
１の電圧シフト手段を備えるとともに、他方の入力側
に、前記第１の電圧シフト手段と同一のシフト特性を有
し、入力端子がゼロボルトに固定された第２の電圧シフ
ト手段を備えたことを特徴とするゼロクロス検出回路。 - 【請求項２】 単一電源使用の差動増幅回路はＣＭＯＳ
型差動増幅回路から成るとともに、第１，第２の電圧シ
フト手段は同一の特性を有する第１，第２のソースフォ
ロワ回路から成ることを特徴とする請求項１記載のゼロ
クロス検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180327A JPH052037A (ja) | 1991-06-25 | 1991-06-25 | ゼロクロス検出回路 |
| US07/902,132 US5329171A (en) | 1991-06-25 | 1992-06-22 | Zero cross detection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3180327A JPH052037A (ja) | 1991-06-25 | 1991-06-25 | ゼロクロス検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH052037A true JPH052037A (ja) | 1993-01-08 |
Family
ID=16081277
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3180327A Pending JPH052037A (ja) | 1991-06-25 | 1991-06-25 | ゼロクロス検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5329171A (ja) |
| JP (1) | JPH052037A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105652070A (zh) * | 2016-01-21 | 2016-06-08 | 烽火通信科技股份有限公司 | 一种差分信号幅度检测电路 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5361033A (en) * | 1991-07-25 | 1994-11-01 | Texas Instruments Incorporated | On chip bi-stable power-spike detection circuit |
| US5396115A (en) * | 1993-10-26 | 1995-03-07 | Texas Instruments Incorporated | Current-sensing power-on reset circuit for integrated circuits |
| JPH07229932A (ja) * | 1994-02-17 | 1995-08-29 | Toshiba Corp | 電位検知回路 |
| US5596291A (en) * | 1995-04-10 | 1997-01-21 | Cirrus Logic, Inc. | Circuits, systems and methods for the high speed transfer of data across a conductive line |
| US5663984A (en) * | 1995-05-04 | 1997-09-02 | Cirrus Logic, Inc. | High performance bus driving/receiving circuits, systems and methods |
| US5585744A (en) * | 1995-10-13 | 1996-12-17 | Cirrus Logic, Inc. | Circuits systems and methods for reducing power loss during transfer of data across a conductive line |
| US5848101A (en) * | 1996-01-25 | 1998-12-08 | Cirrus Logic, Inc. | Circuits systems and methods for reducing power loss during transfer of data across an I/O bus |
| US5835965A (en) * | 1996-04-24 | 1998-11-10 | Cirrus Logic, Inc. | Memory system with multiplexed input-output port and memory mapping capability |
| CN102411082A (zh) * | 2011-07-29 | 2012-04-11 | 深圳和而泰智能控制股份有限公司 | 一种节能型过零检测电路及装置 |
| CN102778602B (zh) * | 2012-07-27 | 2014-07-02 | 电子科技大学 | 过零检测电路 |
| US9404948B2 (en) * | 2012-12-21 | 2016-08-02 | Microchip Technology Incorporated | Mains voltage zero-crossing detector |
| CN104991113B (zh) * | 2015-07-09 | 2017-08-25 | 合肥工业大学 | 应用于高频开关电源中的过零检测电路 |
| CN106485858B (zh) * | 2015-08-28 | 2018-10-16 | 西门子瑞士有限公司 | 视觉通知设备及其驱动方法 |
| CN108572274B (zh) * | 2017-03-10 | 2020-07-10 | 中芯国际集成电路制造(上海)有限公司 | 一种过零检测电路及dc-dc转换器 |
| KR20210093934A (ko) * | 2018-11-22 | 2021-07-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 이차 전지의 이상 검출 장치 및 반도체 장치 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59122225A (ja) * | 1982-12-28 | 1984-07-14 | Nippon Texas Instr Kk | 基準電圧検出回路 |
| JPH0611102B2 (ja) * | 1985-01-08 | 1994-02-09 | 日本電気株式会社 | 信号検出回路 |
| IT1236879B (it) * | 1989-11-22 | 1993-04-26 | Sgs Thomson Microelectronics | Circuito elettronico comparatore |
-
1991
- 1991-06-25 JP JP3180327A patent/JPH052037A/ja active Pending
-
1992
- 1992-06-22 US US07/902,132 patent/US5329171A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105652070A (zh) * | 2016-01-21 | 2016-06-08 | 烽火通信科技股份有限公司 | 一种差分信号幅度检测电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5329171A (en) | 1994-07-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6356153B1 (en) | Rail-to-rail input/output operational amplifier and method | |
| US4728900A (en) | Balanced differential amplifier | |
| KR100442226B1 (ko) | 반도체 집적 회로 | |
| US7548117B2 (en) | Differential amplifier having an improved slew rate | |
| JPH052037A (ja) | ゼロクロス検出回路 | |
| US4634890A (en) | Clamping circuit finding particular application between a single sided output of a computer memory and a differential amplifier sensing circuit | |
| JPH11355065A (ja) | 増幅器および第１の差動信号対を増幅するための方法 | |
| US4598215A (en) | Wide common mode range analog CMOS voltage comparator | |
| KR900000993B1 (ko) | 개선된 출력특성을 갖는 비교기 회로 | |
| US5032797A (en) | Differential input stage having improved common mode rejection | |
| US6924702B2 (en) | Low supply voltage and self-biased high speed receiver | |
| US6327190B1 (en) | Complementary differential input buffer for a semiconductor memory device | |
| US4749955A (en) | Low voltage comparator circuit | |
| KR100574968B1 (ko) | 옵셋 보상회로를 갖는 연산증폭기 | |
| US5703477A (en) | Current driver circuit with transverse current regulation | |
| US5189318A (en) | Analog signal extracting circuit | |
| US4780686A (en) | Semiconductor differential amplifier | |
| JP2003101358A (ja) | 差動増幅回路 | |
| US7427898B2 (en) | Detecting amplifier out-of-range conditions | |
| US5812027A (en) | Spike insensitive intermediate frequency amplifier | |
| JPH0618306B2 (ja) | 演算増幅回路 | |
| US6605933B2 (en) | Power metal oxide semiconductor integrated circuit | |
| JPH05102756A (ja) | 差動増幅回路 | |
| JPH09130166A (ja) | Ｃｍｏｓ差動増幅回路 | |
| JP3325707B2 (ja) | 演算増幅器 |