JPS59122225A - 基準電圧検出回路 - Google Patents
基準電圧検出回路Info
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- JPS59122225A JPS59122225A JP57230989A JP23098982A JPS59122225A JP S59122225 A JPS59122225 A JP S59122225A JP 57230989 A JP57230989 A JP 57230989A JP 23098982 A JP23098982 A JP 23098982A JP S59122225 A JPS59122225 A JP S59122225A
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- 238000001514 detection method Methods 0.000 claims description 8
- 230000005669 field effect Effects 0.000 claims 4
- 230000003321 amplification Effects 0.000 claims 1
- 238000003199 nucleic acid amplification method Methods 0.000 claims 1
- 238000000034 method Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000006835 compression Effects 0.000 description 1
- 238000007906 compression Methods 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/22—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral
- H03K5/24—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude
- H03K5/2472—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors
- H03K5/2481—Circuits having more than one input and one output for comparing pulses or pulse trains with each other according to input signal characteristics, e.g. slope, integral the characteristic being amplitude using field effect transistors with at least one differential stage
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Control Of Electrical Variables (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体集積回路に関し、特に集積回路内で入力
信号が基準電圧レベルを横切る時に出力信号を変化させ
る基準電圧検出回路に関する。
信号が基準電圧レベルを横切る時に出力信号を変化させ
る基準電圧検出回路に関する。
種々の電子回路において入力信号が所定九準電圧を横切
る瞬間を検出する必要がある場合がある。
る瞬間を検出する必要がある場合がある。
特に入力信号が接地電圧（零電圧〕を横切る瞬間を検出
する零クロス検出器が位相制御回路等において需要が高
い。しかし通常の集積回路（工ａ ）は接地電圧と電源
電圧との間で作動するため、工Ｃチップ内で接地電圧や
作動電圧とは逆極性の電圧を検出できるものはなかった
。これらの基準電圧検出器は個別部品を用いてプリント
基盤上に組んでいた為費用や信頼性、プリント基盤の小
型化等に問題が多かった〇 一般にインバータ等のロジック回路における参照電圧は
与えられた電源電圧Ｖ（ＯＶ）とｖＤＤＳ （０−ＭＯＳ 、 Ｎ−ＭＯＳでは正極性、Ｐ −ＭＯ
Ｓでは負極性）との間の作動電圧範囲内に設定される。
する零クロス検出器が位相制御回路等において需要が高
い。しかし通常の集積回路（工ａ ）は接地電圧と電源
電圧との間で作動するため、工Ｃチップ内で接地電圧や
作動電圧とは逆極性の電圧を検出できるものはなかった
。これらの基準電圧検出器は個別部品を用いてプリント
基盤上に組んでいた為費用や信頼性、プリント基盤の小
型化等に問題が多かった〇 一般にインバータ等のロジック回路における参照電圧は
与えられた電源電圧Ｖ（ＯＶ）とｖＤＤＳ （０−ＭＯＳ 、 Ｎ−ＭＯＳでは正極性、Ｐ −ＭＯ
Ｓでは負極性）との間の作動電圧範囲内に設定される。
さらにプロセスパラメータや回路定数で決まるあるオー
バードライブ電圧があり、入力電圧が（参照電圧子オー
バードライブ電圧〕を超えないと出力信号は反転しない
。したがって従来の回路では参照電圧として零電圧を印
加し、入力信号として正負に変化する信号を印加しても
、入力信号が零電圧をクロスする点を正確に検出するこ
とはできなかった。さらに作動電圧と逆極性の参照電圧
を用いることも集積回路の構造上不可能であった。
バードライブ電圧があり、入力電圧が（参照電圧子オー
バードライブ電圧〕を超えないと出力信号は反転しない
。したがって従来の回路では参照電圧として零電圧を印
加し、入力信号として正負に変化する信号を印加しても
、入力信号が零電圧をクロスする点を正確に検出するこ
とはできなかった。さらに作動電圧と逆極性の参照電圧
を用いることも集積回路の構造上不可能であった。
本発明は集＋回路内で入力信号が接地電圧をクロスする
瞬間をも高精度に検出できる基準電圧検出回路を提供す
ることを目的とする。
瞬間をも高精度に検出できる基準電圧検出回路を提供す
ることを目的とする。
本発明によれば、ヂプレツシーヨンモード絶縁デートａ
ｈ効果トランジスタ（ＸＧ −ＦＢＧＴ ）を含み、実
質的に同一構成の１対の分圧回路を入力回路、参照電圧
回路として用い、各出力を比較回路で比較増幅すること
により、安定で高精度の基準電圧検出ができる。簡単で
経済的な回路構成であるにもかかわらず電源電圧変動や
温度変化に対しても極めて安定動作が得られる。さらに
全構成要素を工Ｇ −ＦＥＴで構成でき、プロセス的に
も従来のままの工程で製造出来る。入力回路と参照電圧
回路とをデプレツションエＧ −ＦＥＴのみで構成すれ
ば製造プロセスにおけるパラメータの変動、露光１エツ
チング工程のばらつき等に対しても安定であり、製造が
容易で、歩留りを高くすることかで薯る。
ｈ効果トランジスタ（ＸＧ −ＦＢＧＴ ）を含み、実
質的に同一構成の１対の分圧回路を入力回路、参照電圧
回路として用い、各出力を比較回路で比較増幅すること
により、安定で高精度の基準電圧検出ができる。簡単で
経済的な回路構成であるにもかかわらず電源電圧変動や
温度変化に対しても極めて安定動作が得られる。さらに
全構成要素を工Ｇ −ＦＥＴで構成でき、プロセス的に
も従来のままの工程で製造出来る。入力回路と参照電圧
回路とをデプレツションエＧ −ＦＥＴのみで構成すれ
ば製造プロセスにおけるパラメータの変動、露光１エツ
チング工程のばらつき等に対しても安定であり、製造が
容易で、歩留りを高くすることかで薯る。
以下実施例に沿って説明する。第１図において、零電圧
検出回路は入力回路１、参照電圧回路２、比較回路３、
出力バッファ回路４を含む。入力回路１、参照電圧回路
２は入力端子５の入カ電圧■エヨ’ Ｖｓｓラインの接
地電圧■。４−ｏを受けて、作動電圧範囲（ＶＳＳ −
ｖＤＤ ）内の比較用電圧五７゜参照電圧■ を発生す
る。■よ、は”ＩＮと逆方向ＥＦ に変化する反転信号である。デプレッションＸａ−ＦＫ
Ｔ Ｑｌ ＋ Ｑ３は全く同等の特性を有しくＱ□＝＝
Ｑ３λゼロバイアスされて所定の抵抗値を示す。デプレ
ツションエＧ−１１Ｔ Ｑ２ 、 Ｑ４も全く同等の特
性を有しくＱ２＝Ｑ４）、それぞれのデートは入力端子
５、接地■ ラインに接続され、Ｖ 、ｖ ＝ｏｖ
にｓｓ 工Ｎ Ｇ４対応する
インピーダンスヲ示ス。Ｑｌ−Ｑ２ ＋ Ｑｓ−Ｑ４の
各直列接続が分圧回路を構成する。たとえば第２図に示
すように工Ｇ−ＦＥＴ Ｑ、ｌ ｒ Ｑ２ ｚ Ｑ３
ｒ Ｑ４は工０基板内で互に近接して同一方向に沿って
配置される。Ｑ工＋Ｑ３は同−設計寸法であり、Ｑ２１
９４も同−設計寸法である。電源ライン１８、接地ライ
ン１９に接続して拡散領域１１．１１’。
検出回路は入力回路１、参照電圧回路２、比較回路３、
出力バッファ回路４を含む。入力回路１、参照電圧回路
２は入力端子５の入カ電圧■エヨ’ Ｖｓｓラインの接
地電圧■。４−ｏを受けて、作動電圧範囲（ＶＳＳ −
ｖＤＤ ）内の比較用電圧五７゜参照電圧■ を発生す
る。■よ、は”ＩＮと逆方向ＥＦ に変化する反転信号である。デプレッションＸａ−ＦＫ
Ｔ Ｑｌ ＋ Ｑ３は全く同等の特性を有しくＱ□＝＝
Ｑ３λゼロバイアスされて所定の抵抗値を示す。デプレ
ツションエＧ−１１Ｔ Ｑ２ 、 Ｑ４も全く同等の特
性を有しくＱ２＝Ｑ４）、それぞれのデートは入力端子
５、接地■ ラインに接続され、Ｖ 、ｖ ＝ｏｖ
にｓｓ 工Ｎ Ｇ４対応する
インピーダンスヲ示ス。Ｑｌ−Ｑ２ ＋ Ｑｓ−Ｑ４の
各直列接続が分圧回路を構成する。たとえば第２図に示
すように工Ｇ−ＦＥＴ Ｑ、ｌ ｒ Ｑ２ ｚ Ｑ３
ｒ Ｑ４は工０基板内で互に近接して同一方向に沿って
配置される。Ｑ工＋Ｑ３は同−設計寸法であり、Ｑ２１
９４も同−設計寸法である。電源ライン１８、接地ライ
ン１９に接続して拡散領域１１．１１’。
１３ 、１３’が形成されており、中間にさらに拡散領
域１２ 、１２’が形成されている。拡散領域間のチャ
ンネルとなる領域上にゲート電極１５ 、１５’。
域１２ 、１２’が形成されている。拡散領域間のチャ
ンネルとなる領域上にゲート電極１５ 、１５’。
１６ 、１６’が形成されている。番号１１，１２゜１
３．１５．１６で示す部分と番号１１’、１２’。
３．１５．１６で示す部分と番号１１’、１２’。
１３’、 １５’、 １ Ｂ’で示す部分は同一寸法、
同一材料であり、同じプロセスで作成される。従って露
光工程やエッチ工程の過不足、マスク合わせの誤差等の
プロセスパラメータの変動は各トランジスタに同等に影
響し、電圧分割の相対関係には影響を与えない。従って
、製造が容易で高い歩留りが得られる。又トランジスタ
。ｘｐＱ２ｐＱ３ｒＱ４は全てデプレッション型であり
、単なる分ＦＥ＠路として働くので、動作条件の変動に
対しても影響を受ケニくい。分圧比は各トランジスタの
チャンネルの寸法比（ｗ／Ｌ）のみで決定され、電源電
圧の変動や温度変化等に対しても影響を受けにくく、極
めて安定した高精度の動作が得られる。
同一材料であり、同じプロセスで作成される。従って露
光工程やエッチ工程の過不足、マスク合わせの誤差等の
プロセスパラメータの変動は各トランジスタに同等に影
響し、電圧分割の相対関係には影響を与えない。従って
、製造が容易で高い歩留りが得られる。又トランジスタ
。ｘｐＱ２ｐＱ３ｒＱ４は全てデプレッション型であり
、単なる分ＦＥ＠路として働くので、動作条件の変動に
対しても影響を受ケニくい。分圧比は各トランジスタの
チャンネルの寸法比（ｗ／Ｌ）のみで決定され、電源電
圧の変動や温度変化等に対しても影響を受けにくく、極
めて安定した高精度の動作が得られる。
・ デプレッションエＧ−ＦＨＴ Ｑ２．。、ＱａＧ；
ｉ逆バイアスを含む所定のデートバイアスを印加したと
ｉに有限のソース・ドレイン間インピーダンスを示すよ
うに設計される。ざらにデプレッションエＧ−ＦＥＴＣ
ｈ −Ｑ２ ｒ Ｑｓ −Ｑ４の各分圧が後段の比較回
路３を動作させるのに適当な電圧となるように各トラン
ジスタの設計定数を選定する。比較回路３は比較用電圧
信号■工、と参照電圧信号■ＲＥ Ｆとを比較する。
ｉ逆バイアスを含む所定のデートバイアスを印加したと
ｉに有限のソース・ドレイン間インピーダンスを示すよ
うに設計される。ざらにデプレッションエＧ−ＦＥＴＣ
ｈ −Ｑ２ ｒ Ｑｓ −Ｑ４の各分圧が後段の比較回
路３を動作させるのに適当な電圧となるように各トラン
ジスタの設計定数を選定する。比較回路３は比較用電圧
信号■工、と参照電圧信号■ＲＥ Ｆとを比較する。
デプレツションエＧ−ＦＥＴ Ｇ７ 、エンハンスメン
） ＸＧ−ＦＥＴＱｓの直列接続は、電流安定化用工Ｇ
−ＦＥＴＱ１５に定電圧バイアスを供給する。すなわち
デート・ソース直結の工Ｇ−ＦＥＴ Ｇ７は定電流をデ
ート・ドレイン直結の工Ｇ −ＦＥ’［’ Ｑｓへ供給
し、定電圧素子的に働く工Ｇ −ＦＥＴ ＱＢが安定化
したブトバイアスをＦＥＴ Ｇ１５へ供給する。ＦＥＴ
Ｇ１５を流れる定電流がＱｌｌ−Ｑｌｚの枝とＱｌｓ
−Ｇ１４の枝とに流れ、電流切換型差動アンプを構成す
る。
） ＸＧ−ＦＥＴＱｓの直列接続は、電流安定化用工Ｇ
−ＦＥＴＱ１５に定電圧バイアスを供給する。すなわち
デート・ソース直結の工Ｇ−ＦＥＴ Ｇ７は定電流をデ
ート・ドレイン直結の工Ｇ −ＦＥ’［’ Ｑｓへ供給
し、定電圧素子的に働く工Ｇ −ＦＥＴ ＱＢが安定化
したブトバイアスをＦＥＴ Ｇ１５へ供給する。ＦＥＴ
Ｇ１５を流れる定電流がＱｌｌ−Ｑｌｚの枝とＱｌｓ
−Ｇ１４の枝とに流れ、電流切換型差動アンプを構成す
る。
Ｑｌｌ ＋ Ｇ１３はゼ０／々イアスされたデプレツシ
ョツ工Ｇ −ＦＩＩＣＴであり、Ｑ□２１Ｑよ、は差動
アンプへの各入力信号を受けるエンハンスメントエＧ−
ＦＩＴである。電流切換型差動アンプの２出力は互に逆
方向に変化する。
ョツ工Ｇ −ＦＩＩＣＴであり、Ｑ□２１Ｑよ、は差動
アンプへの各入力信号を受けるエンハンスメントエＧ−
ＦＩＴである。電流切換型差動アンプの２出力は互に逆
方向に変化する。
出力バッファ回路４はエンハンスメントエＧ−ＦＥＴ
Ｑよ。、Ｑ工ｙ＋Ｑユ、とデプレッションエＧ−ＦＩＣ
ＴＱ工、とを含み、差動アンプの２出力を受けて所望の
電圧スイング巾を有する矩形波出力電圧を発生する。
Ｑよ。、Ｑ工ｙ＋Ｑユ、とデプレッションエＧ−ＦＩＣ
ＴＱ工、とを含み、差動アンプの２出力を受けて所望の
電圧スイング巾を有する矩形波出力電圧を発生する。
第６図を参照して、ＮチャンネルＭＯ３−工０の場合を
例にとって説明する。入力電圧■工、が負極性から正極
性にしだいに増加すると考える。■工、が負極性の間は
Ｇ２の抵抗値がＧ４の抵抗値より高く、■ は■”゛
よりハイレベルである。ＶＩＮはＱ１２工Ｎ
ＲＥＦ で反転され、Ｇ１６．Ｇ１９がオフとなり、出力端子６
の電圧■ をハイレベル（■ＤＤ）にする。入力ＵＴ 電圧が零電圧を横切ると、Ｇ２のインピーダンスがＧ４
のインピーダンスより小さくなり、Ｑよ、の出力レベル
を上げ、Ｑ工、の出力レベルを下げる。
例にとって説明する。入力電圧■工、が負極性から正極
性にしだいに増加すると考える。■工、が負極性の間は
Ｇ２の抵抗値がＧ４の抵抗値より高く、■ は■”゛
よりハイレベルである。ＶＩＮはＱ１２工Ｎ
ＲＥＦ で反転され、Ｇ１６．Ｇ１９がオフとなり、出力端子６
の電圧■ をハイレベル（■ＤＤ）にする。入力ＵＴ 電圧が零電圧を横切ると、Ｇ２のインピーダンスがＧ４
のインピーダンスより小さくなり、Ｑよ、の出力レベル
を上げ、Ｑ工、の出力レベルを下げる。
従ってＧ１６がオン、Ｇ１７がオフ、Ｇ１９がオンとな
り出力電圧Ｖ。ＵＴはＶ、＝ＯＶに近いローレベルに下
がる。
り出力電圧Ｖ。ＵＴはＶ、＝ＯＶに近いローレベルに下
がる。
つまり比較回路の参照電圧■Ｒ］ｌｃＦはＯＶでＧ１な
いが、■エヨが丁度ｏ■をクロスした時にＶユがＶゆア
をクロスし、出力反転波形が得られる。工Ｇ −ＰＥＴ
Ｑ２とＧ４とを全く同じ構成とし、工Ｇ −ＰＥＴ Ｑ
工とＧ３も全く同じ構成としであるので、入力電圧Ｖ工
、が正から負に又負から正に基準電圧０■を横切る瞬間
に比較用電圧右マも参照電圧■ＲＢ、Ｆを横切る。
いが、■エヨが丁度ｏ■をクロスした時にＶユがＶゆア
をクロスし、出力反転波形が得られる。工Ｇ −ＰＥＴ
Ｑ２とＧ４とを全く同じ構成とし、工Ｇ −ＰＥＴ Ｑ
工とＧ３も全く同じ構成としであるので、入力電圧Ｖ工
、が正から負に又負から正に基準電圧０■を横切る瞬間
に比較用電圧右マも参照電圧■ＲＢ、Ｆを横切る。
今、入力端子５に第４図に示すように正弦波電圧が印加
されたとする。■工、〉０のｔｌの期間は、Ｖ ＞Ｖ
となりＶ。ＵＴは■ＤＤに近いハイレペＩＮ
ＦｔＥＦ ルを出力する。Ｖよ、がＯＶをクロスして、■工、〈０
のｔ２の期間に入る瞬間から■工Ｈ＜ＶＲＦ、Ｆとなり
、比較器が反転して■。ＵＴはローレベルとなる。従っ
てｔ１＝ｔ２となり入力信号の位相に正確に一致した出
力信号が得られる。出力の矩形波信号は同一チップ上の
ロジック回路やメモリ回路等のタイミング位相制御他人
い用途に用いることができる。
されたとする。■工、〉０のｔｌの期間は、Ｖ ＞Ｖ
となりＶ。ＵＴは■ＤＤに近いハイレペＩＮ
ＦｔＥＦ ルを出力する。Ｖよ、がＯＶをクロスして、■工、〈０
のｔ２の期間に入る瞬間から■工Ｈ＜ＶＲＦ、Ｆとなり
、比較器が反転して■。ＵＴはローレベルとなる。従っ
てｔ１＝ｔ２となり入力信号の位相に正確に一致した出
力信号が得られる。出力の矩形波信号は同一チップ上の
ロジック回路やメモリ回路等のタイミング位相制御他人
い用途に用いることができる。
零電圧を正確に検出してすばやく出力信号を変化できる
ので信号レベルが変化している間の回路の不感時間をな
くすことができ、回路設計の自由度も大巾に増加させる
ことができる。
ので信号レベルが変化している間の回路の不感時間をな
くすことができ、回路設計の自由度も大巾に増加させる
ことができる。
本実施例の構成要素はすべて工Ｇ −ＦＦ１Ｔで設計さ
れ、工０チップ上の他の回路の構成要素と同゛時に同一
工程で作成でき、一旦マスクが出来上れば製造工程は従
来と同様である。
れ、工０チップ上の他の回路の構成要素と同゛時に同一
工程で作成でき、一旦マスクが出来上れば製造工程は従
来と同様である。
上記実施例では基準電圧はＯＶであったが、０■以外の
基準電圧検出も容易に行なえる。
基準電圧検出も容易に行なえる。
第５図に他の実施例を示す。第１図の実施例における工
Ｇ−ＦＥＴ Ｑｌ 、Ｇ３の代わりに抵抗Ｒ１，Ｒ３を
用い工Ｇ、−ＦＩＴ Ｇ４のデートを基準電圧入力端子
７へ導出した点綴外は第１図の実施例と同様である。こ
の場合も抵抗Ｒ工とＲ３とを全く同等に、又工Ｇ−ＦＥ
ＴＱ２とＧ４とを全く同等に作成することが重要である
。抵抗Ｒ１，Ｒ３はたとえば拡散抵抗、イオン注入抵抗
、ポーリシリコン抵抗で形成できる。
Ｇ−ＦＥＴ Ｑｌ 、Ｇ３の代わりに抵抗Ｒ１，Ｒ３を
用い工Ｇ、−ＦＩＴ Ｇ４のデートを基準電圧入力端子
７へ導出した点綴外は第１図の実施例と同様である。こ
の場合も抵抗Ｒ工とＲ３とを全く同等に、又工Ｇ−ＦＥ
ＴＱ２とＧ４とを全く同等に作成することが重要である
。抵抗Ｒ１，Ｒ３はたとえば拡散抵抗、イオン注入抵抗
、ポーリシリコン抵抗で形成できる。
ＶＧ４電圧を例えばマイナス１．ＯＶとかプラス１．５
Ｖの如く特定の反転出力を期待する値に設定することに
より自由に調整が出来るので「マイナス１、Ｏｖ検出器
」や「プラス１．５■検出器」が可能である。この場合
基準電圧Ｖ。４の与え方として内部で作る方法又は外部
に■。４端子を設けて外から基準電圧を与える方法の両
方が可能である。
Ｖの如く特定の反転出力を期待する値に設定することに
より自由に調整が出来るので「マイナス１、Ｏｖ検出器
」や「プラス１．５■検出器」が可能である。この場合
基準電圧Ｖ。４の与え方として内部で作る方法又は外部
に■。４端子を設けて外から基準電圧を与える方法の両
方が可能である。
・ なお、作動電圧に対し逆極性の電圧を含む入力信号
を工Ｃチップに入力するための保護手段としてはたとえ
ば第６図のような構成をとればよい。
を工Ｃチップに入力するための保護手段としてはたとえ
ば第６図のような構成をとればよい。
図示のＮチャンネルＭＯ３−工Ｃにおいて、■ユと■Ｄ
Ｄとの間にＮ領域２１．２２Ｆ基板から成るラテラルバ
イポーラトランジスタが形成されている。
Ｄとの間にＮ領域２１．２２Ｆ基板から成るラテラルバ
イポーラトランジスタが形成されている。
■工、が負電圧になると、Ｎ領域２１から注入される電
子は基板内に拡がることなくＮ領域２２に収集され、負
電圧である■工、はそのまま入力重工Ｇ−ＦＥＴ Ｑ２
のケゝ−トに印加され、そのソース・ドレイン間抵抗を
調整する。第５図の実施例の場合は、入力端子５、基準
電圧端子７の各々に第６図の保護手段を設ければ作動電
圧と逆極性の基準電圧も人力できる。
子は基板内に拡がることなくＮ領域２２に収集され、負
電圧である■工、はそのまま入力重工Ｇ−ＦＥＴ Ｑ２
のケゝ−トに印加され、そのソース・ドレイン間抵抗を
調整する。第５図の実施例の場合は、入力端子５、基準
電圧端子７の各々に第６図の保護手段を設ければ作動電
圧と逆極性の基準電圧も人力できる。
以上実施例に沿って本発明を説明したが種々の変形、組
合わせ、変更が可能なことは当業者に自明であろう。
合わせ、変更が可能なことは当業者に自明であろう。
第１図は本発明の１実施例の回路図、第２図は第１図の
回路を組み込む工ａチップの部分上面図、第６図、第４
図は第１図の回路の特性図、第５図符号の説明 １・・・入力回路、２・・・参照電圧回路、３・・・比
較回路、４・・・出力バッファ回路、５・・・入力端子
、６・・・出力端子。 代理人 浅 村 皓 外４名 第１図 ト □−二 牙３図 牙４図
回路を組み込む工ａチップの部分上面図、第６図、第４
図は第１図の回路の特性図、第５図符号の説明 １・・・入力回路、２・・・参照電圧回路、３・・・比
較回路、４・・・出力バッファ回路、５・・・入力端子
、６・・・出力端子。 代理人 浅 村 皓 外４名 第１図 ト □−二 牙３図 牙４図
Claims (1)
- 【特許請求の範囲】 （１）所定の電源電圧■ゆ、接地電圧■ｓｓを与えられ
、両電圧間の電圧範囲で作動する集積回路において、 （ａ） 上記電圧範囲を超える電圧レベルを含む入力
信号を受けるための入力回路と、選択された基準電圧信
号を受けるための参照電圧回路とであって、両回路はデ
プレッションモード電界効果トランジスタを含む実質的
に同一構成の電圧分割型回路を含み、入力信号および基
準電圧信号に応じて上記電圧範囲（’ｖ 、ｖ ）
内の比ＳＳ ＤＤ 較用電圧信号および参照電圧信号を発生する入力回路と
参照電圧回路、および （ｂ）上記比較用電圧信号と参照電圧信号とを受け、上
記入力信号の電圧が上記基準電圧を横切った瞬間これを
検知増幅し、上記電圧範囲（ＶＳＳ’■ＤＤ）内の矩形
波を発生する゛増幅回路を含む基準電圧検出回路。 （２、特許請求の範囲第１項記載の基準電圧検出回路で
あって、上記入力回路および上記参照電圧回路の各々は
直列接続されたデプレッションモード電界効果トランジ
スタを含み、上記入力信号又は上記基準電圧信号が上記
直列接続された電界効果トランジスタの１つのゲートに
印加される基準電圧検出回路。 （３）特許請求の範囲第１項記載の基準電圧検出回路で
あって、上記電界効果トランジスタは上記集積回路のチ
ップ内で互に近接し、同一方向に配置されている基準電
圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230989A JPS59122225A (ja) | 1982-12-28 | 1982-12-28 | 基準電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57230989A JPS59122225A (ja) | 1982-12-28 | 1982-12-28 | 基準電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59122225A true JPS59122225A (ja) | 1984-07-14 |
| JPH0235495B2 JPH0235495B2 (ja) | 1990-08-10 |
Family
ID=16916485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57230989A Granted JPS59122225A (ja) | 1982-12-28 | 1982-12-28 | 基準電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59122225A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191235A (en) * | 1991-01-29 | 1993-03-02 | Nec Corporation | Semiconductor integrated circuit device having substrate potential detection circuit |
| US5329171A (en) * | 1991-06-25 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | Zero cross detection circuit |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0661677A (ja) * | 1992-08-06 | 1994-03-04 | Fujitsu Ltd | プリント板収容シェルフの構造 |
-
1982
- 1982-12-28 JP JP57230989A patent/JPS59122225A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5191235A (en) * | 1991-01-29 | 1993-03-02 | Nec Corporation | Semiconductor integrated circuit device having substrate potential detection circuit |
| US5329171A (en) * | 1991-06-25 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | Zero cross detection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0235495B2 (ja) | 1990-08-10 |
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